JP3607407B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置とメモリシステムに関し、主として大記憶容量のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）及びそれを用いたメモリシステムにおけるデータ保持技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
温度に依存して発振周期が変化する発振器を設け、リフレッシュ周期を温度変化に対応させて変化させ、セルフリフレッシュ時のデータ保持電流を低減しようとしたダイナミック型ＲＡＭがある。このようなダイナミック型ＲＡＭに関しては、特開平２−３１５１３０号公報がある。また、セルフリフレッシュ時にメモリセルのプレート電位を低下させ、ダイナミック型メモリセルのリーク電流を低減しようとしたダイナミック型ＲＡＭがある。このようなダイナミック型ＲＡＭに関しては、学会（ＩＥＥＥ）論文０−７８０３−２４９５−１／９５／＄４．００／Ｃ１９９５ ＩＥＥＥがある。
【０００３】
【発明が解決しようとする課題】
上記前者のダイナミック型ＲＡＭでは、セルフリフレッシュモード時にデータ保持電流を最小とするために、かかるダイナミック型ＲＡＭの周囲温度変動によるデータ保持時間変化に対し、温度に依存して発振周期の変化する発振器により最適なリフレッシュ周期を自動的に設定するものである。
【０００４】
そもそも、ダイナミック型メモリセルのデータ保持時間を決定するのは、メモリセルを構成するＭＯＳＦＥＴとキャパシタ構造に依存するＰＮ接合部、又はシリコン基板と酸化膜との界面部に発生するリーク電流に対応させるためである。ダイナミック型ＲＡＭ内のメモリセルには、データ保持時間の温度依存性及び電源電圧依存性が比較的大きいものが全メモリセル数の０．１％くらいを占めていることが知られている。これら少数のメモリセルのうち、さらに最もデータ保持時間の短いメモリセル（以下、ワーストメモリセルという）がダイナミック型ＲＡＭ全体のデータ保持時間を決定している。
【０００５】
上記温度に依存して周期の変化する発振器は、実際のメモリセルを約１０００個並列に接続した擬似メモリセルと、プリチャージ回路及び擬似メモリセルの電位を検出する比較回路から構成されており、プリチャージ信号により蓄積された擬似メモリセルの電荷の減少をその電位の低下を検出することにより実際のメモリセルに対する温度の影響を模擬的に検出するものである。そのため、発振器の発振周期は、ダイナミック型ＲＡＭ内の上記少数のメモリセル以外の大多数を占めるメモリセルのデータ保持時間に主に追従するため、温度依存性及び電源依存性が大きいワーストメモリセルと異なり、最適なリフレッシュ周期が得らないという問題のあることを本願発明者等においては気が付いた。
【０００６】
後者のダイナミック型ＲＡＭでは、セルフリフレッシュモードが指定された時、通常Ｖｃｃ／２であるメモリセルのプレート電位をＶｓｓ（基準電位）に下げ、メモリセルのキャパシタ部のＰＮ接合部の電位を低減させるものである。しかしながら、メモリセルのプレート電位をＶｓｓに下げることとにより、メモリセルの蓄積ノードはカップリングにより負電位に引き下げられるため、セルフリフレッシュ時にワード線にゲートが接続されたアドレス選択用ＭＯＳＦＥＴがオン状態にならないように、かかるワード線の電位を上記負電位に対応して低下させる必要がある。そして、セルフリフレッシュモードから通常アクセスモードに復帰するために要する時間が長くかかるという副作用がある。
【０００７】
この発明の目的は、簡単な構成により高信頼性のデータ保持機能を持つようにした半導体記憶装置とメモリシステムを提供することにある。この発明の他の目的は、データ保持モード（セルフリフレッシュモード）での大幅な低消費電力化を可能にした半導体記憶装置とメモリシステムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、特定の書き込み動作モードの指定により異なるメモリアレイ又はダイナミック型ＲＡＭの２つのメモリセルを同時選択して書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応させて同じ書き込み信号を書き込み、特定の読み出し動作モードの指定により、上記異なるメモリアレイの２つのダイナミック型メモリセルを同時選択して、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応させるとともに、上記２つの読み出し信号の論理１を優先させて出力させるようにする。
【０００９】
上記した手段によれば、データ保持状態等において２つのメモリセルのキャパシタに電荷がある状態を論理１に対応させ、それを優先させて出力させることにより一方のメモリセルでリーク電流による記憶情報が破壊されても他方のメモリセルから読み出させるので、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になる。
【００１０】
【発明の実施の形態】
図１と図２には、この発明が適用されたダイナミック型ＲＡＭの一実施例のブロック図が示されている。図１には、メモリアレイとその周辺選択回路が示され、図２にはアドレスバッファや入出力バッファのような入出力インターフェイス部とタイミング制御回路が示されている。
【００１１】
図１において、メモリマットＭＭＡＴ０とそれに設けられたセンスアンプＳＡ０、及びメモリマットＭＭＡＴ１とそれに設けられたセンスアンプＳＡ１とに挟まれてＹデコーダＹＤＥＣ０１が設けられる。センスアンプＳＡ０及びＳＡ１には、図示しないがＹ（カラム）選択スイッチが設けられており、上記ＹデコーダＹＤＥＣ０１の出力信号によりＳＡ０及びその相補ビット線（又は相補データ線あるいは相補ディジット線と呼ばれることもある）が入出力線ＩＯ０ｉに、ＳＡ１及びその相補ビット線が入出力線ＩＯ１ｉに接続される。
【００１２】
他のメモリマットＭＭＡＴ２，ＭＭＡＴ３や、ＭＭＡＴ４，ＭＭＡＴ５及びＭＭＡＴ６，ＭＡＴ７もそれぞれセンスアンプＳＡ２，ＳＡ３，ＳＡ４，ＳＡ５，ＳＡ６及びＳＡ７が設けられる。上記のうち、ＳＡ３とＳＡ４の間に挟まれて２つのメモリマットＭＭＡＴ２とＭＭＡＴ３に共通に用いられるＹデコーダＹＤＥＣ２３が設けられ、ＳＡ４とＳＡ５の間に挟まれて２つのメモリマットＭＭＡＴ４とＭＭＡＴ５に共通に用いられるＹデコーダＹＤＥＣ４５が設けられ、ＳＡ６とＳＡ７の間に挟まれて２つのメモリマットＭＭＡＴ６とＭＭＡＴ７に共通に用いられるＹデコーダＹＤＥＣ５７が設けられる。
【００１３】
上記入出力線ＩＯ０ｉ及びＩＯ１ｉは、後述するようなマット制御回路ＭＡＴＣＮＴＬ０１からの制御信号に従い、入出力線選択回路ＩＯＳＥＬ０１により、入出力線ＩＯ０ｉ又はＩＯ１ｉの一方が４回路分からなるメインアンプＭＡの入力端子、及び４回路分からなるライトドライバＷＤの出力端子に接続される。
【００１４】
上記メモリマットＭＭＡＴ０〜ＭＭＡＴ７において、デコーダＸＤ０，ＸＤ１が設けられる。これらのデコーダＸＤ０，ＸＤ１は、後述するようなプリデコーダ回路ＸＰＤの出力信号ＡＸｉを解読して４本分のワード線選択信号を形成する。これらのデコーダＸＤ０，ＸＤ１と次に説明するマット制御回路ＭＡＴＣＮＴＬ０１〜ＭＡＴＣＮＴＬ６７の出力信号とによってワード線の選択信号を形成するワードドライバＷＤ０，ＷＤ１が設けられる。このワードドライバには、欠陥救済のための予備のワード線に対応したワードドライバも含まれる。
【００１５】
上記一対のメモリマットＭＭＡＴ０，ＭＭＡＴ１に対応してマット制御回路ＭＡＴＣＮＴＬ０１が設けられる。他の対とされるメモリマットＭＭＡＴ２，ＭＭＡＴ３〜ＭＭＡＴ６，ＭＭＡＴ７に対しても同様なマット制御回路ＭＡＴＣＮＴＬ２３，ＭＡＴＣＭＴＬ４５，ＭＡＴＣＮＴＬ６７が設けられる。マット制御回路ＭＡＴＣＮＴＬ０１〜ＭＡＴＣＮＴＬ６７は、マット選択信号ＭＳ０〜７と最上位ビットのアドレス信号／ＡＸ１１及びセンス動作タイミング信号φＳＡ、下位２ビットのアドレス信号Ｘ０〜３、冗長信号ＸＲ０〜３とを受けて、選択されたメモリマットに対した１つのマット制御回路において、４本のワード線の中の１本を選択する選択信号を出力する。この他に、マット制御回路ＭＡＴＣＮＴＬ０１〜ＭＡＴＣＮＴＬ６７は、上記選択されたメモリマットに対応してビット線プリチャージスイッチをオフ状態にさせる信号や、センスアンプの増幅動作を開始させるタイミング信号を出力する。
【００１６】
不良ワード線へのアクセスが行われたときには、上記不良ワード線の選択動作が停止される。これに代えて、上記選択信号ＸＲ０〜３により冗長回路側の選択信号が形成されるので、予備のワード線が選択状態にされる。また、同図において、他のアレイＡＲＲＡＹ１〜ＡＲＲＡＹ３は、その内部構成が省略されているが、上記アレイＡＲＲＡＹ０と同様なメモリアレイ及びその周辺回路から構成される。
【００１７】
図２において、タイミング制御回路ＴＧは、外部端子から供給されるチップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この実施例では、上記のようにダイナミック型ＲＡＭであるにもかかわらず、そのインターフェイスがスタティック型ＲＡＭと互換性を持つようにされる。つまり、通常のダイナミック型ＲＡＭのように共通のアドレス端子からロウ系アドレス信号とカラム系アドレス信号をアドレスストローブ信号に同期して時系列的に入力するというアドレスマルチプレックス方式を取らず、ロウ系とカラム系のアドレス信号をそれぞれ独立したアドレス端子から供給する構成を取るものである。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００１８】
上記タイミング制御回路ＴＧから出力される信号φＲ１とφＲ３は、ロウ系の基本タイミング信号であり、後述するようなロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａ１９のうちアドレス端子Ａ８〜Ａ１９から入力されたアドレスを取り込んでラッチ回路に保持させる。
【００１９】
タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＣＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａ１９のうちアドレス端子Ａ０〜Ａ７から入力されたアドレスを取り込んでラッチ回路に保持させる。
【００２０】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファＲＡＢの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧに含まれるタイマ回路により形成されたリフレッシュ用の歩進パルス（クロック信号ＣＬＫ）φＲＣを計数してリフレッシュアドレス信号を生成する。この実施例ではオートリフレッシュとセルフリフレッシュを持つようにされる。
【００２１】
タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＤ、冗長デコーダＸＲＤに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号Ｘ０〜３、ＡＸＲ０〜３が形成される。ロウ系プリデコーダＸＰＤは、内部アドレス信号ＢＸｉを解読してプリデコード信号ＡＸｉ，ＡＸｊ，ＡＸｋを形成する。タイミング信号φＹはカラム選択タイミング信号であり、内部アドレス信号ＡＹｉとともにカラム系プリデコーダＹＰＤに供給されてカラムプリデコード信号ＡＹｉ、ＡＹｊ、ＡＹｋが形成される。
【００２２】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【００２３】
タイミング信号φＭＳは、マット選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期してマット選択信号ＭＳ０〜７が出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成されることの他、相補ビット線のプリチャージ終了動作や、非選択のメモリマット側のビット線を切り離す動作の制御信号を形成するにも用いられる。
【００２４】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＲＥをハイレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＲＥをロウレベルにして正規回路の不良ワード線の選択動作を禁止させるとともに、１つの予備ワード線を選択する選択信号ＡＸＲ０〜３を出力させる。
【００２５】
図２では省略されているが、上記ロウ系の回路と同様な回路がカラム系にも設けられており、それによって不良ビット線に対するメモリアクセスを検出すると、カラムデコーダＹＤによる不良ビット線の選択動作を停止させ、それに代えて、予備に設けられているビット線を選択する選択信号が形成される。
【００２６】
この実施例では、信号φＳＥＬＦとφＬＳＥＬＦによる２通りのリフレッシュモードが設けられる。信号φＳＥＬＦによるリフレッシュモードは、通常のセルフリフレッシュモードであるのに対して、信号φＬＳＥＬＦによるリフレッシュモードは、本願により提案される新規なリフレッシュモードである。つまり、バッテリーバックアップ等のように比較的長い時間にわたってデータ保持状態にあるとき、上記信号φＬＳＥＬＦによりタイマＬＭＴＲが動作させられ、リフレッシュパルスφＲｉｎｔが発生され、これに基づいてタイミング制御回路ＴＧによりロウ系の基本クロックφＲ１を発生させてリフレッシュモードが実施される。
【００２７】
上記信号φＬＳＥＬＦはローパワーセルフリフレッシュモードと呼ばれるものであり、そのリフレッシュ周期が温度依存タイマＬＭＴＲにより設定されてなる平均的なメモリセルのデータ保持時間に合わせて長くされる。このようなリフレッシュ周期を長くすることにより、データ保持状態が比較的長い期間に渡って行われるモード、例えばシステムの電源が遮断された状態のバッテリーバックアップでのデータ保持モードに有効とされる。
【００２８】
上記のようにリフレッシュ周期を長くすると、落ちこぼれ的な少数のメモリセルにおいてはデータ破壊が生じてしまう。そこで、上記のような信号φＬＳＥＬＦによるリフレッシュモードに入る前に、次のようなデータの書き換えが行われる。つまり、記憶エリアを半分にし、２つのメモリセルに同じデータを書き込むようにする。例えば、全記憶エリアの半分のエリアしか有効データが存在しないときには、そのまま同じデータを空きエリアに書き込んで１つのデータを２つのセルに記憶させる。もしも、半分以上の記憶エリアに有効なデータが存在する場合には、かかる有効データをいったん読み出してデータ圧縮し、全記憶エリアの半分ずつのエリアを二重選択して１つのデータを２つのセルに記憶させる。このようなデータの書き込みに対応して、Ｘ系の最上位ビットのアドレス／ＡＸ１１とＡＸ１１（アドレス端子Ａ１９）が共に選択レベルにされる。これにより、メモリアレイでは２つのワード線が二重選択されて、同じデータが上記選択状態にされた２つのメモリセルに書き込まれる。
【００２９】
このような書き込み動作のために、データ端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給される書き込みデータは、データ変換回路ＤＳＣＲにより１つのデータが２つのメモリセルに供給されるように伝えられる。これに対して、上記書き込まれ信号の読み出しに際しては、読み出し信号ＲＩＯｉが２ビット対で読み出されるために、上記データ変換回路ＤＳＣＲにより各ビット対において論理和が採られ、その論理和信号が読み出し信号として上記データ端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通して出力される。
【００３０】
図３には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例の要部回路図が示されている。同図においては、メモリマットＭＡＴ０の４本のワード線ＷＬ０〜ＷＬ３、及び冗長ワード線ＲＷＬ１〜ＲＷＬ３、２対の相補ビット線とこれらに関連したセンスアンプとプリチャージ回路等が代表として例示的に示され、メモリマットＭＭＡＴ１はブラックボックスとして示されている。また、一対の相補ビット線に対応した各回路を構成するＭＯＳＦＥＴについてのみ代表として回路記号が付加されている。
【００３１】
ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬ０等に接続され、このＭＯＳＦＥＴＱｍのドレインがビット線に接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＰＬＴが与えられる。
【００３２】
上記ビット線対は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線対は、センスアンプの入出力ノードと接続される。センスアンプは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４及びＰチャンネル型ＭＯＳＦＥＴＱ１，Ｑ２から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ４のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２のソースは、共通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに例示的に示されているように、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ１０が設けられて、タイミング信号φＳＡＰがロウレベルにされるとＭＯＳＦＥＴＱ１０がオン状態になって、センスアンプの動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、センスアンプの動作タイミングに回路の接地電位を供給する。
【００３３】
これらセンスアンプを活性化させるパワースイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせるために、センスアンプが増幅動作を開始した時点では比較的小さな電流しか供給できないようなパワースイッチＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動作によってビット線対の電位差がある程度大きくなって時点で大きな電流を流すようなパワースイッチＭＯＳＦＥＴをオン状態にする等して増幅動作を段階的に行うようにされてもよい。
【００３４】
上記センスアンプの入出力ノードには、相補ビット線対を短絡させるＭＯＳＦＥＴＱ７と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ５とＱ６からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ５〜Ｑ７のゲートは、共通にプリチャージ信号ＰＣＢが供給される。
【００３５】
ＭＯＳＦＥＴＱ８とＱ９は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線対を選択できるようにされる。それ故、上記カラム選択信号ＹＳは、同図に例示的に示されている２対のビット線とビット線のみ示した残り２対のビット線とに対応した４つのセンスアンプの入出力ノードに設けられたカラムスイッチを構成するＭＯＳＦＥＴのゲートに共通に供給され、かかるスイッチＭＯＳＦＥＴを介して４対のビット線と４対の入出力線／ＩＯ０，ＩＯ０〜／ＩＯ３，ＩＯ３がそれぞれ接続される。
【００３６】
スイッチＭＯＳＦＥＴＱｍとキャパシタＣｓからなるメモリセルは、ビット線の一方と他方に２つおきに設けられる。つまり、一方のビット線とワード線（０＋４Ｎ）とワード線（３＋４Ｎ）の交点にメモリセルが設けられ、他方のビット線とワード線（１＋４Ｎ）とＷＬ（２＋４Ｎ）の交点にメモリセルが設けられる。ここで、Ｎは、０ ，１，２，３・・・６３である。
【００３７】
上記のように、スイッチＭＯＳＦＥＴＱｍとキャパシタＣｓからなるメモリセルは、ビット線対の一方又は他方と接続されている。一方のビット線に接続されたメモリセルのキャパシタＣｓの電荷の状態がハイレベルであるとき、かかるキャパシタＣｓに接続されたＭＯＳＦＥＴＱｍのゲートであるワード線が選択されたとき、上記ビット線とキャパシタＣｓとのチャージシェアによりビット線電位が上昇し、これに続くセンスアンプの増幅動作によりハイレベルの読み出し信号が形成される。上記キャパシタＣｓの電荷の状態がロウレベルであるとき、かかるキャパシタＣｓに接続されたＭＯＳＦＥＴＱｍのゲートが接続されたワード線が選択されたとき、上記ビット線とのチャージシェアにより、ビット線電位が下降し、これに続くセンスアンプの増幅作用によりロウレベルの読み出し信号が形成される。書き込み動作では、書き込み情報がハイレベルのときにはキャパシタＣｓにハイレベルが、書き込み信情報がロウレベルのときにはキャパシタＣｓにはロウレベルが伝えられる。
【００３８】
上記ビット線対のうち、反転ビット線に接続されたメモリセルは、読み出されたり、書き込まれる情報のレベルと、メモリセルの電荷の状態とは逆になる。すなわち、ワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）に接続されたメモリセルでは、入出力情報レベルのメモリセルとキャパシタの電荷の状態は同一であるが、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に接続されたメモリセルでは入出力情報のレベルとメモリセルのキャパシタの電荷の状態が逆転する。
【００３９】
そこで、図２におけるデータ変換回路では、アドレス信号ＢＸ０，ＢＸ１又はＲＸ０〜３が与えられており、電荷の状態がハイレベルのときに論理１になるようなデータ変換動作が合わせて行われる。つまり、上記のようなワード線（１＋４Ｎ）とＷＬ（２＋４Ｎ）の選択動作のときには、読み出し信号がそのまま論理和回路に入力され、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）の選択状態のときには読み出し信号が反転されて上記論理和回路に入力される。
【００４０】
このことは、次のような事を意味している。つまり、前記のようにデータ保持時間が極端に短い、いわば落ちこぼれ的なメモリセルでは、電荷の状態がハイレベルにあるものが、リーク電流によりロウレベルにされてしまうように情報が破壊されるのに対して、電荷の状態がロウレベルであるものでは、例え上記リーク電流があってもそのままの電荷の状態が維持される。そこで、上記のようにワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に接続されたメモリセルでは、上記リークにより電荷の状態がハイレベルからロウレベルになったとき、そのままで出力させると他方から正常なロウレベルが出力される場合でも、上記論理和によりハイレベルの方が優先されて出力されることとなり、誤ったデータを出力させることになる。このため、上記のようにワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に接続されたメモリセルが選択されたときには、その読み出しレベルを反転させて論理和回路に供給するものである。
【００４１】
この実施例では、データ保持モードでは、２つのメモリセルを用い、同じデータを記憶させる。前記のようにデータ保持時間が短い落ちこぼれ的なメモリセルの数が極く少数であるから、上記２つのメモリセルが共に落ちこぼれ的なものであることは無いと見做して差支えない。そこで、上記のような論理和信号により論理１に対応した出力信号を形成することにより、２つのメモリセルのうち電荷の状態がハイレベルであるべきものが、ロウレベルになっても他方のメモリセルにより上記電荷の状態がハイレベルに対応した論理１の出力信号を得るようにするものである。
【００４２】
このような構成を採ることにより、メモリセルのデータ保持時間を平均的な長いサイクルとすることにより、データ保持状態でのセルフリフレッシュ周期を長くでき、それに伴ってデータ保持状態での消費電流をスタティック型ＲＡＭに匹敵する程度に小さくすることができる。この実施例では、ダイナミック型メモリセルを用いて大記憶容量化を図り、上記のように入出力インターフェイスをスタティック型ＲＡＭと互換性を持たせることにより、特に制限されないが、スタティック型ＲＡＭの置き換えを可能にすることができる。
【００４３】
図４には、上記メモリアレイ部と上記データ変換回路ＤＳＣＲに含まれる読み出し系回路の一実施例の概略回路図が示されている。メモリアレイＡＲＲＡＹ１は、非反転側のビット線ＢＬ１と反転側のビット線／ＢＬ１とワード線ＷＬ０〜ＷＬ３の交点には、スイッチＭＯＳＦＥＴＱｍとキャパシタＣｓからなるメモリセルが、相補ビット線対の一方のビット線／ＢＬ１と他方のビット線ＢＬ１に２つおきに設けられる。つまり、図３のように一方のビット線／ＢＬ１とワード線ＷＬ０とＷＬ３の交点にメモリセルが設けられ、他方のビット線ＢＬ１とワード線ＷＬ１とＷＬ２の交点にメモリセルが設けられる。以後、このような規則的に従ってメモリセルが順次に設けられる。同様に、冗長ワード線ＲＷＬ０〜ＲＷＬ３においても、上記同様に規則に従って予備のメモリセルが設けられる。他方のメモリアレイＡＲＲＡＹ２は、同図では省略されているが上記メモリアレイＡＲＲＡＹ１と同様な構成にされている。
【００４４】
上記一方のビット線／ＢＬ１に接続されたメモリセルのキャパシタＣｓに電荷がある状態は、それをそのまま読み出すと論理０が出力される。つまり、ビット線／ＢＬ１がハイレベルで、ビット線ＢＬ１がロウレベルになるので、かかる相補ビット線がカラムスイッチにより選択されると、入出力線／ＩＯ１がハイレベルでＩＯ１がロウレベルになり、それを増幅するメインアンプＭＡ１の増幅出力信号は、ロウレベルとなって正論理を採るものでは論理０が出力される。このようなメモリセルでは、上記ハイレベルの記憶電荷がリーク電流により失われてロウレベルになると論理１が出力されてしまうようになる。したがって、単純に２つのメモリセルからの読み出し信号の論理和出力を形成すると、仮に他方のメモリセルから正しい論理０の読み出し信号が出力されているにもかかわらず、上記破壊されたデータである論理１が優先的に読み出されてしまうのを防ぐために、次のようなデータ変換回路が設けられる。
【００４５】
この実施例の半導体記憶装置では、前記のような特定の書き込みモードでは、メモリアレイＡＲＲＡＹ１とＡＲＲＹ２の２つのメモリセルに論理１の書き込みを行うとき、選択されたメモリセルが上記のように一方のビット線／ＢＬ１と／ＢＬ２に接続されたものなら、データ変換回路ＤＳＣＲによりデータ変換を行って、上記入出力線ＩＯ１とＩＯ２にロウレベル、／ＩＯ１と／ＩＯ２にハイレベルが伝えられるようにデータを反転させて、上記メモリセルの情報記憶キャパシタに電荷が有る状態のハイレベルを書き込むようにするものである。つまり、上記のようなに特定の書き込みモードでは、メモリセルに着目するとそれが接続されるビット線が／ＢＬ１，／ＢＬ２かＢＬ１，ＢＬ２かに係わらず、一律にキャパシタに電荷がある状態なら論理１を記憶し、キャパシタに電荷が無い状態なら論理０を記憶するようにされる。
【００４６】
特定の読み出しモードが指定されて、２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２が選択され、ワード線ＷＬ１やＷＬ３のように反転のビット線／ＢＬ１，／ＢＬ２側に接続されたメモリセルが選択されたとき、キャパシタに電荷がある状態なら論理１を出力し、キャパシタに電荷が無い状態なら論理０を出力するようにデータ変換するために、メインアンプＭＡ１とＭＡ２の出力は、データ変換回路ＤＳＣＲによってデータ変換と合成とが行われる。ワード線ＷＬ０〜ＷＬ３のような４本のワード線が１組とされ、それぞれは下位２ビットのアドレス信号ＢＸ０とＢＸ１のデコード出力により決定される。
【００４７】
つまり、下位２ビットのアドレス信号ＢＸ０とＢＸ１とが共に論理０と論理１のときにワード線ＷＬ０とＷＬ３のようにＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）が選択される。それ故、排他的オア回路ＥＸＯＲにより上記下位２ビットのアドレス信号ＢＸ０とＢＸ１と同じ論理０と論理１の時を検出して、そのときに論理０の検出信号を形成する。この検出信号の論理０により、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２からメインアンプＭＡ１とＭＡ２を通して読み出された信号を受ける排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２を制御して、それぞれの読み出し信号を反転させる。つまり、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２の各メインアンプＭＡ１とＭＡ２の出力信号がハイレベル（論理１）ならロウレベル（論理０）に反転させ、ＭＡ１とＭＡ２の出力信号がロウレベル（論理０）ならハイレベル（論理１）に反転させる。
【００４８】
上記下位２ビットのアドレス信号ＢＸ０とＢＸ１の一方が論理０で他方が論理１のときと、ワード線ＷＬ１とＷＬ２のようにＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）が選択される。それ故、排他的オア回路ＥＸＯＲにより上記下位２ビットのアドレス信号ＢＸ０とＢＸ１の不一致を検出して、そのときに論理１の検出信号を形成する。この検出信号の論理１により、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２からメインアンプＭＡ１とＭＡ２を通して読み出された信号を受ける排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２を制御して、それぞれの読み出し信号をそのまま伝達させる。
【００４９】
これにより、上記のようなに特定の書き込みモードでのメモリセルに一律にキャパシタに電荷がある状態なら論理１を記憶し、キャパシタに電荷が無い状態なら論理０を記憶するよう書き込み動作に対応した読み出し信号を得るようにすることができる。この場合、データ保持モードにおいて、リフレッシュ周期が比較的長く設定されることにより２つのメモリセルのうちの一方でリーク電流により記憶情報が破壊されていても、保持されたデータを読み出すときには他方のメモリセルからの正しい読み出し信号を得るようにすることができる。
【００５０】
同図では、省略されているが、書き込み系のデータ変換回路も、上記下位２ビットのアドレス信号ＢＸ０とＢＸ１とを受ける排他的オア回路ＥＸＯＲと、その検出信号により制御される排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２と同様な回路により構成され、書き込み信号のデータが上記のように変換されて各メモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２に対応した入出力線ＩＯ１と／ＩＯ１及びＩＯ２と／ＩＯ２に伝えられる。
【００５１】
図５には、上記メモリアレイ部と上記データ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一実施例の回路図が示されている。データ変換回路ＤＳＣＲ、第１メインアンプＭＡ１及び第２メンアンプＭＡ２は、読み出し回路ＲＣＴＫに含まれる。この実施例は、メモリアレイの構成が前記図４の実施例と異なるようにされている。つまり、例示的に示されているメモリアレイＡＲＲＡＹ１は、非反転側のビット線ＢＬ１と反転側のビット線／ＢＬ１とワード線ＷＬ０〜ＷＬ３の交点のうち、一方のビット線／ＢＬ１とワード線ＷＬ０とＷＬ１の交点にメモリセルが設けられ、他方のビット線ＢＬ１とワード線ＷＬ２とＷＬ３の交点にメモリセルが設けられる。以後、このような規則的に従ってメモリセルが順次に設けられる。同様に、冗長ワード線ＲＷＬ０〜ＲＷＬ３においても、上記同様な規則に従って予備のメモリセルが設けられる。他方のメモリアレイＡＲＲＡＹ２も、上記同様にワード線ＷＬ０’〜ＷＬ３’及び冗長ワード線ＲＷＬ０’〜ＲＷＬ３’と上記例示的に示されている非反転側のビット線ＢＬ２と反転側のビット線／ＢＬ２との交点に上記同様な規則に従ってメモリセルが設けられる。
【００５２】
この構成では、アドレス信号ＢＸ１が論理０ならワード線ＷＬ０とＷＬ１及びＷＬ０’とＷＬ１’のうちそれぞれいずれか１つが選択されて反転側のビット線／ＢＬ１と／ＢＬ２に接続されたメモリセルが指定され、ＢＸ１が論理１ならワード線ＷＬ２とＷＬ３及びＷＬ２’とＷＬ３’のうちそれぞれいずれか１つが選択されて非反転側のビット線ＢＬ１とＢＬ２に接続されたメモリセルが指定される。このことから、データ変換回路ＤＳＣＲにおいては、かかるアドレス信号ＢＸ１を用いて排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２を制御する。つまり、アドレス信号ＢＸ１が論理０のときには、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２における上記反転側のビット線／ＢＬ１とＢＬ２に接続されたメモリセルからの読み出し信号がメイアンプＭＡ１とＭＡ２により増幅されるとともに、その出力信号が上記排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２により反転させられる。アドレス信号ＢＸ１が論理１のときには、上記非転側のビット線ＢＬ１とＢＬ２に接続されたメモリセルからの読み出し信号がメインアンプＭＡ１とＭＡ２により増幅されるとともに、その出力信号が上記排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２によりそのまま伝達させられる。
【００５３】
同図では、省略されているが、書き込み系のデータ変換回路も、上記アドレス信号ＢＸ１により制御される排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２と同様な回路により構成され、書き込み信号のデータが上記のように変換されて各メモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２に対応した入出力線ＩＯ１，／ＩＯ１及びＩＯ２，／ＩＯ２に伝えられる。
【００５４】
同図において、メモリアレイＡＲＲＡＹ１は、第１ワード線（ＷＬ２）と、第２ワード線（ＷＬ１）と、第１ビット線（ＢＬ１）と第２ビット線（／ＢＬ１）とを含む第１相補ビット線対と、上記第１ワード線（ＢＬ２）と上記第１ビット線（ＢＬ１）の交点に対応して設けられた第１メモリセル（ＭＣ１）と、上記第２ワード線（ＷＬ１）と上記第２ビット線（／ＢＬ１）との交点に対応して設けられた第２メモリセル（ＭＣ２）と、上記第１ビット線（ＢＬ１）と上記第２ビット線（／ＢＬ１）に結合された第１センスアンプ（ＳＡ１）と、第１共通データ線（ＩＯ１）と第２共通データ線（／ＩＯ１）とを含む第１共通相補データ線対と、上記第１ビット線（ＢＬ１）と上記第１共通データ線（ＩＯ１）との間に結合された第１スイッチ（ＳＷ１）と、上記第２ビット線（／ＢＬ１）と上記第２共通データ線（／ＩＯ１）との間に結合された第２スイッチ（ＳＷ２）とを有する。
【００５５】
メモリアレイＡＲＲＡＹ２は、第３ワード線（ＷＬ２’）と、第４ワード線（ＷＬ１’）と、第３ビット線（ＢＬ２）と第４ビット線（／ＢＬ２）とを含む第２相補ビット線対と、上記第３ワード線（ＷＬ２’）と上記第３ビット線（ＢＬ２）の交点に対応して設けられた第３メモリセル（ＭＣ３）と、上記第２ワード線（ＷＬ１’）と上記第４ビット線（／ＢＬ２）との交点に対応して設けられた第４メモリセル（ＭＣ４）と、上記第３ビット線（ＢＬ２）と上記第４ビット線（／ＢＬ２）に結合された第２センスアンプ（ＳＡ２）と、第３共通データ線（ＩＯ２）と第４共通データ線（／ＩＯ２）とを含む第２共通相補データ線対と、上記第３ビット線（ＢＬ２）と上記第１共通データ線（ＩＯ２）との間に結合された第３スイッチ（ＳＷ３）と、上記第４ビット線（／ＢＬ２）と上記第４共通データ線（／ＩＯ２）との間に結合された第４スイッチ（ＳＷ４）とを有する。
【００５６】
上記第１共通相補データ線対（ＩＯ１，／ＩＯ１）と上記第２共通相補データ線対（ＩＯ２，／ＩＯ２）は、それぞれメインアンプＭＡ１とＭＡ２の入力端子に接続される。この実施例では、かかるメインアンプＭＡ１，ＭＡ２と上記排他的ノア回路ＥＸＮＯＲ１，ＥＸＮＯＥ２とオア回路ＯＲからなるデータ変換回路ＤＳＣＲとにより、読み出し回路ＲＣＫＴが構成される。
【００５７】
上記第１メモリセル（ＭＣ１）、上記第２メモリセル（ＭＣ２）、第３メモリセル（ＭＣ３）及び上記第４メモリセル（ＭＣ４）は、アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタを有し、情報を揮発的に保持するダイナミック型メモリセルである。
【００５８】
第１メモリアレイＡＲＲＡＹ１のワード線（ＷＬ０，ＷＬ１…）は、第２メモリアレイＡＲＲＡＹ２のワード線（ＷＬ０’，ＷＬ１’…）に対応しており、書き込み時及び読み出し時において、上記第１メモリアレイＡＲＲＡＹ１の一つのワード線（ＷＬｉ）と、第２メモリアレイＡＲＲＡＹ２のうちの対応する一つのワード線（ＷＬｉ’）とが同時に選択される。例えば、上記第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ２’）は、同時に選択レベル（ハイレベル）とされ、また上記第２ワード線（ＷＬ１）と第４ワード線（ＷＬ１’）は、同時に選択レベルとされる。言い換えるならば、第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ２’）は、同一アドレスが割り付けられ、上記第２ワード線（ＷＬ１）と上記第４ワード線（ＷＬ１’）は同一のアドレスが割り付けられている。
【００５９】
第１ビット線（ＢＬ１）及び第３ビット線（ＢＬ２）に結合されるメモリセルが選択されるとき、アドレス信号ＢＸ１がハイレベル（論理１）とされ、第２ビット線（／ＢＬ１）及び第４ビット線（／ＢＬ２）に結合されるメモリセルが選択されるとき、アドレス信号ＢＸ１がロウレベル（論理０）とされる。第１メインアンプ（ＭＡ１）は、上記第１共通データ線（ＩＯ１）がハイ（ロウ）レベルとされ、上記第２共通データ線（／ＩＯ１）がロウ（ハイ）レベルとされるときハイ（ロウ）レベルの信号を出力する。第２メインアンプ（ＭＡ２）は、上記第３共通データ線（ＩＯ２）がハイ（ロウ）レベルとされ、上記第４共通データ線（／ＩＯ２）がロウ（ハイ）レベルとされるときハイ（ロウ）レベルの信号を出力する。
【００６０】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００６１】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第１電圧（ハイレベル）とされる。
【００６２】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００６３】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第２電圧（ロウレベル）とされる。
【００６４】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００６５】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第１電圧（ハイレベル）とされる。
【００６６】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００６７】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第２電圧（ロウレベル）とされる。
【００６８】
図６には、上記メモリアレイ部と上記データ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一実施例の回路図が示されている。メモリアレイＡＲＲＡＹ１は、第１ワード線（ＷＬ２）と、第２ワード線（ＷＬ１）と、第１ビット線（ＢＬ１）と第２ビット線（／ＢＬ１）とを含む第１相補ビット線対と、上記第１ワード線（ＢＬ２）と上記第１ビット線（ＢＬ１）の交点に対応して設けられた第１メモリセル（ＭＣ１）と、上記第２ワード線（ＷＬ１）と上記第２ビット線（／ＢＬ１）との交点に対応して設けられた第２メモリセル（ＭＣ２）と、上記第１ビット線（ＢＬ１）と上記第２ビット線（／ＢＬ１）に結合された第１センスアンプ（ＳＡ１）と、第１共通データ線（ＩＯ１）と第２共通データ線（／ＩＯ１）とを含む第１共通相補データ線対と、上記第１ビット線（ＢＬ１）と上記第１共通データ線（ＩＯ１）との間に結合された第１スイッチ（ＳＷ１）と、上記第２ビット線（／ＢＬ１）と上記第２共通データ線（／ＩＯ１）との間に結合された第２スイッチ（ＳＷ２）とを有する。
【００６９】
メモリアレイＡＲＲＡＹ２は、第３ワード線（ＷＬ２’）と、第４ワード線（ＷＬ１’）と、第３ビット線（ＢＬ２）と第４ビット線（／ＢＬ２）とを含む第２相補ビット線対と、上記第３ワード線（ＷＬ２’）と上記第３ビット線（ＢＬ２）の交点に対応して設けられた第３メモリセル（ＭＣ３）と、上記第２ワード線（ＷＬ１’）と上記第４ビット線（／ＢＬ２）との交点に対応して設けられた第４メモリセル（ＭＣ４）と、上記第３ビット線（ＢＬ２）と上記第４ビット線（／ＢＬ２）に結合された第２センスアンプ（ＳＡ２）と、第３共通データ線（ＩＯ２）と第４共通データ線（／ＩＯ２）とを含む第２共通相補データ線対と、上記第３ビット線（ＢＬ２）と上記第３共通データ線（ＩＯ２）との間に結合された第３スイッチ（ＳＷ３）と、上記第４ビット線（／ＢＬ２）と上記第４共通データ線（／ＩＯ２）との間に結合された第４スイッチ（ＳＷ４）とを有する。
【００７０】
上記第１共通相補データ線対（ＩＯ１，／ＩＯ１）と上記第２共通相補データ線対（ＩＯ２，／ＩＯ２）は、それぞれメインアンプＭＡ１とＭＡ２の入力端子が接続される。この実施例では、かかるメインアンプＭＡ１，ＭＡ２と上記排他的ノア回路ＥＸＮＯＲ１、ＥＸＮＯＲ２、ＥＸＮＯＲ３とオア回路ＯＲからなるデータ変換回路ＤＳＣＲとにより、読み出し回路ＲＣＫＴが構成される。
【００７１】
上記第１メモリセル（ＭＣ１）、上記第２メモリセル（ＭＣ２）、第３メモリセル（ＭＣ３）及び上記第４メモリセル（ＭＣ４）は、アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタを有し、情報を揮発的に保持するダイナミック型メモリセルである。
【００７２】
第１メモリアレイＡＲＲＡＹ１のワード線（ＷＬ０，ＷＬ１…）は、第２メモリアレイＡＲＲＡＹ２のワード線（ＷＬ０’，ＷＬ１’…）に対応しており、書き込み時及び読み出し時において、上記第１メモリアレイＡＲＲＡＹ１の一つのワード線（ＷＬｉ）と第２メモリアレイＡＲＲＡＹ２のうちの対応する一つのワード線（ＷＬｉ’）が同時に選択される。例えば、上記第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ２’）は、同時に選択レベル（ハイレベル）とされ、また上記第２ワード線（ＷＬ１）と第４ワード線（ＷＬ１’）は、同時に選択レベルとされる。言い換えるならば、第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ２’）は、同一アドレスが割り付けられ、上記第２ワード線（ＷＬ１）と上記第４ワード線（ＷＬ１’）は同一のアドレスが割り付けられている。
【００７３】
第１ビット線（ＢＬ１）及び第３ビット線（ＢＬ２）に結合されるメモリセルが選択されるとき、アドレス信号ＢＸ１がハイレベル（論理１）とされ、第２ビット線（／ＢＬ１）及び第４ビット線（／ＢＬ２）に結合されるメモリセルが選択されるとき、アドレス信号ＢＸ１がロウレベル（論理０）とされる。第１メインアンプ（ＭＡ１）は、上記第１共通データ線（ＩＯ１）がハイ（ロウ）レベルとされ、上記第２共通データ線（／ＩＯ１）がロウ（ハイ）レベルとされるときハイ（ロウ）レベルの信号を出力する。第２メインアンプ（ＭＡ２）は、上記第３共通データ線（ＩＯ２）がハイ（ロウ）レベルとされ、上記第４共通データ線（／ＩＯ２）がロウ（ハイ）レベルとされるときハイ（ロウ）レベルの信号を出力する。
【００７４】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００７５】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第１電圧（ハイレベル）とされる。
【００７６】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００７７】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第２電圧（ロウレベル）とされる。
【００７８】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第２電圧（ロウレベル）とされる。
【００７９】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第２電圧（ロウレベル）とされる。
【００８０】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第２電圧（ロウレベル）とされる。
【００８１】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第１電圧（ハイレベル）とされる。
【００８２】
図７には、上記データ変換回路ＤＳＣＲに用いられる排他的ノア回路の一実施例の回路図が示されている。この実施例では、上記排他的ノア回路ＥＸＮＯＲの回路動作に着目し、上記のようにアドレス信号ＢＸ１のハイレベル（論理１）よりクロックドインバータ回路ＣＮ１を動作させてメインアンプの出力信号ＭＡｏｕｔをインバータ回路Ｎ１と上記動作状態のクロックドインバータ回路ＣＮ１を通してそのまま同相信号として出力させる。このとき、クロックドインバータ回路ＣＮ２は、アドレス信号ＢＸ１のハイレベルを受けるインバータ回路Ｎ２の出力信号のロウレベルにより非動作状態にされ、出力ハイインピーダンス状態にされている。
【００８３】
上記アドレス信号ＢＸ１がロウレベル（論理０）のときには、クロックドインバータ回路ＣＮ１が非動作状態されて出力をハイインピーダンス状態にされる。このアドレス信号ＢＸ１のロウレベルによりインバータ回路Ｎ２の出力信号がハイレベルとなり、クロックドインバータ回路ＣＮ２が動作状態にされて、メインアンプの出力信号ＭＡｏｕｔを反転させて出力させることができる。
【００８４】
図８には、この発明に係るデータ変換回路の他の一実施例の回路図が示されている。この実施例では、メモリアレイ側の相補の入出力線ＩＯと／ＩＯに設けられる。例えば、前記図５のように規則的に配列されたメモリアレイにおいて、ワード線ＷＬ０とＷＬ１が選択されたときに反転側のビット線／ＢＬに接続されたメモリセルを選択し、ワード線ＷＬ２とＷＬ３が選択されたときに非反転側のビット線ＢＬに接続されたメモリセルを選択するようにされる。この場合、上記相補の入出力線ＩＯと／ＩＯとメインアンプＭＡ１の入力端子（図示しない書き込みアンプの出力端子）との間に、伝送ゲートＭＯＳＦＥＴＱ１とＱ２からなる信号をそのままスルーする第１の伝送経路と、伝送ゲートＭＯＳＦＥＴＱ３とＱ４からなる信号を反転させる第２の伝送経路が設けられる。
【００８５】
上記第１の伝送経路を構成するＭＯＳＦＥＴＱ１とＱ２は、アドレス信号ＢＸ１がハイレベルのときにオン状態にされて、メモリアレイのビット線ＢＬに接続されたメモリセルからの読み出し信号をそのままメインアンプＭＡの入力端子に伝える。上記第２の伝送経路を構成するＭＯＳＦＥＴＱ３とＱ４は、アドレス信号ＢＸ１のロウレベルのときにインバータ回路Ｎ３の出力信号がハイレベルにされてオン状態にされる。この第２の伝送経路を構成するＭＯＳＦＥＴＱ３とＱ４のオン状態により、メモリアレイのビット線／ＢＬに接続されたメモリセルからの相補の読み出し信号が逆転させられてメインアンプＭＡの入力端子に伝える。
【００８６】
上記第１と第２の伝送経路は、書き込み系のデータ変換動作にも利用される。つまり、アドレス信号ＢＸ１がハイレベルのときに第１の伝送経路を構成するＭＯＳＦＥＴＱ１とＱ２がオン状態にされて、メモリアレイのビット線ＢＬに接続されたメモリセルに書き込み信号を伝えるときには、図示しない書き込みアンプの出力信号がそのまま入出力線ＩＯと／ＩＯに伝えられる。アドレス信号ＢＸ１がロウレベルのときに第２の伝送経路を構成するＭＯＳＦＥＴＱ３とＱ４がオン状態にされて、メモリアレイのビット線／ＢＬに接続されたメモリセルに書き込み信号を伝えるときには、図示しない書き込みアンプの出力信号が反転されて入出力線ＩＯと／ＩＯに伝えられる。
【００８７】
上記入出力線ＩＯと／ＩＯに伝えられる書き込み信号のハイレベルとロウレベルとを電源電圧Ｖｃｃに対応したハイレベルと、回路の接地電位に対応したロウレベルにする必要があるなら、上記スイッチＭＯＳＦＥＴＱ１〜Ｑ４は、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとが並列形態に接続されたＣＭＯＳスイッチを用いることが望ましい。メモリセルに実際に書き込まれるハイレベルとロウレベルは、センスアンプにより増幅されたハイレベルとロウレベルとが伝えられるために、上記入出力線ＩＯと／ＩＯに伝えられる書き込み信号のハイレベルとロウレベルは、上記センスアンプを反転させるに必要なレベルであればよい。
【００８８】
図９には、この発明が適用されるダイナミック型ＲＡＭの一実施例のメモリアレイのレイアウト図が示されている。この実施例のダイナミック型ＲＡＭは、特に制限されないが、約８Ｍビットのような記憶容量を持つようにされる。
【００８９】
チップ全体を左右２つに分けて、左半分と右半分は、Ｘアドレスの最上位アドレスＸ１１と／Ｘ１１により分割される。さらに、チップ全体は上下に２つに分けられ、上半分はデータ端子Ｉ／Ｏ４〜７の４ビットに、下半分がデータ端子Ｉ／Ｏ０〜３の４ビットに対応される。上記のように４つに分けられたアレイが前記図１のアレイＡＲＲＡＹ０〜３に対応される。１つのアレイは、８つのメモリマットＭＭＡＴが上位３ビットのアドレスＡＸ８〜ＡＸ１０により指定される。
【００９０】
メモリマットに付された矢印は、アドレスの進行方向を示しており、同図においては右半分の２つのアレイにおいて順次に２０４８サイクル（２５６×８）でリフレッシュが行われ、２０４９サイクルからは左半分の２つのメモリアレイにおいて順次に４０９６サイクルまで信号φＳＥＬＦによる通常のセルフリフレッシュが行われる。これに対して、前記のような信号φＬＳＥＬＦによるローパワーリフレッシュでは、最上位アドレスＡＸ１１と／ＡＸ１１とが共に選択レベルにされ（縮退され）て、左右の２つのアレイで同時にワード線が選択動作が行われるので、２０４８サイクルでリフレッシュ動作が終了させられる。
【００９１】
つまり、１つのメモリマットは、２５６本のワード線を持ち、アドレス信号ＡＸ０〜ＡＸ７からなる８ビットにより、２５６本のワード線の中の１本が選択される。これに対して、カラムアドレスはＡＹ０〜ＡＹ７の８ビットにより２５６×４本のビット線対から４対のビット線が選択される。
【００９２】
【表１】
【００９３】
【表２】
【００９４】
【表３】
【００９５】
上記表１と表２には、外部アドレスと内部アドレス割り付けの対応をわかり易く示したものである。このように、この実施例のダイナミック型ＲＡＭは、いわゆるスタティック型ＲＡＭに準じたアドレスノンマルチ型とされる。内部アドレスにはと、主にワード線を選択するアドレスに対してＡＸを、主にビット線を選択するものにＡＹを割り当てている。なお、従来のダイナミック型ＲＡＭのようにアドレスマルチ方式によりアドレス信号を入力するものであってもよいことはいうまでもない。
【００９６】
上記表３には、上記図１のアレイＡＲＲＡＹ、メモリアレイＭＡＲＹ及びそれぞれに対応したアドレス／ＡＸ１１，ＡＸ１１と、メインアンプＭＡ及びライトドライバＷＤの関係が示されている。
【００９７】
メモリマットに付された矢印は、アドレスの方向を示している。つまり、リフレッシュの順序は、同図では上から下方向に順次に行われる。同図の矢印の方向に順次にリフレッシュを行うようにすると、８１９２サイクルになってしまいメモリアクセスが制限されるので、例えば、アドレスＸ１２により指定されるメモリマットを同時選択するようにして上記のように４メモリマットを同時にリフレッシュするようにして、４０９６（約４Ｋ）サイクルで全てのリフレッシュを終了させる。
【００９８】
図１０には、この発明に係るダイナミック型ＲＡＭにおけるリフレッシュ動作を説明するための概略タイミング図が示されている。同図（Ａ）には、通常のリフレッシュ動作が示され、（Ｂ）にはこの発明により提案されているローパワーリフレッシュ動作が示されている。
【００９９】
同図（Ａ）においては、特に制限されないが、固定タイマ周期リフレッシュが実施される。このリフレッシュモードは、チップイネーブル信号／ＣＥに先立って、アウトプットイネーブル信号／ＯＥをロウレベルにすることにより起動される。つまり、信号／ＯＥがロウレベルにされてから信号／ＣＥがロウレベルにされ、それが一定期間以上継続すると、信号φＳＥＬＦが発生される。このセルフリフレッシュ信号φＳＥＬＦがハイレベルの期間、内蔵のタイマ回路によりロウ系の主クロックφＲ１が発生され、ワード線の選択動作とセンスアンプの活性化によるメモリセルからの読み出しとその増幅動作及びメモリセルへの増幅信号の再書込みによるリフレッシュ動作が実施される。
【０１００】
上記リフレッシュ信号φＳＥＬＦの１周期は、ダイナミック型ＲＡＭの全てのメモリセルをリフレッシュするのに必要なリフレッシュ時間は、かかるダイナミック型ＲＡＭのうち前記のような落ちこぼれ的な最小のデータ保持時間を超えないように、ポリシリコンヒューズ等を用いたＲＯＭ等により設定される。特に制限されないが、前記のように信号φＲ１による４０９６サイクルの集中リフレッシュを含むセルフリフレッシュ周期が、前記のような最小データ保持時間を超えないようにされる。なお、アドレス信号ＡＸ１１と／ＡＸ１１を無効にすることにより、２０４８サイクルでのリフレッシュを行うようにしてもよい。
【０１０１】
同図（Ｂ）においては、特に制限されないが、温度依存性タイマ周期リフレッシュが実施される。このリフレッシュモードは、チップイネーブル信号／ＣＥに先立って、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥをロウレベルにすることにより起動される。つまり、信号／ＯＥと／ＷＥがロウレベルにされてから信号／ＣＥがロウレベルにされ、それが一定期間以上継続すると、信号φＬＳＥＬＦが発生される。このセルフリフレッシュ信号φＬＳＥＬＦがハイレベルの期間、内蔵の温度依存タイマ回路によりロウ系の主クロックφＲ１が発生され、ワード線の選択動作とセンスアンプの活性化によるメモリセルからの読み出しとその増幅動作及びメモリセルへの増幅信号の再書込みによるリフレッシュ動作が実施される。
【０１０２】
上記リフレッシュ信号φＬＳＥＬＦの１周期は、ダイナミック型ＲＡＭの全てのメモリセルをリフレッシュするのに必要なリフレッシュ時間は、かかるダイナミック型ＲＡＭのうち平均的なメモリセルのデータ保持時間を超えないように、後述するような温度依存タイマ回路により設定される。この場合、アドレス信号ＡＸ１１と／ＡＸ１１を無効にすることにより２０４８サイクルの集中リフレッシュが実施される。そして、このようなリフレッシュモードに先立って、アドレス信号ＡＸ１１と／ＡＸ１１により分割される２つのメモリアレイにおいて、同時に選択される２つのメモリセルに同じデータが保持させられる。
【０１０３】
図１１には、温度依存タイマの一実施例の概略ブロック図が示されている。キャパシタＣは、特に制限されないが、１０２４個分のメモリセルのキャパシタを並列形態に接続して構成される。メモリセルを構成するアドレス選択用ＭＯＳＦＥＴＱｍは、そのゲートが接続されたワード線に相当する配線が回路の接地電位に接続されることにより定常的にオフ状態にされる。ＭＯＳＦＥＴＱは、上記キャパシタＣにプリチャージさせるスイッチＭＯＳＦＥＴであり、上記アドレス選択用ＭＯＳＦＥＴとは別のＭＯＳＦＥＴにより構成される。これに代えて、上記アドレス選択用スイッチＭＯＳＦＥＴを利用するものであってもよい。
【０１０４】
上記キャパシタＣの保持電圧は、電圧比較回路ＣＯＭＰの反転入力−に供給される。この電圧比較回路の非反転入力＋には、基準電圧ＶＲＥＦが印加されている。電圧比較回路ＣＯＭＰの出力信号φＳＴＡＲＴは、フリップフロップ回路ＦＦのセット入力Ｓに供給される。このフリップフロップ回路ＦＦの出力Ｑから出力される出力パルスφＴＭＲは、一方において上記スイッチＭＯＳＦＥＴＱのゲートに供給され、他方において発振回路ＯＳＣに入力されて、発振動作の有効／無効を制御する。発振回路ＯＳＣは、それの動作が有効にされると発振動作を行って発振パルスφＲｉｎｔ を形成する。このパルスφＲｉｎｔ は、前記タイミング制御回路ＴＧに供給されて、前記ロウ系の主クロックφＲ１を発生させる。
【０１０５】
上記発振パルスφＲｉｎｔ は、カウンタ回路ＣＮＴＲに供給され、このカウンタ回路ＣＮＴＲが４０９６又は２０４８の計数動作を行うと、終了信号φＳＴＯＰを発生させる。上記カウンタ回路ＣＮＴＲは、リフレッシュアドレスを形成するアドレスカウンタを利用するようにしてもよい。上記終了信号φＳＴＯＰにより、フリップフロップ回路ＦＦがリセットされ、上記スイッチＭＯＳＦＥＴＱがオフ状態にされるとともに、タイマ回路ＴＩＭＥＲの動作が停止させられる。
【０１０６】
図１２には、上記温度依存タイマの動作を説明するためのタイミング図が示されている。キャパシタＣの保持電圧ＶＮが基準電圧ＶＲＥＦに達すると、電圧比較回路ＣＯＭＰにより出力信号φＳＴＡＲＴがハイレベルにされる。これにより、フリップフロップ回路ＦＦがセットされて、出力パルスφＴＭＲがハイレベルにされ、スイッチＭＯＳＦＥＴＱがオン状態になり、キャパシタＣにはプリチャージが開始される。これとともに、タイマ回路が発振動作を開始してロウ系の主クロック信号φＲ１とリフレッシュ制御回路ＲＦＣに供給されるパルスφＲＣを発生させてロウ系の選択動作及びリフレッシュアドレスの歩進動作とによる集中リフレッシュが開始される。
【０１０７】
上記発振回路ＯＳＣの発振パルスφＲｉｎｔ に対応してロウ系の主クロック信号φＲ１が４０９６回（計数値４０９５）形成されて、４０９６本のワード線が順次に選択されて、かかるワード線に選択されたメモリセルのリフレッシュ動作が終了すると、前記カウンタＣＮＴＲにより終了信号φＳＴＯＰが発生される。これにより、フリップフロップ回路ＦＦがリセットされて、上記スイッチＭＯＳＦＥＴＱがオフ状態にされてプリチャージ動作が終了し、キャパシタＣはプリチャージ電圧ＶＮを保持し、タイマ回路ＴＩＭＥＲが発振動作を停止してポーズ期間に入る。このポーズ期間は、上記リーク電流によりキャパシタＣの保持電圧ＶＮが低下して基準電圧ＶＲＥＦに達するまでの時間である。このポーズ時間は、上記キャパシタＣがメモリセルを模したものであり、その電荷の放電による電位の低下が周囲温度や電源電圧の影響を受けることから、上記のように温度依存を持つようにされる。特に、約１０２４個ものメモリセルのキャパシタを並列形態に接続したものを用いているので、全体のメモリセルの平均的な電荷保持時間を持つようにされる。
【０１０８】
図１３には、この発明に係るダイナミック型ＲＡＭの動作を説明するための概略タイミング図が示されている。同図の（Ａ）には、通常読み出し書き込み動作が示され、同図の（Ｂ）には、２重メモリセル方式読み出し書き込み動作が示されている。
【０１０９】
（Ａ）において、チップイネーブル信号／ＣＥがアクティブ（ロウレベル）になる時に、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥ
Ｗハイレベルの場合、ロウ系の主クロックのタイミング信号φＲ１が発生される。このタイミング信号φＲ１により、内部アドレス信号ＡＸ１１と図示されないＡＸ０〜ＡＸ１０により指定されたワード線が選択され、同様に図示されない内部アドレス信号ＡＹ０〜ＡＹ７により指定されたビット線対が選択される。上記アウトプットイネーブル信号／ＯＥがアクティブ（ロウレベル）の期間にライトイネーブル信号／ＷＥがハイレベルであれば、指定されたＡＲＲＡＹ２のメモリセルのデータがデータ端子Ｉ／Ｏを通して出力される。上記アウトプットイネーブル信号／ＯＥがアクティブ（ロウレベル）の期間に、ライトイネーブル信号／ＷＥがロウレベルであれば、データ端子Ｉ／Ｏから入力された書き込み信号が指定されたＡＲＲＡＹ２のメモリセルに書き込まれる。
【０１１０】
（Ｂ）において、チップイネーブル信号／ＣＥがアクティブ（ロウレベル）になる時に、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥ
Ｗハイレベルの場合、ロウ系の主クロックのタイミング信号φＲ１が発生される。このタイミング信号φＲ１により、内部アドレス信号ＡＸ１１が無効にされてかかる内部アドレス信号ＡＸ１１により２分割された領域ＡＲＲＡＹ２とＡＲＲＡＹ０が同時に選択される。つまり、図示されないＡＸ０〜ＡＸ１０により指定されたワード線が上記メモリアレイＡＲＲＡＹ２とＡＲＲＡＹ０で同時に選択さされる。そして、同様に図示されない内部アドレス信号ＡＹ０〜ＡＹ７により指定されたビット線対が選択される。
【０１１１】
上記アウトプットイネーブル信号／ＯＥがアクティブ（ロウレベル）の期間にライトイネーブル信号／ＷＥがハイレベルであれば、指定されたＡＲＲＡＹ２とＡＲＲＡＹ０のメモリセルのデータが論理和回路を介してデータ端子Ｉ／Ｏを通して出力される。上記アウトプットイネーブル信号／ＯＥがアクティブ（ロウレベル）の期間に、ライトイネーブル信号／ＷＥがロウレベルであれば、データ端子Ｉ／Ｏから入力された書き込み信号が指定されたＡＲＲＡＹ２とＡＲＲＡＹ０のメモリセルに同時に書き込まれる。
【０１１２】
図１４には、この発明に係るダイナミック型ＲＡＭの動作の概略を説明するための構成図が示されている。同図（Ａ）には通常アクセス動作が示され、（Ｂ）には二重メモリセル動作時のデータ書き込み動作が示され、（Ｃ）には二重メモリセル動作時のデータ読み出し動作が示されている。
【０１１３】
（Ａ）に示すように、通常の読み出し及び書き込み動作においては、入出力のデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、それぞれの４０９６（ロウアドレス）×２５６（カラムアドレス）のアドレス空間を持ち、それらに対してランダムに読み出し動作又は書き込み動作が行われる。
【０１１４】
（Ｂ）に示すように、二重メモリセル方式での書き込み動作においては、内部アドレスＡＸ１１と／ＡＸ１１とが無効（同時にアクティブレベル）にされる。このため、入出力のデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、それぞれの２０４８（ロウアドレス）×２５６（カラムアドレス）のアドレス空間を２面持ち、その両方に同時に同一データの書き込み動作が行われる。
【０１１５】
（Ｃ）に示すように、二重メモリセル方式での読み出し動作においては、上記同様に内部アドレスＡＸ１１と／ＡＸ１１とが無効（同時にアクティブレベル）にされる。このため、それぞれ２０４８（ロウアドレス）×２５６（カラムアドレス）のアドレス空間からなる２面持つようにされ、その両面から同時にデータの読み出しが行われる。これらの読み出されたデータは、異なる面におるけ対とされる２つのデータが論理和（ＯＲ）の演算処理が成されてデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ７から出力される。
【０１１６】
図１５には、この発明に係るダイナミック型ＲＡＭのＸデコーダとワードドライバの一実施例の回路図が示されている。タイミング信号／ＸＤＧがロウレベルにされると、Ｘデコーダが動作を開始する。すなわち、プリデコード信号ＡＸｊとＡＸｋ及びＡＸ０〜ＡＸ３により指定されたスイッチＭＯＳＦＥＴがオン状態にされると、ワードドライバのインバータ回路の入力ノードをロウレベルに引き抜いて選択状態にさせる。
【０１１７】
非選択のワードドライバにおいては、その入力がプリチャージのハイレベルのままとされ、そのプリチャージ信号を受けるインバータ回路の出力信号がロウレベルになり、上記インバータ回路の入力と電源電圧との間に設けられた帰還用のＰチャンネル型ＭＯＳＦＥＴをオン状態にして上記インバータ回路はラッチ状態にされる。
【０１１８】
ワード線選択タイミング信号Ｘ０〜Ｘ３の中の１つがハイレベルにされ、上記のようなインバータ回路の出力信号のハイレベルによりオン状態にされている４つのドライバＭＯＳＦＥＴのうち、上記タイミング信号Ｘ０〜Ｘ３の中の１つのハイレベルがワード線選択信号として１本のワード線に伝えられる。このとき、上記ドライバＭＯＳＦＥＴは、上記のようなオン状態によりゲートとチャンネル間にチャージアップがなされているので、上記タイミング信号Ｘ０〜Ｘ３の中の１つのハイレベルによりセルフブートストラップがかかり、上記選択タイミング信号のハイレベルがそのままワード線に伝えられる。冗長Ｘデコーダは、信号ＡＸＲ０により１つが選択され、上記タイミング信号Ｘ０〜Ｘ３に対応したタイミング信号ＸＲに同期して、冗長ワード線ＲＷＬの選択が行われる。
【０１１９】
図１６には、この発明に係るダイナミック型ＲＡＭに設けられたデータ変換回路ＤＳＣＲの機能の概略を説明するためのタイミング図が示されている。（Ａ）には、通常（正規）ワード線が選択された読み出し動作が示され、（Ｂ）には通常（正規）ワード線が選択された書き込み動作が示されている。
【０１２０】
（Ａ）の読み出し時において、ビット線／ＢＬとビット線ＢＬに接続されているメモリセルでは、入出力情報とメモリセルのキャパシタＣｓに蓄積される電荷による保持レベルと異なる。つまり、前記のようにワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）の選択により、ビット線ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲはその信号をそのまま出力させ、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）の選択により、ビット線／ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲは読み出し信号を反転させて出力せる。（Ａ）において、最初のサイクルは上記のようにデータを反転させて出力させ、第２番目と第３番目のサイクルではそのまま出力させ、第４番目のサイクルではデータを反転させて出力させる。
【０１２１】
（Ｂ）の書き込み時においては、上記のような読み出し動作に対応させてワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）の選択により、ビット線ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲはその信号をそのまま書き込み、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）の選択により、ビット線／ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲは読み出し信号を反転させて書き込む。つまり、（Ｂ）において、最初のサイクルは上記のようにデータを反転させて書き込み、第２番目と第３番目のサイクルではそのまま書き込み、第４番目のサイクルではデータを反転させて書き込む。
【０１２２】
図１７には、この発明に係るダイナミック型ＲＡＭにおける冗長ワード線が選択されたときのデータ変換回路ＤＳＣＲの機能の概略を説明するためのタイミング図が示されている。（Ａ）には、冗長ワード線が選択された読み出し動作が示され、（Ｂ）には冗長ワード線が選択された書き込み動作が示されている。
【０１２３】
（Ａ）の読み出し時において、前記同様にビット線／ＢＬとビット線ＢＬに接続されているメモリセルでは、入出力情報とメモリセルのキャパシタＣｓに蓄積される電荷による保持レベルと異なる。つまり、前記のようにワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）に対応されたＲＸ１とＲＸ２により冗長ワード線ＲＷＬ１とＲＷＬ２の選択により、ビット線ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲはその信号をそのまま出力させ、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に対応されたＲＸ０とＲＸ３により冗長ワード線ＲＷＬ０とＲＷＬ３の選択により、ビット線／ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲは読み出し信号を反転させて出力せる。（Ａ）において、最初のサイクルは上記のようにデータを反転させて出力させ、第２番目と第３番目のサイクルではそのまま出力させ、第４番目のサイクルではデータを反転させて出力させる。
【０１２４】
（Ｂ）の書き込み時においては、上記のような読み出し動作に対応させてワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）に対応した冗長ワード線ＲＷＬ１とＲＷＬ２の選択により、ビット線ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲはその信号をそのまま書き込み、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に対応された冗長ワード線ＲＷＬ０とＲＷＬ３の選択により、ビット線／ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲは読み出し信号を反転させて書き込む。つまり、（Ｂ）において、最初のサイクルは上記のようにデータを反転させて書き込み、第２番目と第３番目のサイクルではそのまま書き込み、第４番目のサイクルではデータを反転させて書き込む。
【０１２５】
このようにして図１４の（Ｂ）のように同じデータを２つのメモリセルに書き込むようにし、前記のような温度依存タイマによる平均的なメモリセルのデータ保持時間に対応された比較的長い周期に設定されたリフレッシュ周期によりリフレッシュ動作を実施させる。この場合、前記のように落ちこぼれ的なメモリセルの存在により、上記キャパシタＣｓに電荷が蓄積された状態のメモリセルにおいて、リフレッシュ周期に対してデータ保持時間が満たないものでは電荷が失われてしまう。しかし、読み出し時には２つのメモリセルの論理和を出力させるので、２つのメモリセルのうち１でも上記電荷が有る状態を保持していればそれが出力させるので問題ない。つまり、２つのメモリセルが共に落ちこぼれ的なメモリセルであることの確率は皆無と見做し得るから、上記のような平均的なメモリセルのデータ保持時間によりリフレッシュ周期を設定しても問題ない。
【０１２６】
マイクロコンピュータ等のシステムが電源遮断された状態でのバッテリーバックアップによるデータ保持状態において、上記のようなローパワーのリフレッシュ周期に設定することにより、大幅な低消費電力化が可能になる。つまり、前記のような落ちこぼれて的なメモリセルのデータ保持時間に対して、平均的なメモリセルのデータ保持時間は約１桁以上の大幅な差があるからである。つまり、前記信号φＳＥＬＦによる通常のリフレッシュ動作の周期と、信号φＬＳＥＬＦによるロウパワーリフレッシュ周期とは、上記１桁以上もの大幅な時間差が設けられるものである。
【０１２７】
この実施例では、上記図１１のような温度依存タイマ回路を用いることにより、それが搭載されたダイナミック型ＲＡＭの平均的なメモリセルのデータ保持時間に自動的に合わせ込まれるとともに、その周囲温度の変化や電源電圧の変化にも追従してリフレッシュ周期が設定できるようになる。
【０１２８】
図１８には、この発明に係るダイナミック型ＲＡＭの変形例が示されている。前記のようにデータ保持状態に入るときに、ダイナミック型ＲＡＭとしては前記のような動作モードの設定によりアドレスＡＸ１１を無効にして、２面アドレス空間を同時に選択するだけである。このため、２面にわたって有効なデータが存在する場合には、マイクロプロセッサ等によりかかるデータを一旦読み出してそれを１／２にデータ圧縮して、上記のような書き込み動作を実施することが必要とされる。また、かかるデータ保持状態からメモリアクセス状態に戻るときには、上記圧縮されたデータをマイクロプロセッサ等により読み出してデータ伸長し、それを上記のような２面にわたるアドレス空間に戻して書き込ませる必要がある。
【０１２９】
この実施例では、上記のようなデータ圧縮とデータ伸長の両機能をダイナミック型ＲＡＭ自身に持たせるようにするものである。同図（Ａ）は、実時間圧縮処理型のものであり、入力データはデータ圧縮回路を通してデータ圧縮されて２重メモリセル方式にダイナミック型ＲＡＭに記憶させられる。読み出しデータは、上記のように２つのメモリセルから読み出し信号の論理和信号が出力され、かつデータ伸長回路によりもとのデータに戻されて出力される。この場合、ダイナミック型ＲＡＭは、常に上記のような２重メモリセル方式により動作させられる。そのため、リフレッシュ動作も前記のような温度依存タイマ回路による平均的なメモリセルのデータ保持時間に合わせて比較的長い周期に設定される。
【０１３０】
図２１には、標準的な従来のダイナミック型ＲＡＭにおける放置時間とデータ消失率との関係を示す特性図である。ダイナミック型ＲＡＭの任意の単一メモリセルの任意の放置時間でのデータ保持確率は、同図のデータ消失率に等価であるため、同様のメモリセルを２個連結した二重メモリセル方式のデータ消失確率は、単一のそれの２乗となることは統計的に自明である。同図のおける二重メモリセルモードは、上記標準的なダイナミック型ＲＡＭのデータ消失率に基づいて統計的に求めた特性図である。
【０１３１】
図２２には、上記ダイナミック型ＲＡＭにおける実験的に求められたリフレッシュ動作の温度依存特性図が示されている。同図（Ｂ）は、通常のメモリセル（単一メモリセル）におけるワースト時間と全体の５０％のメモリセルが消失する時間とを示している。同図に示すように、通常の単一のメモリセルモードでは、５０％消失時間とワーストセルの消失時間の温度依存性が異なり前者の方が大きい。同図（Ａ）は、二重メモリセルモード動作時におけるワースト時間と全体の５０％のメモリセルが消失する時間とを示している。
【０１３２】
セルフリフレッシュモード時に用いる前記の温度依存タイマは、ほぼ上記５０％消失時間の温度依存性と同様の温度依存性であるから、セルフリフレッシュタイマの周期は、低温状態のワーストケース時間を超えないように設定する必要がある。このため、高温側では適切なタイマ周期より短くする必要があり、最適な低電力化ができない。しかし、二重メモリセルモードでは、５０％消失時間とワーストセルの消失時間の温度依存性がほぼ等しくなるため、最適な低電力化が可能になる。
【０１３３】
図２３には、この発明に係る二重メモリセルモードを備えたダイナミック型ＲＡＭを携帯機器（携帯情報端末等）へ適用した場合の動作概念図が示されている。システムの稼働時、すなわち使用時には例えば８Ｍビット（１Ｍ×８）のメモリとして使用し、電源を遮断（ＯＦＦ）する際（又は直後）に特定のアルゴリズムによりメモリ内のデータを１／２（１／２以下でもよい）にデータ圧縮し、かかるデータを二重化してメモリセルにコピーする。そして、待機状態では２重メモリセル方式により上記のような温度依存タイマ等によるセルフリフレッシュによるデータ保持を行う。
【０１３４】
電源を投入（ＯＮ）して使用状態に入る前に、上記二重化したデータを解凍（圧縮の逆）を行う。現在一般的に知られているデータ圧縮方式には、次のようなものがある。
（１）ＲＵＮ ＬＥＮＧＴＨ法
（２）ＬＺＷ法
（３）算術法
（４）ＤＣＴ法
（５）ベクトル量子化法
適用システムでは、これらのデータ圧縮方法をデータの種類により最適なものを１種類又は複数種類から選択する。また、メモリの記憶領域毎、つまりデータ領域又はシステムプログラム領域かによって圧縮を行うか、行わないかを選択する。なお、上記データ圧縮機能はシステムに搭載されたマイクロプロセッサによるソフトウェアによるソフトウェア的な処理によって行われても、専用のハードウェアによって行われてもよい。
【０１３５】
上記図１８において、（Ｂ）は自己圧縮処理型のものであり、通常メモリセルアクセスモードと２重メモリセルアクセスモードを持つようにされる。つまり、外部からは通常メモリセルアクセスモードとしてリード／ライトされる。
【０１３６】
システムが電源遮断される等のデータ保持状態に入るときに、上記のような通常データがデータ圧縮回路により圧縮されて２重メモリセル方式により書き込まれる。それ故、データ保持状態ではリフレッシュ動作も前記のような温度依存タイマ回路による平均的なメモリセルのデータ保持時間に合わせて比較的長い周期に設定される。
【０１３７】
そして、システムに電源投入が成されてデータ処理動作が開始される初期動作において、上記２重メモリセル方式によりデータ保持されたデータの読み出しが行われ、データ伸長回路によりデータ伸長されてもとの状態に戻されて記憶される。その後に、通常メモリセルアクセスモードにされて、マイクロプロセッサ等よるリード／ライトが行われる。データ圧縮回路により形成された圧縮データは、ダイナミック型ＲＡＭの空き領域も利用してダイナミック型ＲＡＭに書き戻される。
【０１３８】
図１８（Ａ）と（Ｂ）におけるデータ圧縮回路とデータ伸長回路とは、ダイナミック型ＲＡＭと同じチップ上に搭載するものの他、ダイナミック型ＲＡＭの入出力インターフェイス回路として、ダイナミック型ＲＡＭとは別の半導体チップに構成してもよい。
【０１３９】
図１９には、この発明に係るメモリモジュールの一実施例の構成図が示されている。この実施例のメモリモジュールは、モジュールボード（実装基板）上にＤＲＡＭチップとコントロールチップとが搭載されて構成される。このコントロールチップは、その拡大図に示すように、上記のようなデータ変換回路ＤＳＣＲに対応したデータ変換回路と、アドレス比較器及びクロック回路から構成される。つまり、前記図１及び図２により構成されるような複数からなるダイナミック型ＲＡＭと上記コントロールチップとを組み合わせてメモリモジュール又はメモリシステムとして構成される。
【０１４０】
ＤＲＡＭチップのそれぞれは、従来のアドレスマルチ方式の標準的なダイナミック型ＲＡＭから構成される。これら個々のＤＲＡＭチップは、図１の各メモリアレイＭＡＲＹ０〜ＭＡＲＹ３等の一部に対応したものとして扱われるものであると理解されたい。クロック回路は、信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及び／ＯＥからモード判定を行い、通常のメモリセルアクセスと、２重メモリセルアクセス動作のためのアドレス信号の切り換え等を行う。このように実装基板上において標準的なＤＲＡＭチップを上記メモリアレイの１つと見做し、コントロールチップとを組み合わせて前記実施例と同等動作を行うような１つの半導体記憶装置を構成するものであってもよい。
【０１４１】
図２０には、この発明に係るメモリモジュールの他の一実施例の構成図が示されている。この実施例のメモリモジュールは、モジュールボード（実装基板）上にＤＲＡＭチップが偶数個搭載されて構成される。この実施例のＤＲＡＭは、前記のような２交点ビット線方式とされるが、前記同様なデータ変換器が内蔵されており、外部端子から書き込まれる書き込みデータの論理１（例えばハイレベル）が、メモリセルのキャパシタに電荷がある状態に対応され、書き込みデータの論理０（例えばロウレベル）が、メモリセルのキャパシタに電荷が無い状態に対応させられる。
【０１４２】
ＤＲＡＭチップは、書き込まれたデータがそのまま読み出されればよいので、書き込み信号の論理１又は０とメモリセルの電荷が有る状態と無い状態とが一対一に対応させる必要はない。このため、上記のようなデータ変換器を搭載したＤＲＡＭも、それが搭載されないＤＲＡＭも同様に用いることができる。しかしながら、上記データ変換器を内蔵した２つのＤＲＡＭの入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｉを対応させて並列接続し、それをメモリモジュールとして１つの実装基板上に搭載する。特に制限されないが、上記データ変換器の出力回路にオープンドレインの出力回路等を用いてワイヤードオア論理を採るようにする。
【０１４３】
上記のようなワイヤードオア論理を採ることが可能な２つのＤＲＡＭチップの出力端子を対として実装基板上のデータ配線に接続させるという簡単な構成により、実装基板上に搭載されたＤＲＡＭチップの全体の記憶容量の半分の記憶容量しか持たないが、一方のＤＲＡＭチップのメモリセルに上記リーク電流による情報破壊があっても他方のＤＲＡＭチップから正常な記憶データを読み出すことができるので、高信頼性を高くすることができる。また、ＤＲＡＭチップのリフレッシュ周期を従来のリフレッシュ周期に対して約１桁以上も長くできるので、低消費電力化を図ることができるようなる。
【０１４４】
上記のようなオープンドレインの出力回路を用いる場合、論理０のロウレベルに対応してメモリセルのキャパシタに電荷がある状態になるように統一してデータ変換動作を行わせるようにすればよい。ワイヤードオア論理を採ることができる出力回路としては、ソースフォロワ出力ＭＯＳＦＥＴを用いることができる。この場合には、前記のように論理１のハイレベルに対応してメモリセルのキャパシタに電荷がある状態になるように統一してデータ変換動作を行わせるようにすればよい。
【０１４５】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなる複数のメモリアレイを持つダイナミック型ＲＡＭに、特定の書き込み動作モードの指定により異なるメモリアレイの２つの上記ダイナミック型メモリセルを同時選択して、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応させるというデータ変換を行って同じ書き込み信号を書き込む回路と、特定の読み出し動作モードの指定により、上記異なるメモリアレイの２つのダイナミック型メモリセルを同時選択して、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行う回路及び上記２つの読み出し信号の論理１を優先させて出力させる回路を設けることにより、データ保持状態等において２つのメモリセルに同じデータを記憶させるものであるので、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるという効果が得られる。
【０１４６】
（２） 上記のように特定の書き込みモードと読み出しモードのときにはデータ変換回路によりキャパシタに電荷がある状態を論理１とし、電荷が無い状態を論理０として上記データを書き込み、読み出し動作においてはそれに対応して読み出し上記２つのメモリセルからの読み出し信号の論理和信号を出力させることにより、リーク電流は電荷がある状態を無い状態にさせるものであるから、リーク電流により一方のメモリセルの記憶電荷が破壊されても他方のメモリセルから正しい記憶情報を取り出せるから、高信頼性でのデータ保持が可能になるという効果が得られる。
【０１４７】
（３） 上記特定の書き込み動作モードは、上記ダイナミック型メモリセルに対するセルフリフレッシュモードの直前に行われ、上記特定の読み出し動作モードは上記セルフリフレッシュモードが終了した直後に行われるものであり、上記セルフリフレッシュモードにおけるリフレッシュ周期は、平均的な情報保持時間を持つメモリセルに合わせて設定することにより、大幅な低消費電力化が可能になるとい効果が得られる。
【０１４８】
（４） 上記セルフリフレッシュ周期は、ダイナミック型メモリセルを模擬してなる蓄積容量と、かかる蓄積容量に対するプリチャージ回路と、上記蓄積容量の電位を検出する電圧検出回路とを備えたタイマ回路より設定することにより、ダイナミック型メモリセルの温度依存性及び電源依存性に対応させられ、かつ平均的なデータ保持時間のメモリセルに対応したリフレッシュ周期の設定が可能になるという効果が得られる。
【０１４９】
（５） 特定の書き込み動作モードの指定により異なるアドレスの２つのメモリセルを同時選択してデータビット数が半分以下に圧縮されたデータを同時に書き込む機能と、特定の読み出し動作モードの指定により上記異なるアドレスの２つのメモリセルを同時選択して、それぞれの読み出し信号のデータの実質的な論理和信号をデータ伸長してもとのビット数にして戻して読み出す機能と、通常の動作モードのときには上記データビット数からなるデータをそのまま書き込み又は読み出す機能とを設けることにより、実使用状態での記憶容量を大きくしつつ、データ保持状態では高信頼性でのデータ保持と大幅な低消費電力化が可能になるという効果が得られる。
【０１５０】
（６） アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなるメモリアレイを備えてなる複数のダイナミック型ＲＡＭと、上記２つのダイナミック型ＲＡＭのメモリセルを同時選択する特定の書き込み動作のときに有効とされ、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応するようなデータ変換を行い、上記２つのダイナミック型ＲＡＭのメモリセルを同時選択する特定の読み出し動作のときに有効とされ、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行うデータ変換回路及び上記異なる２つのダイナミック型ＲＡＭからのそれぞれデータ変換された２つの読み出し信号を論理和信号を読み出し信号として出力させる論理和回路とを持つコントロールチップとを１つの実装基板上に備えててメモリシステムを構成することにより、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるメモリシステムを実現できるという効果が得らる。
【０１５１】
（７） アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが一対の相補ビット線対のワード線との交点にマトリックス配置されてなるメモリアレイと、書き込み動作モードでは一方のレベルの書き込み信号が上記メモリセルの情報記憶用キャパシタに電荷がある状態とし、他方のレベルの書き込み信号が上記メモリセルの情報記憶キャパシタに電荷が無い状態とするようなデータ変換し、読み出しモードでは上記書き込みモードに対応したデータ変換を行うデータ変換回路とを備えてなる半導体記憶装置を１つの実装基板上に偶数個搭載し、そのうちの２個ずつの半導体記憶装置対して同じデータを書き込み、上記２つの半導体記憶装置対からの論理和信号を出力させることにより、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるメモリシステムが実現できるという効果が得られる。
【０１５２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリアレイの構成やその周辺回路の構成は、種々の実施例形態を採ることができる。相補ビット線が中間部で交差させられるものでは、その交差部分では前記のようなデータ変換も逆にする必要があるので、かかる交差部分に指定するアドレス信号を利用するようにすればよい。
【０１５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなる複数のメモリアレイを持つダイナミック型ＲＡＭに、特定の書き込み動作モードの指定により異なるメモリアレイの２つの上記ダイナミック型メモリセルを同時選択して、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応させるというデータ変換を行って同じ書き込み信号を書き込む回路と、特定の読み出し動作モードの指定により、上記異なるメモリアレイの２つのダイナミック型メモリセルを同時選択して、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行う回路及び上記２つの読み出し信号の論理１を優先させて出力させる回路を設けることにより、データ保持状態等において２つのメモリセルに同じデータを記憶させるものであるので、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になる。
【０１５４】
上記のように特定の書き込みモードと読み出しモードのときにはデータ変換回路によりキャパシタに電荷がある状態を論理１とし、電荷が無い状態を論理０として上記データを書き込み、読み出し動作においてはそれに対応して読み出し上記２つのメモリセルからの読み出し信号の論理和信号を出力させることにより、リーク電流は電荷がある状態を無い状態にさせるものであるから、リーク電流により一方のメモリセルの記憶電荷が破壊されても他方のメモリセルから正しい記憶情報を取り出せるから、高信頼性でのデータ保持が可能になる。
【０１５５】
特定の書き込み動作モードは、上記ダイナミック型メモリセルに対するセルフリフレッシュモードの直前に行われ、上記特定の読み出し動作モードは上記セルフリフレッシュモードが終了した直後に行われるものであり、上記セルフリフレッシュモードにおけるリフレッシュ周期は、平均的な情報保持時間を持つメモリセルに合わせて設定することにより、大幅な低消費電力化が可能になる。
【０１５６】
セルフリフレッシュ周期は、ダイナミック型メモリセルを模擬してなる蓄積容量と、かかる蓄積容量に対するプリチャージ回路と、上記蓄積容量の電位を検出する電圧検出回路とを備えたタイマ回路より設定することにより、ダイナミック型メモリセルの温度依存性及び電源依存性に対応させられ、かつ平均的なデータ保持時間のメモリセルに対応したリフレッシュ周期の設定が可能になる。
【０１５７】
特定の書き込み動作モードの指定により異なるアドレスの２つのメモリセルを同時選択してデータビット数が半分以下に圧縮されたデータを同時に書き込む機能と、特定の読み出し動作モードの指定により上記異なるアドレスの２つのメモリセルを同時選択して、それぞれの読み出し信号のデータの実質的な論理和信号をデータ伸長してもとのビット数にして戻して読み出す機能と、通常の動作モードのときには上記データビット数からなるデータをそのまま書き込み又は読み出す機能とを設けることにより、実使用状態での記憶容量を大きくしつつ、データ保持状態では高信頼性でのデータ保持と大幅な低消費電力化が可能になる。
【０１５８】
アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなるメモリアレイを備えてなる複数のダイナミック型ＲＡＭと、上記２つのダイナミック型ＲＡＭのメモリセルを同時選択する特定の書き込み動作のときに有効とされ、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応するようなデータ変換を行い、上記２つのダイナミック型ＲＡＭのメモリセルを同時選択する特定の読み出し動作のときに有効とされ、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行うデータ変換回路及び上記異なる２つのダイナミック型ＲＡＭからのそれぞれデータ変換された２つの読み出し信号を論理和信号を読み出し信号として出力させる論理和回路とを持つコントロールチップとを１つの実装基板上に備えててメモリシステムを構成することにより、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるメモリシステムを実現できる。
【０１５９】
アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが一対の相補ビット線対のワード線との交点にマトリックス配置されてなるメモリアレイと、書き込み動作モードでは一方のレベルの書き込み信号が上記メモリセルの情報記憶用キャパシタに電荷がある状態とし、他方のレベルの書き込み信号が上記メモリセルの情報記憶キャパシタに電荷が無い状態とするようなデータ変換し、読み出しモードでは上記書き込みモードに対応したデータ変換を行うデータ変換回路とを備えてなる半導体記憶装置を１つの実装基板上に偶数個搭載し、そのうちの２個ずつの半導体記憶装置対して同じデータを書き込み、上記２つの半導体記憶装置対からの論理和信号を出力させることにより、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるメモリシステムが実現できる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭにおけるメモリアレイとその周辺選択回路の一実施例を示すブロック図である。
【図２】この発明が適用されたダイナミック型ＲＡＭにおける入出力インターフェイス部とタイミング制御回路の一実施例を示すブロック図である。
【図３】この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示す要部回路図である。
【図４】この発明に係るダイナミック型ＲＡＭのメモリアレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し系回路の一実施例を示す概略回路図である。
【図５】この発明に係るダイナミック型ＲＡＭのメモリアレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一実施例を示す概略回路図である。
【図６】この発明に係るダイナミック型ＲＡＭのメモリアレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一実施例を示す概略回路図である。
【図７】データ変換回路に用いられる排他的ノア回路の一実施例を示す回路図である。
【図８】この発明に係るデータ変換回路の他の一実施例を示す回路図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すメモリアレイのレイアウト図である。
【図１０】この発明に係るダイナミック型ＲＡＭにおけるリフレッシュ動作を説明するための概略タイミング図である。
【図１１】温度依存タイマの一実施例を示す概略ブロック図である。
【図１２】図６の温度依存タイマの動作を説明するためのタイミング図である。
【図１３】この発明に係るダイナミック型ＲＡＭの動作を説明するための概略タイミング図である。
【図１４】この発明に係るダイナミック型ＲＡＭの動作の概略を説明するための構成図である。
【図１５】この発明に係るダイナミック型ＲＡＭのＸデコーダとワードドライバの一実施例を示す回路図である。
【図１６】この発明に係るダイナミック型ＲＡＭに設けられたデータ変換回路ＤＳＣＲの機能の概略を説明するためのタイミング図である。
【図１７】この発明に係るダイナミック型ＲＡＭにおける冗長ワード線が選択されたときのデータ変換回路ＤＳＣＲの機能の概略を説明するためのタイミング図である。
【図１８】この発明に係るダイナミック型ＲＡＭの変形例を示す概略ブロック図である。
【図１９】この発明に係るメモリモジュールの一実施例を示す構成図である。
【図２０】この発明に係るメモリモジュールの他の一実施例を示す構成図である。
【図２１】標準的な従来のダイナミック型ＲＡＭにおける放置時間とデータ消失率との関係を示す特性図である。
【図２２】上記ダイナミック型ＲＡＭにおける実験的に求められたリフレッシュ動作の温度依存特性図である。
【図２３】この発明に係る二重メモリセルモードを備えたダイナミック型ＲＡＭを携帯機器へ適用した場合の動作概念図である。
【符号の説明】
ＭＭＡＴ０〜ＭＭＡＴ７…メモリマット、ＭＡＲＹ０〜ＭＡＲＹ３…メモリアレイ、ＡＲＲＡＹ０〜ＡＲＲＹ３…アレイ、ＸＤ０，ＸＤ１…デコーダ回路、ＷＤ０，ＷＤ１…ワードドライバ、ＳＡ０〜ＳＡ７…センスアンプ、ＸＤ…Ｘデコーダ回路、ＹＤＥＣ０１〜ＹＤＥＣ７６…カラムデコーダ回路、ＭＡＴＣＮＴＬ０〜ＭＡＴＣＮＴＬ３…マット制御回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＤＳＣＲ…データ変換回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＲＥＤ，ＸＲＤ…ロウ系冗長回路、ＬＭＴＲ…タイマ回路、
Ｑｍ…アドレス選択ＭＯＳＦＥＴ、Ｃｓ…記憶キャパシタ、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、ＷＬ０〜ＷＬ３，ＷＬ０’〜ＷＬ３’…ワード線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２…ビット線、ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２…入出力線（共通データ線）、ＭＡ１，ＭＡ２…メインアンプ、ＥＸＯＲ…排他的オア回路、ＥＸＮＯＲ１〜ＥＸＮＯＲ３…排他的ノア回路、ＯＲ…オア回路、Ｎ１〜Ｎ３…インバータ回路、ＣＮ１，ＣＮ２…クロックドインバータ回路、
ＣＯＭＰ…電圧比較回路、ＦＦ…フリップフロップ回路、ＯＳＣ…発振回路、ＣＮＴＲ…カウンタ回路。
【産業上の利用分野】
この発明は、半導体記憶装置とメモリシステムに関し、主として大記憶容量のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）及びそれを用いたメモリシステムにおけるデータ保持技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
温度に依存して発振周期が変化する発振器を設け、リフレッシュ周期を温度変化に対応させて変化させ、セルフリフレッシュ時のデータ保持電流を低減しようとしたダイナミック型ＲＡＭがある。このようなダイナミック型ＲＡＭに関しては、特開平２−３１５１３０号公報がある。また、セルフリフレッシュ時にメモリセルのプレート電位を低下させ、ダイナミック型メモリセルのリーク電流を低減しようとしたダイナミック型ＲＡＭがある。このようなダイナミック型ＲＡＭに関しては、学会（ＩＥＥＥ）論文０−７８０３−２４９５−１／９５／＄４．００／Ｃ１９９５ ＩＥＥＥがある。
【０００３】
【発明が解決しようとする課題】
上記前者のダイナミック型ＲＡＭでは、セルフリフレッシュモード時にデータ保持電流を最小とするために、かかるダイナミック型ＲＡＭの周囲温度変動によるデータ保持時間変化に対し、温度に依存して発振周期の変化する発振器により最適なリフレッシュ周期を自動的に設定するものである。
【０００４】
そもそも、ダイナミック型メモリセルのデータ保持時間を決定するのは、メモリセルを構成するＭＯＳＦＥＴとキャパシタ構造に依存するＰＮ接合部、又はシリコン基板と酸化膜との界面部に発生するリーク電流に対応させるためである。ダイナミック型ＲＡＭ内のメモリセルには、データ保持時間の温度依存性及び電源電圧依存性が比較的大きいものが全メモリセル数の０．１％くらいを占めていることが知られている。これら少数のメモリセルのうち、さらに最もデータ保持時間の短いメモリセル（以下、ワーストメモリセルという）がダイナミック型ＲＡＭ全体のデータ保持時間を決定している。
【０００５】
上記温度に依存して周期の変化する発振器は、実際のメモリセルを約１０００個並列に接続した擬似メモリセルと、プリチャージ回路及び擬似メモリセルの電位を検出する比較回路から構成されており、プリチャージ信号により蓄積された擬似メモリセルの電荷の減少をその電位の低下を検出することにより実際のメモリセルに対する温度の影響を模擬的に検出するものである。そのため、発振器の発振周期は、ダイナミック型ＲＡＭ内の上記少数のメモリセル以外の大多数を占めるメモリセルのデータ保持時間に主に追従するため、温度依存性及び電源依存性が大きいワーストメモリセルと異なり、最適なリフレッシュ周期が得らないという問題のあることを本願発明者等においては気が付いた。
【０００６】
後者のダイナミック型ＲＡＭでは、セルフリフレッシュモードが指定された時、通常Ｖｃｃ／２であるメモリセルのプレート電位をＶｓｓ（基準電位）に下げ、メモリセルのキャパシタ部のＰＮ接合部の電位を低減させるものである。しかしながら、メモリセルのプレート電位をＶｓｓに下げることとにより、メモリセルの蓄積ノードはカップリングにより負電位に引き下げられるため、セルフリフレッシュ時にワード線にゲートが接続されたアドレス選択用ＭＯＳＦＥＴがオン状態にならないように、かかるワード線の電位を上記負電位に対応して低下させる必要がある。そして、セルフリフレッシュモードから通常アクセスモードに復帰するために要する時間が長くかかるという副作用がある。
【０００７】
この発明の目的は、簡単な構成により高信頼性のデータ保持機能を持つようにした半導体記憶装置とメモリシステムを提供することにある。この発明の他の目的は、データ保持モード（セルフリフレッシュモード）での大幅な低消費電力化を可能にした半導体記憶装置とメモリシステムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、特定の書き込み動作モードの指定により異なるメモリアレイ又はダイナミック型ＲＡＭの２つのメモリセルを同時選択して書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応させて同じ書き込み信号を書き込み、特定の読み出し動作モードの指定により、上記異なるメモリアレイの２つのダイナミック型メモリセルを同時選択して、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応させるとともに、上記２つの読み出し信号の論理１を優先させて出力させるようにする。
【０００９】
上記した手段によれば、データ保持状態等において２つのメモリセルのキャパシタに電荷がある状態を論理１に対応させ、それを優先させて出力させることにより一方のメモリセルでリーク電流による記憶情報が破壊されても他方のメモリセルから読み出させるので、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になる。
【００１０】
【発明の実施の形態】
図１と図２には、この発明が適用されたダイナミック型ＲＡＭの一実施例のブロック図が示されている。図１には、メモリアレイとその周辺選択回路が示され、図２にはアドレスバッファや入出力バッファのような入出力インターフェイス部とタイミング制御回路が示されている。
【００１１】
図１において、メモリマットＭＭＡＴ０とそれに設けられたセンスアンプＳＡ０、及びメモリマットＭＭＡＴ１とそれに設けられたセンスアンプＳＡ１とに挟まれてＹデコーダＹＤＥＣ０１が設けられる。センスアンプＳＡ０及びＳＡ１には、図示しないがＹ（カラム）選択スイッチが設けられており、上記ＹデコーダＹＤＥＣ０１の出力信号によりＳＡ０及びその相補ビット線（又は相補データ線あるいは相補ディジット線と呼ばれることもある）が入出力線ＩＯ０ｉに、ＳＡ１及びその相補ビット線が入出力線ＩＯ１ｉに接続される。
【００１２】
他のメモリマットＭＭＡＴ２，ＭＭＡＴ３や、ＭＭＡＴ４，ＭＭＡＴ５及びＭＭＡＴ６，ＭＡＴ７もそれぞれセンスアンプＳＡ２，ＳＡ３，ＳＡ４，ＳＡ５，ＳＡ６及びＳＡ７が設けられる。上記のうち、ＳＡ３とＳＡ４の間に挟まれて２つのメモリマットＭＭＡＴ２とＭＭＡＴ３に共通に用いられるＹデコーダＹＤＥＣ２３が設けられ、ＳＡ４とＳＡ５の間に挟まれて２つのメモリマットＭＭＡＴ４とＭＭＡＴ５に共通に用いられるＹデコーダＹＤＥＣ４５が設けられ、ＳＡ６とＳＡ７の間に挟まれて２つのメモリマットＭＭＡＴ６とＭＭＡＴ７に共通に用いられるＹデコーダＹＤＥＣ５７が設けられる。
【００１３】
上記入出力線ＩＯ０ｉ及びＩＯ１ｉは、後述するようなマット制御回路ＭＡＴＣＮＴＬ０１からの制御信号に従い、入出力線選択回路ＩＯＳＥＬ０１により、入出力線ＩＯ０ｉ又はＩＯ１ｉの一方が４回路分からなるメインアンプＭＡの入力端子、及び４回路分からなるライトドライバＷＤの出力端子に接続される。
【００１４】
上記メモリマットＭＭＡＴ０〜ＭＭＡＴ７において、デコーダＸＤ０，ＸＤ１が設けられる。これらのデコーダＸＤ０，ＸＤ１は、後述するようなプリデコーダ回路ＸＰＤの出力信号ＡＸｉを解読して４本分のワード線選択信号を形成する。これらのデコーダＸＤ０，ＸＤ１と次に説明するマット制御回路ＭＡＴＣＮＴＬ０１〜ＭＡＴＣＮＴＬ６７の出力信号とによってワード線の選択信号を形成するワードドライバＷＤ０，ＷＤ１が設けられる。このワードドライバには、欠陥救済のための予備のワード線に対応したワードドライバも含まれる。
【００１５】
上記一対のメモリマットＭＭＡＴ０，ＭＭＡＴ１に対応してマット制御回路ＭＡＴＣＮＴＬ０１が設けられる。他の対とされるメモリマットＭＭＡＴ２，ＭＭＡＴ３〜ＭＭＡＴ６，ＭＭＡＴ７に対しても同様なマット制御回路ＭＡＴＣＮＴＬ２３，ＭＡＴＣＭＴＬ４５，ＭＡＴＣＮＴＬ６７が設けられる。マット制御回路ＭＡＴＣＮＴＬ０１〜ＭＡＴＣＮＴＬ６７は、マット選択信号ＭＳ０〜７と最上位ビットのアドレス信号／ＡＸ１１及びセンス動作タイミング信号φＳＡ、下位２ビットのアドレス信号Ｘ０〜３、冗長信号ＸＲ０〜３とを受けて、選択されたメモリマットに対した１つのマット制御回路において、４本のワード線の中の１本を選択する選択信号を出力する。この他に、マット制御回路ＭＡＴＣＮＴＬ０１〜ＭＡＴＣＮＴＬ６７は、上記選択されたメモリマットに対応してビット線プリチャージスイッチをオフ状態にさせる信号や、センスアンプの増幅動作を開始させるタイミング信号を出力する。
【００１６】
不良ワード線へのアクセスが行われたときには、上記不良ワード線の選択動作が停止される。これに代えて、上記選択信号ＸＲ０〜３により冗長回路側の選択信号が形成されるので、予備のワード線が選択状態にされる。また、同図において、他のアレイＡＲＲＡＹ１〜ＡＲＲＡＹ３は、その内部構成が省略されているが、上記アレイＡＲＲＡＹ０と同様なメモリアレイ及びその周辺回路から構成される。
【００１７】
図２において、タイミング制御回路ＴＧは、外部端子から供給されるチップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この実施例では、上記のようにダイナミック型ＲＡＭであるにもかかわらず、そのインターフェイスがスタティック型ＲＡＭと互換性を持つようにされる。つまり、通常のダイナミック型ＲＡＭのように共通のアドレス端子からロウ系アドレス信号とカラム系アドレス信号をアドレスストローブ信号に同期して時系列的に入力するというアドレスマルチプレックス方式を取らず、ロウ系とカラム系のアドレス信号をそれぞれ独立したアドレス端子から供給する構成を取るものである。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００１８】
上記タイミング制御回路ＴＧから出力される信号φＲ１とφＲ３は、ロウ系の基本タイミング信号であり、後述するようなロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａ１９のうちアドレス端子Ａ８〜Ａ１９から入力されたアドレスを取り込んでラッチ回路に保持させる。
【００１９】
タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＣＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａ１９のうちアドレス端子Ａ０〜Ａ７から入力されたアドレスを取り込んでラッチ回路に保持させる。
【００２０】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファＲＡＢの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧに含まれるタイマ回路により形成されたリフレッシュ用の歩進パルス（クロック信号ＣＬＫ）φＲＣを計数してリフレッシュアドレス信号を生成する。この実施例ではオートリフレッシュとセルフリフレッシュを持つようにされる。
【００２１】
タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＤ、冗長デコーダＸＲＤに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号Ｘ０〜３、ＡＸＲ０〜３が形成される。ロウ系プリデコーダＸＰＤは、内部アドレス信号ＢＸｉを解読してプリデコード信号ＡＸｉ，ＡＸｊ，ＡＸｋを形成する。タイミング信号φＹはカラム選択タイミング信号であり、内部アドレス信号ＡＹｉとともにカラム系プリデコーダＹＰＤに供給されてカラムプリデコード信号ＡＹｉ、ＡＹｊ、ＡＹｋが形成される。
【００２２】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【００２３】
タイミング信号φＭＳは、マット選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期してマット選択信号ＭＳ０〜７が出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成されることの他、相補ビット線のプリチャージ終了動作や、非選択のメモリマット側のビット線を切り離す動作の制御信号を形成するにも用いられる。
【００２４】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＲＥをハイレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＲＥをロウレベルにして正規回路の不良ワード線の選択動作を禁止させるとともに、１つの予備ワード線を選択する選択信号ＡＸＲ０〜３を出力させる。
【００２５】
図２では省略されているが、上記ロウ系の回路と同様な回路がカラム系にも設けられており、それによって不良ビット線に対するメモリアクセスを検出すると、カラムデコーダＹＤによる不良ビット線の選択動作を停止させ、それに代えて、予備に設けられているビット線を選択する選択信号が形成される。
【００２６】
この実施例では、信号φＳＥＬＦとφＬＳＥＬＦによる２通りのリフレッシュモードが設けられる。信号φＳＥＬＦによるリフレッシュモードは、通常のセルフリフレッシュモードであるのに対して、信号φＬＳＥＬＦによるリフレッシュモードは、本願により提案される新規なリフレッシュモードである。つまり、バッテリーバックアップ等のように比較的長い時間にわたってデータ保持状態にあるとき、上記信号φＬＳＥＬＦによりタイマＬＭＴＲが動作させられ、リフレッシュパルスφＲｉｎｔが発生され、これに基づいてタイミング制御回路ＴＧによりロウ系の基本クロックφＲ１を発生させてリフレッシュモードが実施される。
【００２７】
上記信号φＬＳＥＬＦはローパワーセルフリフレッシュモードと呼ばれるものであり、そのリフレッシュ周期が温度依存タイマＬＭＴＲにより設定されてなる平均的なメモリセルのデータ保持時間に合わせて長くされる。このようなリフレッシュ周期を長くすることにより、データ保持状態が比較的長い期間に渡って行われるモード、例えばシステムの電源が遮断された状態のバッテリーバックアップでのデータ保持モードに有効とされる。
【００２８】
上記のようにリフレッシュ周期を長くすると、落ちこぼれ的な少数のメモリセルにおいてはデータ破壊が生じてしまう。そこで、上記のような信号φＬＳＥＬＦによるリフレッシュモードに入る前に、次のようなデータの書き換えが行われる。つまり、記憶エリアを半分にし、２つのメモリセルに同じデータを書き込むようにする。例えば、全記憶エリアの半分のエリアしか有効データが存在しないときには、そのまま同じデータを空きエリアに書き込んで１つのデータを２つのセルに記憶させる。もしも、半分以上の記憶エリアに有効なデータが存在する場合には、かかる有効データをいったん読み出してデータ圧縮し、全記憶エリアの半分ずつのエリアを二重選択して１つのデータを２つのセルに記憶させる。このようなデータの書き込みに対応して、Ｘ系の最上位ビットのアドレス／ＡＸ１１とＡＸ１１（アドレス端子Ａ１９）が共に選択レベルにされる。これにより、メモリアレイでは２つのワード線が二重選択されて、同じデータが上記選択状態にされた２つのメモリセルに書き込まれる。
【００２９】
このような書き込み動作のために、データ端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給される書き込みデータは、データ変換回路ＤＳＣＲにより１つのデータが２つのメモリセルに供給されるように伝えられる。これに対して、上記書き込まれ信号の読み出しに際しては、読み出し信号ＲＩＯｉが２ビット対で読み出されるために、上記データ変換回路ＤＳＣＲにより各ビット対において論理和が採られ、その論理和信号が読み出し信号として上記データ端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通して出力される。
【００３０】
図３には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例の要部回路図が示されている。同図においては、メモリマットＭＡＴ０の４本のワード線ＷＬ０〜ＷＬ３、及び冗長ワード線ＲＷＬ１〜ＲＷＬ３、２対の相補ビット線とこれらに関連したセンスアンプとプリチャージ回路等が代表として例示的に示され、メモリマットＭＭＡＴ１はブラックボックスとして示されている。また、一対の相補ビット線に対応した各回路を構成するＭＯＳＦＥＴについてのみ代表として回路記号が付加されている。
【００３１】
ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬ０等に接続され、このＭＯＳＦＥＴＱｍのドレインがビット線に接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＰＬＴが与えられる。
【００３２】
上記ビット線対は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線対は、センスアンプの入出力ノードと接続される。センスアンプは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４及びＰチャンネル型ＭＯＳＦＥＴＱ１，Ｑ２から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ４のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２のソースは、共通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに例示的に示されているように、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ１０が設けられて、タイミング信号φＳＡＰがロウレベルにされるとＭＯＳＦＥＴＱ１０がオン状態になって、センスアンプの動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、センスアンプの動作タイミングに回路の接地電位を供給する。
【００３３】
これらセンスアンプを活性化させるパワースイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせるために、センスアンプが増幅動作を開始した時点では比較的小さな電流しか供給できないようなパワースイッチＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動作によってビット線対の電位差がある程度大きくなって時点で大きな電流を流すようなパワースイッチＭＯＳＦＥＴをオン状態にする等して増幅動作を段階的に行うようにされてもよい。
【００３４】
上記センスアンプの入出力ノードには、相補ビット線対を短絡させるＭＯＳＦＥＴＱ７と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ５とＱ６からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ５〜Ｑ７のゲートは、共通にプリチャージ信号ＰＣＢが供給される。
【００３５】
ＭＯＳＦＥＴＱ８とＱ９は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線対を選択できるようにされる。それ故、上記カラム選択信号ＹＳは、同図に例示的に示されている２対のビット線とビット線のみ示した残り２対のビット線とに対応した４つのセンスアンプの入出力ノードに設けられたカラムスイッチを構成するＭＯＳＦＥＴのゲートに共通に供給され、かかるスイッチＭＯＳＦＥＴを介して４対のビット線と４対の入出力線／ＩＯ０，ＩＯ０〜／ＩＯ３，ＩＯ３がそれぞれ接続される。
【００３６】
スイッチＭＯＳＦＥＴＱｍとキャパシタＣｓからなるメモリセルは、ビット線の一方と他方に２つおきに設けられる。つまり、一方のビット線とワード線（０＋４Ｎ）とワード線（３＋４Ｎ）の交点にメモリセルが設けられ、他方のビット線とワード線（１＋４Ｎ）とＷＬ（２＋４Ｎ）の交点にメモリセルが設けられる。ここで、Ｎは、０ ，１，２，３・・・６３である。
【００３７】
上記のように、スイッチＭＯＳＦＥＴＱｍとキャパシタＣｓからなるメモリセルは、ビット線対の一方又は他方と接続されている。一方のビット線に接続されたメモリセルのキャパシタＣｓの電荷の状態がハイレベルであるとき、かかるキャパシタＣｓに接続されたＭＯＳＦＥＴＱｍのゲートであるワード線が選択されたとき、上記ビット線とキャパシタＣｓとのチャージシェアによりビット線電位が上昇し、これに続くセンスアンプの増幅動作によりハイレベルの読み出し信号が形成される。上記キャパシタＣｓの電荷の状態がロウレベルであるとき、かかるキャパシタＣｓに接続されたＭＯＳＦＥＴＱｍのゲートが接続されたワード線が選択されたとき、上記ビット線とのチャージシェアにより、ビット線電位が下降し、これに続くセンスアンプの増幅作用によりロウレベルの読み出し信号が形成される。書き込み動作では、書き込み情報がハイレベルのときにはキャパシタＣｓにハイレベルが、書き込み信情報がロウレベルのときにはキャパシタＣｓにはロウレベルが伝えられる。
【００３８】
上記ビット線対のうち、反転ビット線に接続されたメモリセルは、読み出されたり、書き込まれる情報のレベルと、メモリセルの電荷の状態とは逆になる。すなわち、ワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）に接続されたメモリセルでは、入出力情報レベルのメモリセルとキャパシタの電荷の状態は同一であるが、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に接続されたメモリセルでは入出力情報のレベルとメモリセルのキャパシタの電荷の状態が逆転する。
【００３９】
そこで、図２におけるデータ変換回路では、アドレス信号ＢＸ０，ＢＸ１又はＲＸ０〜３が与えられており、電荷の状態がハイレベルのときに論理１になるようなデータ変換動作が合わせて行われる。つまり、上記のようなワード線（１＋４Ｎ）とＷＬ（２＋４Ｎ）の選択動作のときには、読み出し信号がそのまま論理和回路に入力され、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）の選択状態のときには読み出し信号が反転されて上記論理和回路に入力される。
【００４０】
このことは、次のような事を意味している。つまり、前記のようにデータ保持時間が極端に短い、いわば落ちこぼれ的なメモリセルでは、電荷の状態がハイレベルにあるものが、リーク電流によりロウレベルにされてしまうように情報が破壊されるのに対して、電荷の状態がロウレベルであるものでは、例え上記リーク電流があってもそのままの電荷の状態が維持される。そこで、上記のようにワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に接続されたメモリセルでは、上記リークにより電荷の状態がハイレベルからロウレベルになったとき、そのままで出力させると他方から正常なロウレベルが出力される場合でも、上記論理和によりハイレベルの方が優先されて出力されることとなり、誤ったデータを出力させることになる。このため、上記のようにワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に接続されたメモリセルが選択されたときには、その読み出しレベルを反転させて論理和回路に供給するものである。
【００４１】
この実施例では、データ保持モードでは、２つのメモリセルを用い、同じデータを記憶させる。前記のようにデータ保持時間が短い落ちこぼれ的なメモリセルの数が極く少数であるから、上記２つのメモリセルが共に落ちこぼれ的なものであることは無いと見做して差支えない。そこで、上記のような論理和信号により論理１に対応した出力信号を形成することにより、２つのメモリセルのうち電荷の状態がハイレベルであるべきものが、ロウレベルになっても他方のメモリセルにより上記電荷の状態がハイレベルに対応した論理１の出力信号を得るようにするものである。
【００４２】
このような構成を採ることにより、メモリセルのデータ保持時間を平均的な長いサイクルとすることにより、データ保持状態でのセルフリフレッシュ周期を長くでき、それに伴ってデータ保持状態での消費電流をスタティック型ＲＡＭに匹敵する程度に小さくすることができる。この実施例では、ダイナミック型メモリセルを用いて大記憶容量化を図り、上記のように入出力インターフェイスをスタティック型ＲＡＭと互換性を持たせることにより、特に制限されないが、スタティック型ＲＡＭの置き換えを可能にすることができる。
【００４３】
図４には、上記メモリアレイ部と上記データ変換回路ＤＳＣＲに含まれる読み出し系回路の一実施例の概略回路図が示されている。メモリアレイＡＲＲＡＹ１は、非反転側のビット線ＢＬ１と反転側のビット線／ＢＬ１とワード線ＷＬ０〜ＷＬ３の交点には、スイッチＭＯＳＦＥＴＱｍとキャパシタＣｓからなるメモリセルが、相補ビット線対の一方のビット線／ＢＬ１と他方のビット線ＢＬ１に２つおきに設けられる。つまり、図３のように一方のビット線／ＢＬ１とワード線ＷＬ０とＷＬ３の交点にメモリセルが設けられ、他方のビット線ＢＬ１とワード線ＷＬ１とＷＬ２の交点にメモリセルが設けられる。以後、このような規則的に従ってメモリセルが順次に設けられる。同様に、冗長ワード線ＲＷＬ０〜ＲＷＬ３においても、上記同様に規則に従って予備のメモリセルが設けられる。他方のメモリアレイＡＲＲＡＹ２は、同図では省略されているが上記メモリアレイＡＲＲＡＹ１と同様な構成にされている。
【００４４】
上記一方のビット線／ＢＬ１に接続されたメモリセルのキャパシタＣｓに電荷がある状態は、それをそのまま読み出すと論理０が出力される。つまり、ビット線／ＢＬ１がハイレベルで、ビット線ＢＬ１がロウレベルになるので、かかる相補ビット線がカラムスイッチにより選択されると、入出力線／ＩＯ１がハイレベルでＩＯ１がロウレベルになり、それを増幅するメインアンプＭＡ１の増幅出力信号は、ロウレベルとなって正論理を採るものでは論理０が出力される。このようなメモリセルでは、上記ハイレベルの記憶電荷がリーク電流により失われてロウレベルになると論理１が出力されてしまうようになる。したがって、単純に２つのメモリセルからの読み出し信号の論理和出力を形成すると、仮に他方のメモリセルから正しい論理０の読み出し信号が出力されているにもかかわらず、上記破壊されたデータである論理１が優先的に読み出されてしまうのを防ぐために、次のようなデータ変換回路が設けられる。
【００４５】
この実施例の半導体記憶装置では、前記のような特定の書き込みモードでは、メモリアレイＡＲＲＡＹ１とＡＲＲＹ２の２つのメモリセルに論理１の書き込みを行うとき、選択されたメモリセルが上記のように一方のビット線／ＢＬ１と／ＢＬ２に接続されたものなら、データ変換回路ＤＳＣＲによりデータ変換を行って、上記入出力線ＩＯ１とＩＯ２にロウレベル、／ＩＯ１と／ＩＯ２にハイレベルが伝えられるようにデータを反転させて、上記メモリセルの情報記憶キャパシタに電荷が有る状態のハイレベルを書き込むようにするものである。つまり、上記のようなに特定の書き込みモードでは、メモリセルに着目するとそれが接続されるビット線が／ＢＬ１，／ＢＬ２かＢＬ１，ＢＬ２かに係わらず、一律にキャパシタに電荷がある状態なら論理１を記憶し、キャパシタに電荷が無い状態なら論理０を記憶するようにされる。
【００４６】
特定の読み出しモードが指定されて、２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２が選択され、ワード線ＷＬ１やＷＬ３のように反転のビット線／ＢＬ１，／ＢＬ２側に接続されたメモリセルが選択されたとき、キャパシタに電荷がある状態なら論理１を出力し、キャパシタに電荷が無い状態なら論理０を出力するようにデータ変換するために、メインアンプＭＡ１とＭＡ２の出力は、データ変換回路ＤＳＣＲによってデータ変換と合成とが行われる。ワード線ＷＬ０〜ＷＬ３のような４本のワード線が１組とされ、それぞれは下位２ビットのアドレス信号ＢＸ０とＢＸ１のデコード出力により決定される。
【００４７】
つまり、下位２ビットのアドレス信号ＢＸ０とＢＸ１とが共に論理０と論理１のときにワード線ＷＬ０とＷＬ３のようにＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）が選択される。それ故、排他的オア回路ＥＸＯＲにより上記下位２ビットのアドレス信号ＢＸ０とＢＸ１と同じ論理０と論理１の時を検出して、そのときに論理０の検出信号を形成する。この検出信号の論理０により、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２からメインアンプＭＡ１とＭＡ２を通して読み出された信号を受ける排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２を制御して、それぞれの読み出し信号を反転させる。つまり、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２の各メインアンプＭＡ１とＭＡ２の出力信号がハイレベル（論理１）ならロウレベル（論理０）に反転させ、ＭＡ１とＭＡ２の出力信号がロウレベル（論理０）ならハイレベル（論理１）に反転させる。
【００４８】
上記下位２ビットのアドレス信号ＢＸ０とＢＸ１の一方が論理０で他方が論理１のときと、ワード線ＷＬ１とＷＬ２のようにＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）が選択される。それ故、排他的オア回路ＥＸＯＲにより上記下位２ビットのアドレス信号ＢＸ０とＢＸ１の不一致を検出して、そのときに論理１の検出信号を形成する。この検出信号の論理１により、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２からメインアンプＭＡ１とＭＡ２を通して読み出された信号を受ける排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２を制御して、それぞれの読み出し信号をそのまま伝達させる。
【００４９】
これにより、上記のようなに特定の書き込みモードでのメモリセルに一律にキャパシタに電荷がある状態なら論理１を記憶し、キャパシタに電荷が無い状態なら論理０を記憶するよう書き込み動作に対応した読み出し信号を得るようにすることができる。この場合、データ保持モードにおいて、リフレッシュ周期が比較的長く設定されることにより２つのメモリセルのうちの一方でリーク電流により記憶情報が破壊されていても、保持されたデータを読み出すときには他方のメモリセルからの正しい読み出し信号を得るようにすることができる。
【００５０】
同図では、省略されているが、書き込み系のデータ変換回路も、上記下位２ビットのアドレス信号ＢＸ０とＢＸ１とを受ける排他的オア回路ＥＸＯＲと、その検出信号により制御される排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２と同様な回路により構成され、書き込み信号のデータが上記のように変換されて各メモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２に対応した入出力線ＩＯ１と／ＩＯ１及びＩＯ２と／ＩＯ２に伝えられる。
【００５１】
図５には、上記メモリアレイ部と上記データ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一実施例の回路図が示されている。データ変換回路ＤＳＣＲ、第１メインアンプＭＡ１及び第２メンアンプＭＡ２は、読み出し回路ＲＣＴＫに含まれる。この実施例は、メモリアレイの構成が前記図４の実施例と異なるようにされている。つまり、例示的に示されているメモリアレイＡＲＲＡＹ１は、非反転側のビット線ＢＬ１と反転側のビット線／ＢＬ１とワード線ＷＬ０〜ＷＬ３の交点のうち、一方のビット線／ＢＬ１とワード線ＷＬ０とＷＬ１の交点にメモリセルが設けられ、他方のビット線ＢＬ１とワード線ＷＬ２とＷＬ３の交点にメモリセルが設けられる。以後、このような規則的に従ってメモリセルが順次に設けられる。同様に、冗長ワード線ＲＷＬ０〜ＲＷＬ３においても、上記同様な規則に従って予備のメモリセルが設けられる。他方のメモリアレイＡＲＲＡＹ２も、上記同様にワード線ＷＬ０’〜ＷＬ３’及び冗長ワード線ＲＷＬ０’〜ＲＷＬ３’と上記例示的に示されている非反転側のビット線ＢＬ２と反転側のビット線／ＢＬ２との交点に上記同様な規則に従ってメモリセルが設けられる。
【００５２】
この構成では、アドレス信号ＢＸ１が論理０ならワード線ＷＬ０とＷＬ１及びＷＬ０’とＷＬ１’のうちそれぞれいずれか１つが選択されて反転側のビット線／ＢＬ１と／ＢＬ２に接続されたメモリセルが指定され、ＢＸ１が論理１ならワード線ＷＬ２とＷＬ３及びＷＬ２’とＷＬ３’のうちそれぞれいずれか１つが選択されて非反転側のビット線ＢＬ１とＢＬ２に接続されたメモリセルが指定される。このことから、データ変換回路ＤＳＣＲにおいては、かかるアドレス信号ＢＸ１を用いて排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２を制御する。つまり、アドレス信号ＢＸ１が論理０のときには、上記２つのメモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２における上記反転側のビット線／ＢＬ１とＢＬ２に接続されたメモリセルからの読み出し信号がメイアンプＭＡ１とＭＡ２により増幅されるとともに、その出力信号が上記排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２により反転させられる。アドレス信号ＢＸ１が論理１のときには、上記非転側のビット線ＢＬ１とＢＬ２に接続されたメモリセルからの読み出し信号がメインアンプＭＡ１とＭＡ２により増幅されるとともに、その出力信号が上記排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２によりそのまま伝達させられる。
【００５３】
同図では、省略されているが、書き込み系のデータ変換回路も、上記アドレス信号ＢＸ１により制御される排他的ノア回路ＥＸＮＯＲ１とＥＸＮＯＲ２と同様な回路により構成され、書き込み信号のデータが上記のように変換されて各メモリアレイＡＲＲＡＹ１とＡＲＲＡＹ２に対応した入出力線ＩＯ１，／ＩＯ１及びＩＯ２，／ＩＯ２に伝えられる。
【００５４】
同図において、メモリアレイＡＲＲＡＹ１は、第１ワード線（ＷＬ２）と、第２ワード線（ＷＬ１）と、第１ビット線（ＢＬ１）と第２ビット線（／ＢＬ１）とを含む第１相補ビット線対と、上記第１ワード線（ＢＬ２）と上記第１ビット線（ＢＬ１）の交点に対応して設けられた第１メモリセル（ＭＣ１）と、上記第２ワード線（ＷＬ１）と上記第２ビット線（／ＢＬ１）との交点に対応して設けられた第２メモリセル（ＭＣ２）と、上記第１ビット線（ＢＬ１）と上記第２ビット線（／ＢＬ１）に結合された第１センスアンプ（ＳＡ１）と、第１共通データ線（ＩＯ１）と第２共通データ線（／ＩＯ１）とを含む第１共通相補データ線対と、上記第１ビット線（ＢＬ１）と上記第１共通データ線（ＩＯ１）との間に結合された第１スイッチ（ＳＷ１）と、上記第２ビット線（／ＢＬ１）と上記第２共通データ線（／ＩＯ１）との間に結合された第２スイッチ（ＳＷ２）とを有する。
【００５５】
メモリアレイＡＲＲＡＹ２は、第３ワード線（ＷＬ２’）と、第４ワード線（ＷＬ１’）と、第３ビット線（ＢＬ２）と第４ビット線（／ＢＬ２）とを含む第２相補ビット線対と、上記第３ワード線（ＷＬ２’）と上記第３ビット線（ＢＬ２）の交点に対応して設けられた第３メモリセル（ＭＣ３）と、上記第２ワード線（ＷＬ１’）と上記第４ビット線（／ＢＬ２）との交点に対応して設けられた第４メモリセル（ＭＣ４）と、上記第３ビット線（ＢＬ２）と上記第４ビット線（／ＢＬ２）に結合された第２センスアンプ（ＳＡ２）と、第３共通データ線（ＩＯ２）と第４共通データ線（／ＩＯ２）とを含む第２共通相補データ線対と、上記第３ビット線（ＢＬ２）と上記第１共通データ線（ＩＯ２）との間に結合された第３スイッチ（ＳＷ３）と、上記第４ビット線（／ＢＬ２）と上記第４共通データ線（／ＩＯ２）との間に結合された第４スイッチ（ＳＷ４）とを有する。
【００５６】
上記第１共通相補データ線対（ＩＯ１，／ＩＯ１）と上記第２共通相補データ線対（ＩＯ２，／ＩＯ２）は、それぞれメインアンプＭＡ１とＭＡ２の入力端子に接続される。この実施例では、かかるメインアンプＭＡ１，ＭＡ２と上記排他的ノア回路ＥＸＮＯＲ１，ＥＸＮＯＥ２とオア回路ＯＲからなるデータ変換回路ＤＳＣＲとにより、読み出し回路ＲＣＫＴが構成される。
【００５７】
上記第１メモリセル（ＭＣ１）、上記第２メモリセル（ＭＣ２）、第３メモリセル（ＭＣ３）及び上記第４メモリセル（ＭＣ４）は、アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタを有し、情報を揮発的に保持するダイナミック型メモリセルである。
【００５８】
第１メモリアレイＡＲＲＡＹ１のワード線（ＷＬ０，ＷＬ１…）は、第２メモリアレイＡＲＲＡＹ２のワード線（ＷＬ０’，ＷＬ１’…）に対応しており、書き込み時及び読み出し時において、上記第１メモリアレイＡＲＲＡＹ１の一つのワード線（ＷＬｉ）と、第２メモリアレイＡＲＲＡＹ２のうちの対応する一つのワード線（ＷＬｉ’）とが同時に選択される。例えば、上記第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ２’）は、同時に選択レベル（ハイレベル）とされ、また上記第２ワード線（ＷＬ１）と第４ワード線（ＷＬ１’）は、同時に選択レベルとされる。言い換えるならば、第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ２’）は、同一アドレスが割り付けられ、上記第２ワード線（ＷＬ１）と上記第４ワード線（ＷＬ１’）は同一のアドレスが割り付けられている。
【００５９】
第１ビット線（ＢＬ１）及び第３ビット線（ＢＬ２）に結合されるメモリセルが選択されるとき、アドレス信号ＢＸ１がハイレベル（論理１）とされ、第２ビット線（／ＢＬ１）及び第４ビット線（／ＢＬ２）に結合されるメモリセルが選択されるとき、アドレス信号ＢＸ１がロウレベル（論理０）とされる。第１メインアンプ（ＭＡ１）は、上記第１共通データ線（ＩＯ１）がハイ（ロウ）レベルとされ、上記第２共通データ線（／ＩＯ１）がロウ（ハイ）レベルとされるときハイ（ロウ）レベルの信号を出力する。第２メインアンプ（ＭＡ２）は、上記第３共通データ線（ＩＯ２）がハイ（ロウ）レベルとされ、上記第４共通データ線（／ＩＯ２）がロウ（ハイ）レベルとされるときハイ（ロウ）レベルの信号を出力する。
【００６０】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００６１】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第１電圧（ハイレベル）とされる。
【００６２】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００６３】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第２電圧（ロウレベル）とされる。
【００６４】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００６５】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第１電圧（ハイレベル）とされる。
【００６６】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００６７】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第２電圧（ロウレベル）とされる。
【００６８】
図６には、上記メモリアレイ部と上記データ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一実施例の回路図が示されている。メモリアレイＡＲＲＡＹ１は、第１ワード線（ＷＬ２）と、第２ワード線（ＷＬ１）と、第１ビット線（ＢＬ１）と第２ビット線（／ＢＬ１）とを含む第１相補ビット線対と、上記第１ワード線（ＢＬ２）と上記第１ビット線（ＢＬ１）の交点に対応して設けられた第１メモリセル（ＭＣ１）と、上記第２ワード線（ＷＬ１）と上記第２ビット線（／ＢＬ１）との交点に対応して設けられた第２メモリセル（ＭＣ２）と、上記第１ビット線（ＢＬ１）と上記第２ビット線（／ＢＬ１）に結合された第１センスアンプ（ＳＡ１）と、第１共通データ線（ＩＯ１）と第２共通データ線（／ＩＯ１）とを含む第１共通相補データ線対と、上記第１ビット線（ＢＬ１）と上記第１共通データ線（ＩＯ１）との間に結合された第１スイッチ（ＳＷ１）と、上記第２ビット線（／ＢＬ１）と上記第２共通データ線（／ＩＯ１）との間に結合された第２スイッチ（ＳＷ２）とを有する。
【００６９】
メモリアレイＡＲＲＡＹ２は、第３ワード線（ＷＬ２’）と、第４ワード線（ＷＬ１’）と、第３ビット線（ＢＬ２）と第４ビット線（／ＢＬ２）とを含む第２相補ビット線対と、上記第３ワード線（ＷＬ２’）と上記第３ビット線（ＢＬ２）の交点に対応して設けられた第３メモリセル（ＭＣ３）と、上記第２ワード線（ＷＬ１’）と上記第４ビット線（／ＢＬ２）との交点に対応して設けられた第４メモリセル（ＭＣ４）と、上記第３ビット線（ＢＬ２）と上記第４ビット線（／ＢＬ２）に結合された第２センスアンプ（ＳＡ２）と、第３共通データ線（ＩＯ２）と第４共通データ線（／ＩＯ２）とを含む第２共通相補データ線対と、上記第３ビット線（ＢＬ２）と上記第３共通データ線（ＩＯ２）との間に結合された第３スイッチ（ＳＷ３）と、上記第４ビット線（／ＢＬ２）と上記第４共通データ線（／ＩＯ２）との間に結合された第４スイッチ（ＳＷ４）とを有する。
【００７０】
上記第１共通相補データ線対（ＩＯ１，／ＩＯ１）と上記第２共通相補データ線対（ＩＯ２，／ＩＯ２）は、それぞれメインアンプＭＡ１とＭＡ２の入力端子が接続される。この実施例では、かかるメインアンプＭＡ１，ＭＡ２と上記排他的ノア回路ＥＸＮＯＲ１、ＥＸＮＯＲ２、ＥＸＮＯＲ３とオア回路ＯＲからなるデータ変換回路ＤＳＣＲとにより、読み出し回路ＲＣＫＴが構成される。
【００７１】
上記第１メモリセル（ＭＣ１）、上記第２メモリセル（ＭＣ２）、第３メモリセル（ＭＣ３）及び上記第４メモリセル（ＭＣ４）は、アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタを有し、情報を揮発的に保持するダイナミック型メモリセルである。
【００７２】
第１メモリアレイＡＲＲＡＹ１のワード線（ＷＬ０，ＷＬ１…）は、第２メモリアレイＡＲＲＡＹ２のワード線（ＷＬ０’，ＷＬ１’…）に対応しており、書き込み時及び読み出し時において、上記第１メモリアレイＡＲＲＡＹ１の一つのワード線（ＷＬｉ）と第２メモリアレイＡＲＲＡＹ２のうちの対応する一つのワード線（ＷＬｉ’）が同時に選択される。例えば、上記第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ２’）は、同時に選択レベル（ハイレベル）とされ、また上記第２ワード線（ＷＬ１）と第４ワード線（ＷＬ１’）は、同時に選択レベルとされる。言い換えるならば、第１ワード線（ＷＬ２）と上記第３ワード線（ＷＬ２’）は、同一アドレスが割り付けられ、上記第２ワード線（ＷＬ１）と上記第４ワード線（ＷＬ１’）は同一のアドレスが割り付けられている。
【００７３】
第１ビット線（ＢＬ１）及び第３ビット線（ＢＬ２）に結合されるメモリセルが選択されるとき、アドレス信号ＢＸ１がハイレベル（論理１）とされ、第２ビット線（／ＢＬ１）及び第４ビット線（／ＢＬ２）に結合されるメモリセルが選択されるとき、アドレス信号ＢＸ１がロウレベル（論理０）とされる。第１メインアンプ（ＭＡ１）は、上記第１共通データ線（ＩＯ１）がハイ（ロウ）レベルとされ、上記第２共通データ線（／ＩＯ１）がロウ（ハイ）レベルとされるときハイ（ロウ）レベルの信号を出力する。第２メインアンプ（ＭＡ２）は、上記第３共通データ線（ＩＯ２）がハイ（ロウ）レベルとされ、上記第４共通データ線（／ＩＯ２）がロウ（ハイ）レベルとされるときハイ（ロウ）レベルの信号を出力する。
【００７４】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００７５】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第１電圧（ハイレベル）とされる。
【００７６】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第１電圧（ハイレベル）とされる。
【００７７】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がハイレベル（論理１）とされ、且つ上記第１ワード線（ＷＬ２）及び上記第３ワード線（ＷＬ２’）が選択レベルとされたとき、上記第１メモリセル（ＭＣ１）から上記第１共通データ線（ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第３メモリセル（ＭＣ３）から上記第３共通データ線（ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第２電圧（ロウレベル）とされる。
【００７８】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第２電圧（ロウレベル）とされる。
【００７９】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがハイレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第２電圧（ロウレベル）とされる。
【００８０】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがハイレベルであるとき、第２電圧（ロウレベル）とされる。
【００８１】
上記読み出し信号（ＲＩＯ）は、アドレス信号ＢＸ１がロウレベル（論理０）とされ、且つ上記第２ワード線（ＷＬ１）及び上記第４ワード線（ＷＬ１’）が選択レベルとされたとき、上記第２メモリセル（ＭＣ２）から上記第２共通データ線（／ＩＯ１）に伝送された読み出しデータがロウレベルであり、且つ上記第４メモリセル（ＭＣ４）から上記第４共通データ線（／ＩＯ２）に伝送された読み出しデータがロウレベルであるとき、第１電圧（ハイレベル）とされる。
【００８２】
図７には、上記データ変換回路ＤＳＣＲに用いられる排他的ノア回路の一実施例の回路図が示されている。この実施例では、上記排他的ノア回路ＥＸＮＯＲの回路動作に着目し、上記のようにアドレス信号ＢＸ１のハイレベル（論理１）よりクロックドインバータ回路ＣＮ１を動作させてメインアンプの出力信号ＭＡｏｕｔをインバータ回路Ｎ１と上記動作状態のクロックドインバータ回路ＣＮ１を通してそのまま同相信号として出力させる。このとき、クロックドインバータ回路ＣＮ２は、アドレス信号ＢＸ１のハイレベルを受けるインバータ回路Ｎ２の出力信号のロウレベルにより非動作状態にされ、出力ハイインピーダンス状態にされている。
【００８３】
上記アドレス信号ＢＸ１がロウレベル（論理０）のときには、クロックドインバータ回路ＣＮ１が非動作状態されて出力をハイインピーダンス状態にされる。このアドレス信号ＢＸ１のロウレベルによりインバータ回路Ｎ２の出力信号がハイレベルとなり、クロックドインバータ回路ＣＮ２が動作状態にされて、メインアンプの出力信号ＭＡｏｕｔを反転させて出力させることができる。
【００８４】
図８には、この発明に係るデータ変換回路の他の一実施例の回路図が示されている。この実施例では、メモリアレイ側の相補の入出力線ＩＯと／ＩＯに設けられる。例えば、前記図５のように規則的に配列されたメモリアレイにおいて、ワード線ＷＬ０とＷＬ１が選択されたときに反転側のビット線／ＢＬに接続されたメモリセルを選択し、ワード線ＷＬ２とＷＬ３が選択されたときに非反転側のビット線ＢＬに接続されたメモリセルを選択するようにされる。この場合、上記相補の入出力線ＩＯと／ＩＯとメインアンプＭＡ１の入力端子（図示しない書き込みアンプの出力端子）との間に、伝送ゲートＭＯＳＦＥＴＱ１とＱ２からなる信号をそのままスルーする第１の伝送経路と、伝送ゲートＭＯＳＦＥＴＱ３とＱ４からなる信号を反転させる第２の伝送経路が設けられる。
【００８５】
上記第１の伝送経路を構成するＭＯＳＦＥＴＱ１とＱ２は、アドレス信号ＢＸ１がハイレベルのときにオン状態にされて、メモリアレイのビット線ＢＬに接続されたメモリセルからの読み出し信号をそのままメインアンプＭＡの入力端子に伝える。上記第２の伝送経路を構成するＭＯＳＦＥＴＱ３とＱ４は、アドレス信号ＢＸ１のロウレベルのときにインバータ回路Ｎ３の出力信号がハイレベルにされてオン状態にされる。この第２の伝送経路を構成するＭＯＳＦＥＴＱ３とＱ４のオン状態により、メモリアレイのビット線／ＢＬに接続されたメモリセルからの相補の読み出し信号が逆転させられてメインアンプＭＡの入力端子に伝える。
【００８６】
上記第１と第２の伝送経路は、書き込み系のデータ変換動作にも利用される。つまり、アドレス信号ＢＸ１がハイレベルのときに第１の伝送経路を構成するＭＯＳＦＥＴＱ１とＱ２がオン状態にされて、メモリアレイのビット線ＢＬに接続されたメモリセルに書き込み信号を伝えるときには、図示しない書き込みアンプの出力信号がそのまま入出力線ＩＯと／ＩＯに伝えられる。アドレス信号ＢＸ１がロウレベルのときに第２の伝送経路を構成するＭＯＳＦＥＴＱ３とＱ４がオン状態にされて、メモリアレイのビット線／ＢＬに接続されたメモリセルに書き込み信号を伝えるときには、図示しない書き込みアンプの出力信号が反転されて入出力線ＩＯと／ＩＯに伝えられる。
【００８７】
上記入出力線ＩＯと／ＩＯに伝えられる書き込み信号のハイレベルとロウレベルとを電源電圧Ｖｃｃに対応したハイレベルと、回路の接地電位に対応したロウレベルにする必要があるなら、上記スイッチＭＯＳＦＥＴＱ１〜Ｑ４は、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとが並列形態に接続されたＣＭＯＳスイッチを用いることが望ましい。メモリセルに実際に書き込まれるハイレベルとロウレベルは、センスアンプにより増幅されたハイレベルとロウレベルとが伝えられるために、上記入出力線ＩＯと／ＩＯに伝えられる書き込み信号のハイレベルとロウレベルは、上記センスアンプを反転させるに必要なレベルであればよい。
【００８８】
図９には、この発明が適用されるダイナミック型ＲＡＭの一実施例のメモリアレイのレイアウト図が示されている。この実施例のダイナミック型ＲＡＭは、特に制限されないが、約８Ｍビットのような記憶容量を持つようにされる。
【００８９】
チップ全体を左右２つに分けて、左半分と右半分は、Ｘアドレスの最上位アドレスＸ１１と／Ｘ１１により分割される。さらに、チップ全体は上下に２つに分けられ、上半分はデータ端子Ｉ／Ｏ４〜７の４ビットに、下半分がデータ端子Ｉ／Ｏ０〜３の４ビットに対応される。上記のように４つに分けられたアレイが前記図１のアレイＡＲＲＡＹ０〜３に対応される。１つのアレイは、８つのメモリマットＭＭＡＴが上位３ビットのアドレスＡＸ８〜ＡＸ１０により指定される。
【００９０】
メモリマットに付された矢印は、アドレスの進行方向を示しており、同図においては右半分の２つのアレイにおいて順次に２０４８サイクル（２５６×８）でリフレッシュが行われ、２０４９サイクルからは左半分の２つのメモリアレイにおいて順次に４０９６サイクルまで信号φＳＥＬＦによる通常のセルフリフレッシュが行われる。これに対して、前記のような信号φＬＳＥＬＦによるローパワーリフレッシュでは、最上位アドレスＡＸ１１と／ＡＸ１１とが共に選択レベルにされ（縮退され）て、左右の２つのアレイで同時にワード線が選択動作が行われるので、２０４８サイクルでリフレッシュ動作が終了させられる。
【００９１】
つまり、１つのメモリマットは、２５６本のワード線を持ち、アドレス信号ＡＸ０〜ＡＸ７からなる８ビットにより、２５６本のワード線の中の１本が選択される。これに対して、カラムアドレスはＡＹ０〜ＡＹ７の８ビットにより２５６×４本のビット線対から４対のビット線が選択される。
【００９２】
【表１】
【表２】
【表３】
上記表１と表２には、外部アドレスと内部アドレス割り付けの対応をわかり易く示したものである。このように、この実施例のダイナミック型ＲＡＭは、いわゆるスタティック型ＲＡＭに準じたアドレスノンマルチ型とされる。内部アドレスにはと、主にワード線を選択するアドレスに対してＡＸを、主にビット線を選択するものにＡＹを割り当てている。なお、従来のダイナミック型ＲＡＭのようにアドレスマルチ方式によりアドレス信号を入力するものであってもよいことはいうまでもない。
【００９６】
上記表３には、上記図１のアレイＡＲＲＡＹ、メモリアレイＭＡＲＹ及びそれぞれに対応したアドレス／ＡＸ１１，ＡＸ１１と、メインアンプＭＡ及びライトドライバＷＤの関係が示されている。
【００９７】
メモリマットに付された矢印は、アドレスの方向を示している。つまり、リフレッシュの順序は、同図では上から下方向に順次に行われる。同図の矢印の方向に順次にリフレッシュを行うようにすると、８１９２サイクルになってしまいメモリアクセスが制限されるので、例えば、アドレスＸ１２により指定されるメモリマットを同時選択するようにして上記のように４メモリマットを同時にリフレッシュするようにして、４０９６（約４Ｋ）サイクルで全てのリフレッシュを終了させる。
【００９８】
図１０には、この発明に係るダイナミック型ＲＡＭにおけるリフレッシュ動作を説明するための概略タイミング図が示されている。同図（Ａ）には、通常のリフレッシュ動作が示され、（Ｂ）にはこの発明により提案されているローパワーリフレッシュ動作が示されている。
【００９９】
同図（Ａ）においては、特に制限されないが、固定タイマ周期リフレッシュが実施される。このリフレッシュモードは、チップイネーブル信号／ＣＥに先立って、アウトプットイネーブル信号／ＯＥをロウレベルにすることにより起動される。つまり、信号／ＯＥがロウレベルにされてから信号／ＣＥがロウレベルにされ、それが一定期間以上継続すると、信号φＳＥＬＦが発生される。このセルフリフレッシュ信号φＳＥＬＦがハイレベルの期間、内蔵のタイマ回路によりロウ系の主クロックφＲ１が発生され、ワード線の選択動作とセンスアンプの活性化によるメモリセルからの読み出しとその増幅動作及びメモリセルへの増幅信号の再書込みによるリフレッシュ動作が実施される。
【０１００】
上記リフレッシュ信号φＳＥＬＦの１周期は、ダイナミック型ＲＡＭの全てのメモリセルをリフレッシュするのに必要なリフレッシュ時間は、かかるダイナミック型ＲＡＭのうち前記のような落ちこぼれ的な最小のデータ保持時間を超えないように、ポリシリコンヒューズ等を用いたＲＯＭ等により設定される。特に制限されないが、前記のように信号φＲ１による４０９６サイクルの集中リフレッシュを含むセルフリフレッシュ周期が、前記のような最小データ保持時間を超えないようにされる。なお、アドレス信号ＡＸ１１と／ＡＸ１１を無効にすることにより、２０４８サイクルでのリフレッシュを行うようにしてもよい。
【０１０１】
同図（Ｂ）においては、特に制限されないが、温度依存性タイマ周期リフレッシュが実施される。このリフレッシュモードは、チップイネーブル信号／ＣＥに先立って、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥをロウレベルにすることにより起動される。つまり、信号／ＯＥと／ＷＥがロウレベルにされてから信号／ＣＥがロウレベルにされ、それが一定期間以上継続すると、信号φＬＳＥＬＦが発生される。このセルフリフレッシュ信号φＬＳＥＬＦがハイレベルの期間、内蔵の温度依存タイマ回路によりロウ系の主クロックφＲ１が発生され、ワード線の選択動作とセンスアンプの活性化によるメモリセルからの読み出しとその増幅動作及びメモリセルへの増幅信号の再書込みによるリフレッシュ動作が実施される。
【０１０２】
上記リフレッシュ信号φＬＳＥＬＦの１周期は、ダイナミック型ＲＡＭの全てのメモリセルをリフレッシュするのに必要なリフレッシュ時間は、かかるダイナミック型ＲＡＭのうち平均的なメモリセルのデータ保持時間を超えないように、後述するような温度依存タイマ回路により設定される。この場合、アドレス信号ＡＸ１１と／ＡＸ１１を無効にすることにより２０４８サイクルの集中リフレッシュが実施される。そして、このようなリフレッシュモードに先立って、アドレス信号ＡＸ１１と／ＡＸ１１により分割される２つのメモリアレイにおいて、同時に選択される２つのメモリセルに同じデータが保持させられる。
【０１０３】
図１１には、温度依存タイマの一実施例の概略ブロック図が示されている。キャパシタＣは、特に制限されないが、１０２４個分のメモリセルのキャパシタを並列形態に接続して構成される。メモリセルを構成するアドレス選択用ＭＯＳＦＥＴＱｍは、そのゲートが接続されたワード線に相当する配線が回路の接地電位に接続されることにより定常的にオフ状態にされる。ＭＯＳＦＥＴＱは、上記キャパシタＣにプリチャージさせるスイッチＭＯＳＦＥＴであり、上記アドレス選択用ＭＯＳＦＥＴとは別のＭＯＳＦＥＴにより構成される。これに代えて、上記アドレス選択用スイッチＭＯＳＦＥＴを利用するものであってもよい。
【０１０４】
上記キャパシタＣの保持電圧は、電圧比較回路ＣＯＭＰの反転入力−に供給される。この電圧比較回路の非反転入力＋には、基準電圧ＶＲＥＦが印加されている。電圧比較回路ＣＯＭＰの出力信号φＳＴＡＲＴは、フリップフロップ回路ＦＦのセット入力Ｓに供給される。このフリップフロップ回路ＦＦの出力Ｑから出力される出力パルスφＴＭＲは、一方において上記スイッチＭＯＳＦＥＴＱのゲートに供給され、他方において発振回路ＯＳＣに入力されて、発振動作の有効／無効を制御する。発振回路ＯＳＣは、それの動作が有効にされると発振動作を行って発振パルスφＲｉｎｔ を形成する。このパルスφＲｉｎｔ は、前記タイミング制御回路ＴＧに供給されて、前記ロウ系の主クロックφＲ１を発生させる。
【０１０５】
上記発振パルスφＲｉｎｔ は、カウンタ回路ＣＮＴＲに供給され、このカウンタ回路ＣＮＴＲが４０９６又は２０４８の計数動作を行うと、終了信号φＳＴＯＰを発生させる。上記カウンタ回路ＣＮＴＲは、リフレッシュアドレスを形成するアドレスカウンタを利用するようにしてもよい。上記終了信号φＳＴＯＰにより、フリップフロップ回路ＦＦがリセットされ、上記スイッチＭＯＳＦＥＴＱがオフ状態にされるとともに、タイマ回路ＴＩＭＥＲの動作が停止させられる。
【０１０６】
図１２には、上記温度依存タイマの動作を説明するためのタイミング図が示されている。キャパシタＣの保持電圧ＶＮが基準電圧ＶＲＥＦに達すると、電圧比較回路ＣＯＭＰにより出力信号φＳＴＡＲＴがハイレベルにされる。これにより、フリップフロップ回路ＦＦがセットされて、出力パルスφＴＭＲがハイレベルにされ、スイッチＭＯＳＦＥＴＱがオン状態になり、キャパシタＣにはプリチャージが開始される。これとともに、タイマ回路が発振動作を開始してロウ系の主クロック信号φＲ１とリフレッシュ制御回路ＲＦＣに供給されるパルスφＲＣを発生させてロウ系の選択動作及びリフレッシュアドレスの歩進動作とによる集中リフレッシュが開始される。
【０１０７】
上記発振回路ＯＳＣの発振パルスφＲｉｎｔ に対応してロウ系の主クロック信号φＲ１が４０９６回（計数値４０９５）形成されて、４０９６本のワード線が順次に選択されて、かかるワード線に選択されたメモリセルのリフレッシュ動作が終了すると、前記カウンタＣＮＴＲにより終了信号φＳＴＯＰが発生される。これにより、フリップフロップ回路ＦＦがリセットされて、上記スイッチＭＯＳＦＥＴＱがオフ状態にされてプリチャージ動作が終了し、キャパシタＣはプリチャージ電圧ＶＮを保持し、タイマ回路ＴＩＭＥＲが発振動作を停止してポーズ期間に入る。このポーズ期間は、上記リーク電流によりキャパシタＣの保持電圧ＶＮが低下して基準電圧ＶＲＥＦに達するまでの時間である。このポーズ時間は、上記キャパシタＣがメモリセルを模したものであり、その電荷の放電による電位の低下が周囲温度や電源電圧の影響を受けることから、上記のように温度依存を持つようにされる。特に、約１０２４個ものメモリセルのキャパシタを並列形態に接続したものを用いているので、全体のメモリセルの平均的な電荷保持時間を持つようにされる。
【０１０８】
図１３には、この発明に係るダイナミック型ＲＡＭの動作を説明するための概略タイミング図が示されている。同図の（Ａ）には、通常読み出し書き込み動作が示され、同図の（Ｂ）には、２重メモリセル方式読み出し書き込み動作が示されている。
【０１０９】
（Ａ）において、チップイネーブル信号／ＣＥがアクティブ（ロウレベル）になる時に、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥ
Ｗハイレベルの場合、ロウ系の主クロックのタイミング信号φＲ１が発生される。このタイミング信号φＲ１により、内部アドレス信号ＡＸ１１と図示されないＡＸ０〜ＡＸ１０により指定されたワード線が選択され、同様に図示されない内部アドレス信号ＡＹ０〜ＡＹ７により指定されたビット線対が選択される。上記アウトプットイネーブル信号／ＯＥがアクティブ（ロウレベル）の期間にライトイネーブル信号／ＷＥがハイレベルであれば、指定されたＡＲＲＡＹ２のメモリセルのデータがデータ端子Ｉ／Ｏを通して出力される。上記アウトプットイネーブル信号／ＯＥがアクティブ（ロウレベル）の期間に、ライトイネーブル信号／ＷＥがロウレベルであれば、データ端子Ｉ／Ｏから入力された書き込み信号が指定されたＡＲＲＡＹ２のメモリセルに書き込まれる。
【０１１０】
（Ｂ）において、チップイネーブル信号／ＣＥがアクティブ（ロウレベル）になる時に、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥ
Ｗハイレベルの場合、ロウ系の主クロックのタイミング信号φＲ１が発生される。このタイミング信号φＲ１により、内部アドレス信号ＡＸ１１が無効にされてかかる内部アドレス信号ＡＸ１１により２分割された領域ＡＲＲＡＹ２とＡＲＲＡＹ０が同時に選択される。つまり、図示されないＡＸ０〜ＡＸ１０により指定されたワード線が上記メモリアレイＡＲＲＡＹ２とＡＲＲＡＹ０で同時に選択さされる。そして、同様に図示されない内部アドレス信号ＡＹ０〜ＡＹ７により指定されたビット線対が選択される。
【０１１１】
上記アウトプットイネーブル信号／ＯＥがアクティブ（ロウレベル）の期間にライトイネーブル信号／ＷＥがハイレベルであれば、指定されたＡＲＲＡＹ２とＡＲＲＡＹ０のメモリセルのデータが論理和回路を介してデータ端子Ｉ／Ｏを通して出力される。上記アウトプットイネーブル信号／ＯＥがアクティブ（ロウレベル）の期間に、ライトイネーブル信号／ＷＥがロウレベルであれば、データ端子Ｉ／Ｏから入力された書き込み信号が指定されたＡＲＲＡＹ２とＡＲＲＡＹ０のメモリセルに同時に書き込まれる。
【０１１２】
図１４には、この発明に係るダイナミック型ＲＡＭの動作の概略を説明するための構成図が示されている。同図（Ａ）には通常アクセス動作が示され、（Ｂ）には二重メモリセル動作時のデータ書き込み動作が示され、（Ｃ）には二重メモリセル動作時のデータ読み出し動作が示されている。
【０１１３】
（Ａ）に示すように、通常の読み出し及び書き込み動作においては、入出力のデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、それぞれの４０９６（ロウアドレス）×２５６（カラムアドレス）のアドレス空間を持ち、それらに対してランダムに読み出し動作又は書き込み動作が行われる。
【０１１４】
（Ｂ）に示すように、二重メモリセル方式での書き込み動作においては、内部アドレスＡＸ１１と／ＡＸ１１とが無効（同時にアクティブレベル）にされる。このため、入出力のデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、それぞれの２０４８（ロウアドレス）×２５６（カラムアドレス）のアドレス空間を２面持ち、その両方に同時に同一データの書き込み動作が行われる。
【０１１５】
（Ｃ）に示すように、二重メモリセル方式での読み出し動作においては、上記同様に内部アドレスＡＸ１１と／ＡＸ１１とが無効（同時にアクティブレベル）にされる。このため、それぞれ２０４８（ロウアドレス）×２５６（カラムアドレス）のアドレス空間からなる２面持つようにされ、その両面から同時にデータの読み出しが行われる。これらの読み出されたデータは、異なる面におるけ対とされる２つのデータが論理和（ＯＲ）の演算処理が成されてデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ７から出力される。
【０１１６】
図１５には、この発明に係るダイナミック型ＲＡＭのＸデコーダとワードドライバの一実施例の回路図が示されている。タイミング信号／ＸＤＧがロウレベルにされると、Ｘデコーダが動作を開始する。すなわち、プリデコード信号ＡＸｊとＡＸｋ及びＡＸ０〜ＡＸ３により指定されたスイッチＭＯＳＦＥＴがオン状態にされると、ワードドライバのインバータ回路の入力ノードをロウレベルに引き抜いて選択状態にさせる。
【０１１７】
非選択のワードドライバにおいては、その入力がプリチャージのハイレベルのままとされ、そのプリチャージ信号を受けるインバータ回路の出力信号がロウレベルになり、上記インバータ回路の入力と電源電圧との間に設けられた帰還用のＰチャンネル型ＭＯＳＦＥＴをオン状態にして上記インバータ回路はラッチ状態にされる。
【０１１８】
ワード線選択タイミング信号Ｘ０〜Ｘ３の中の１つがハイレベルにされ、上記のようなインバータ回路の出力信号のハイレベルによりオン状態にされている４つのドライバＭＯＳＦＥＴのうち、上記タイミング信号Ｘ０〜Ｘ３の中の１つのハイレベルがワード線選択信号として１本のワード線に伝えられる。このとき、上記ドライバＭＯＳＦＥＴは、上記のようなオン状態によりゲートとチャンネル間にチャージアップがなされているので、上記タイミング信号Ｘ０〜Ｘ３の中の１つのハイレベルによりセルフブートストラップがかかり、上記選択タイミング信号のハイレベルがそのままワード線に伝えられる。冗長Ｘデコーダは、信号ＡＸＲ０により１つが選択され、上記タイミング信号Ｘ０〜Ｘ３に対応したタイミング信号ＸＲに同期して、冗長ワード線ＲＷＬの選択が行われる。
【０１１９】
図１６には、この発明に係るダイナミック型ＲＡＭに設けられたデータ変換回路ＤＳＣＲの機能の概略を説明するためのタイミング図が示されている。（Ａ）には、通常（正規）ワード線が選択された読み出し動作が示され、（Ｂ）には通常（正規）ワード線が選択された書き込み動作が示されている。
【０１２０】
（Ａ）の読み出し時において、ビット線／ＢＬとビット線ＢＬに接続されているメモリセルでは、入出力情報とメモリセルのキャパシタＣｓに蓄積される電荷による保持レベルと異なる。つまり、前記のようにワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）の選択により、ビット線ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲはその信号をそのまま出力させ、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）の選択により、ビット線／ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲは読み出し信号を反転させて出力せる。（Ａ）において、最初のサイクルは上記のようにデータを反転させて出力させ、第２番目と第３番目のサイクルではそのまま出力させ、第４番目のサイクルではデータを反転させて出力させる。
【０１２１】
（Ｂ）の書き込み時においては、上記のような読み出し動作に対応させてワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）の選択により、ビット線ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲはその信号をそのまま書き込み、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）の選択により、ビット線／ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲは読み出し信号を反転させて書き込む。つまり、（Ｂ）において、最初のサイクルは上記のようにデータを反転させて書き込み、第２番目と第３番目のサイクルではそのまま書き込み、第４番目のサイクルではデータを反転させて書き込む。
【０１２２】
図１７には、この発明に係るダイナミック型ＲＡＭにおける冗長ワード線が選択されたときのデータ変換回路ＤＳＣＲの機能の概略を説明するためのタイミング図が示されている。（Ａ）には、冗長ワード線が選択された読み出し動作が示され、（Ｂ）には冗長ワード線が選択された書き込み動作が示されている。
【０１２３】
（Ａ）の読み出し時において、前記同様にビット線／ＢＬとビット線ＢＬに接続されているメモリセルでは、入出力情報とメモリセルのキャパシタＣｓに蓄積される電荷による保持レベルと異なる。つまり、前記のようにワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）に対応されたＲＸ１とＲＸ２により冗長ワード線ＲＷＬ１とＲＷＬ２の選択により、ビット線ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲはその信号をそのまま出力させ、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に対応されたＲＸ０とＲＸ３により冗長ワード線ＲＷＬ０とＲＷＬ３の選択により、ビット線／ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲは読み出し信号を反転させて出力せる。（Ａ）において、最初のサイクルは上記のようにデータを反転させて出力させ、第２番目と第３番目のサイクルではそのまま出力させ、第４番目のサイクルではデータを反転させて出力させる。
【０１２４】
（Ｂ）の書き込み時においては、上記のような読み出し動作に対応させてワード線ＷＬ（１＋４Ｎ）とＷＬ（２＋４Ｎ）に対応した冗長ワード線ＲＷＬ１とＲＷＬ２の選択により、ビット線ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲはその信号をそのまま書き込み、ワード線ＷＬ（０＋４Ｎ）とＷＬ（３＋４Ｎ）に対応された冗長ワード線ＲＷＬ０とＲＷＬ３の選択により、ビット線／ＢＬに接続されたメモリセルが接続されたときには、データ変換回路ＤＳＣＲは読み出し信号を反転させて書き込む。つまり、（Ｂ）において、最初のサイクルは上記のようにデータを反転させて書き込み、第２番目と第３番目のサイクルではそのまま書き込み、第４番目のサイクルではデータを反転させて書き込む。
【０１２５】
このようにして図１４の（Ｂ）のように同じデータを２つのメモリセルに書き込むようにし、前記のような温度依存タイマによる平均的なメモリセルのデータ保持時間に対応された比較的長い周期に設定されたリフレッシュ周期によりリフレッシュ動作を実施させる。この場合、前記のように落ちこぼれ的なメモリセルの存在により、上記キャパシタＣｓに電荷が蓄積された状態のメモリセルにおいて、リフレッシュ周期に対してデータ保持時間が満たないものでは電荷が失われてしまう。しかし、読み出し時には２つのメモリセルの論理和を出力させるので、２つのメモリセルのうち１でも上記電荷が有る状態を保持していればそれが出力させるので問題ない。つまり、２つのメモリセルが共に落ちこぼれ的なメモリセルであることの確率は皆無と見做し得るから、上記のような平均的なメモリセルのデータ保持時間によりリフレッシュ周期を設定しても問題ない。
【０１２６】
マイクロコンピュータ等のシステムが電源遮断された状態でのバッテリーバックアップによるデータ保持状態において、上記のようなローパワーのリフレッシュ周期に設定することにより、大幅な低消費電力化が可能になる。つまり、前記のような落ちこぼれて的なメモリセルのデータ保持時間に対して、平均的なメモリセルのデータ保持時間は約１桁以上の大幅な差があるからである。つまり、前記信号φＳＥＬＦによる通常のリフレッシュ動作の周期と、信号φＬＳＥＬＦによるロウパワーリフレッシュ周期とは、上記１桁以上もの大幅な時間差が設けられるものである。
【０１２７】
この実施例では、上記図１１のような温度依存タイマ回路を用いることにより、それが搭載されたダイナミック型ＲＡＭの平均的なメモリセルのデータ保持時間に自動的に合わせ込まれるとともに、その周囲温度の変化や電源電圧の変化にも追従してリフレッシュ周期が設定できるようになる。
【０１２８】
図１８には、この発明に係るダイナミック型ＲＡＭの変形例が示されている。前記のようにデータ保持状態に入るときに、ダイナミック型ＲＡＭとしては前記のような動作モードの設定によりアドレスＡＸ１１を無効にして、２面アドレス空間を同時に選択するだけである。このため、２面にわたって有効なデータが存在する場合には、マイクロプロセッサ等によりかかるデータを一旦読み出してそれを１／２にデータ圧縮して、上記のような書き込み動作を実施することが必要とされる。また、かかるデータ保持状態からメモリアクセス状態に戻るときには、上記圧縮されたデータをマイクロプロセッサ等により読み出してデータ伸長し、それを上記のような２面にわたるアドレス空間に戻して書き込ませる必要がある。
【０１２９】
この実施例では、上記のようなデータ圧縮とデータ伸長の両機能をダイナミック型ＲＡＭ自身に持たせるようにするものである。同図（Ａ）は、実時間圧縮処理型のものであり、入力データはデータ圧縮回路を通してデータ圧縮されて２重メモリセル方式にダイナミック型ＲＡＭに記憶させられる。読み出しデータは、上記のように２つのメモリセルから読み出し信号の論理和信号が出力され、かつデータ伸長回路によりもとのデータに戻されて出力される。この場合、ダイナミック型ＲＡＭは、常に上記のような２重メモリセル方式により動作させられる。そのため、リフレッシュ動作も前記のような温度依存タイマ回路による平均的なメモリセルのデータ保持時間に合わせて比較的長い周期に設定される。
【０１３０】
図２１には、標準的な従来のダイナミック型ＲＡＭにおける放置時間とデータ消失率との関係を示す特性図である。ダイナミック型ＲＡＭの任意の単一メモリセルの任意の放置時間でのデータ保持確率は、同図のデータ消失率に等価であるため、同様のメモリセルを２個連結した二重メモリセル方式のデータ消失確率は、単一のそれの２乗となることは統計的に自明である。同図のおける二重メモリセルモードは、上記標準的なダイナミック型ＲＡＭのデータ消失率に基づいて統計的に求めた特性図である。
【０１３１】
図２２には、上記ダイナミック型ＲＡＭにおける実験的に求められたリフレッシュ動作の温度依存特性図が示されている。同図（Ｂ）は、通常のメモリセル（単一メモリセル）におけるワースト時間と全体の５０％のメモリセルが消失する時間とを示している。同図に示すように、通常の単一のメモリセルモードでは、５０％消失時間とワーストセルの消失時間の温度依存性が異なり前者の方が大きい。同図（Ａ）は、二重メモリセルモード動作時におけるワースト時間と全体の５０％のメモリセルが消失する時間とを示している。
【０１３２】
セルフリフレッシュモード時に用いる前記の温度依存タイマは、ほぼ上記５０％消失時間の温度依存性と同様の温度依存性であるから、セルフリフレッシュタイマの周期は、低温状態のワーストケース時間を超えないように設定する必要がある。このため、高温側では適切なタイマ周期より短くする必要があり、最適な低電力化ができない。しかし、二重メモリセルモードでは、５０％消失時間とワーストセルの消失時間の温度依存性がほぼ等しくなるため、最適な低電力化が可能になる。
【０１３３】
図２３には、この発明に係る二重メモリセルモードを備えたダイナミック型ＲＡＭを携帯機器（携帯情報端末等）へ適用した場合の動作概念図が示されている。システムの稼働時、すなわち使用時には例えば８Ｍビット（１Ｍ×８）のメモリとして使用し、電源を遮断（ＯＦＦ）する際（又は直後）に特定のアルゴリズムによりメモリ内のデータを１／２（１／２以下でもよい）にデータ圧縮し、かかるデータを二重化してメモリセルにコピーする。そして、待機状態では２重メモリセル方式により上記のような温度依存タイマ等によるセルフリフレッシュによるデータ保持を行う。
【０１３４】
電源を投入（ＯＮ）して使用状態に入る前に、上記二重化したデータを解凍（圧縮の逆）を行う。現在一般的に知られているデータ圧縮方式には、次のようなものがある。
（１）ＲＵＮ ＬＥＮＧＴＨ法
（２）ＬＺＷ法
（３）算術法
（４）ＤＣＴ法
（５）ベクトル量子化法
適用システムでは、これらのデータ圧縮方法をデータの種類により最適なものを１種類又は複数種類から選択する。また、メモリの記憶領域毎、つまりデータ領域又はシステムプログラム領域かによって圧縮を行うか、行わないかを選択する。なお、上記データ圧縮機能はシステムに搭載されたマイクロプロセッサによるソフトウェアによるソフトウェア的な処理によって行われても、専用のハードウェアによって行われてもよい。
【０１３５】
上記図１８において、（Ｂ）は自己圧縮処理型のものであり、通常メモリセルアクセスモードと２重メモリセルアクセスモードを持つようにされる。つまり、外部からは通常メモリセルアクセスモードとしてリード／ライトされる。
【０１３６】
システムが電源遮断される等のデータ保持状態に入るときに、上記のような通常データがデータ圧縮回路により圧縮されて２重メモリセル方式により書き込まれる。それ故、データ保持状態ではリフレッシュ動作も前記のような温度依存タイマ回路による平均的なメモリセルのデータ保持時間に合わせて比較的長い周期に設定される。
【０１３７】
そして、システムに電源投入が成されてデータ処理動作が開始される初期動作において、上記２重メモリセル方式によりデータ保持されたデータの読み出しが行われ、データ伸長回路によりデータ伸長されてもとの状態に戻されて記憶される。その後に、通常メモリセルアクセスモードにされて、マイクロプロセッサ等よるリード／ライトが行われる。データ圧縮回路により形成された圧縮データは、ダイナミック型ＲＡＭの空き領域も利用してダイナミック型ＲＡＭに書き戻される。
【０１３８】
図１８（Ａ）と（Ｂ）におけるデータ圧縮回路とデータ伸長回路とは、ダイナミック型ＲＡＭと同じチップ上に搭載するものの他、ダイナミック型ＲＡＭの入出力インターフェイス回路として、ダイナミック型ＲＡＭとは別の半導体チップに構成してもよい。
【０１３９】
図１９には、この発明に係るメモリモジュールの一実施例の構成図が示されている。この実施例のメモリモジュールは、モジュールボード（実装基板）上にＤＲＡＭチップとコントロールチップとが搭載されて構成される。このコントロールチップは、その拡大図に示すように、上記のようなデータ変換回路ＤＳＣＲに対応したデータ変換回路と、アドレス比較器及びクロック回路から構成される。つまり、前記図１及び図２により構成されるような複数からなるダイナミック型ＲＡＭと上記コントロールチップとを組み合わせてメモリモジュール又はメモリシステムとして構成される。
【０１４０】
ＤＲＡＭチップのそれぞれは、従来のアドレスマルチ方式の標準的なダイナミック型ＲＡＭから構成される。これら個々のＤＲＡＭチップは、図１の各メモリアレイＭＡＲＹ０〜ＭＡＲＹ３等の一部に対応したものとして扱われるものであると理解されたい。クロック回路は、信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及び／ＯＥからモード判定を行い、通常のメモリセルアクセスと、２重メモリセルアクセス動作のためのアドレス信号の切り換え等を行う。このように実装基板上において標準的なＤＲＡＭチップを上記メモリアレイの１つと見做し、コントロールチップとを組み合わせて前記実施例と同等動作を行うような１つの半導体記憶装置を構成するものであってもよい。
【０１４１】
図２０には、この発明に係るメモリモジュールの他の一実施例の構成図が示されている。この実施例のメモリモジュールは、モジュールボード（実装基板）上にＤＲＡＭチップが偶数個搭載されて構成される。この実施例のＤＲＡＭは、前記のような２交点ビット線方式とされるが、前記同様なデータ変換器が内蔵されており、外部端子から書き込まれる書き込みデータの論理１（例えばハイレベル）が、メモリセルのキャパシタに電荷がある状態に対応され、書き込みデータの論理０（例えばロウレベル）が、メモリセルのキャパシタに電荷が無い状態に対応させられる。
【０１４２】
ＤＲＡＭチップは、書き込まれたデータがそのまま読み出されればよいので、書き込み信号の論理１又は０とメモリセルの電荷が有る状態と無い状態とが一対一に対応させる必要はない。このため、上記のようなデータ変換器を搭載したＤＲＡＭも、それが搭載されないＤＲＡＭも同様に用いることができる。しかしながら、上記データ変換器を内蔵した２つのＤＲＡＭの入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｉを対応させて並列接続し、それをメモリモジュールとして１つの実装基板上に搭載する。特に制限されないが、上記データ変換器の出力回路にオープンドレインの出力回路等を用いてワイヤードオア論理を採るようにする。
【０１４３】
上記のようなワイヤードオア論理を採ることが可能な２つのＤＲＡＭチップの出力端子を対として実装基板上のデータ配線に接続させるという簡単な構成により、実装基板上に搭載されたＤＲＡＭチップの全体の記憶容量の半分の記憶容量しか持たないが、一方のＤＲＡＭチップのメモリセルに上記リーク電流による情報破壊があっても他方のＤＲＡＭチップから正常な記憶データを読み出すことができるので、高信頼性を高くすることができる。また、ＤＲＡＭチップのリフレッシュ周期を従来のリフレッシュ周期に対して約１桁以上も長くできるので、低消費電力化を図ることができるようなる。
【０１４４】
上記のようなオープンドレインの出力回路を用いる場合、論理０のロウレベルに対応してメモリセルのキャパシタに電荷がある状態になるように統一してデータ変換動作を行わせるようにすればよい。ワイヤードオア論理を採ることができる出力回路としては、ソースフォロワ出力ＭＯＳＦＥＴを用いることができる。この場合には、前記のように論理１のハイレベルに対応してメモリセルのキャパシタに電荷がある状態になるように統一してデータ変換動作を行わせるようにすればよい。
【０１４５】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなる複数のメモリアレイを持つダイナミック型ＲＡＭに、特定の書き込み動作モードの指定により異なるメモリアレイの２つの上記ダイナミック型メモリセルを同時選択して、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応させるというデータ変換を行って同じ書き込み信号を書き込む回路と、特定の読み出し動作モードの指定により、上記異なるメモリアレイの２つのダイナミック型メモリセルを同時選択して、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行う回路及び上記２つの読み出し信号の論理１を優先させて出力させる回路を設けることにより、データ保持状態等において２つのメモリセルに同じデータを記憶させるものであるので、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるという効果が得られる。
【０１４６】
（２） 上記のように特定の書き込みモードと読み出しモードのときにはデータ変換回路によりキャパシタに電荷がある状態を論理１とし、電荷が無い状態を論理０として上記データを書き込み、読み出し動作においてはそれに対応して読み出し上記２つのメモリセルからの読み出し信号の論理和信号を出力させることにより、リーク電流は電荷がある状態を無い状態にさせるものであるから、リーク電流により一方のメモリセルの記憶電荷が破壊されても他方のメモリセルから正しい記憶情報を取り出せるから、高信頼性でのデータ保持が可能になるという効果が得られる。
【０１４７】
（３） 上記特定の書き込み動作モードは、上記ダイナミック型メモリセルに対するセルフリフレッシュモードの直前に行われ、上記特定の読み出し動作モードは上記セルフリフレッシュモードが終了した直後に行われるものであり、上記セルフリフレッシュモードにおけるリフレッシュ周期は、平均的な情報保持時間を持つメモリセルに合わせて設定することにより、大幅な低消費電力化が可能になるとい効果が得られる。
【０１４８】
（４） 上記セルフリフレッシュ周期は、ダイナミック型メモリセルを模擬してなる蓄積容量と、かかる蓄積容量に対するプリチャージ回路と、上記蓄積容量の電位を検出する電圧検出回路とを備えたタイマ回路より設定することにより、ダイナミック型メモリセルの温度依存性及び電源依存性に対応させられ、かつ平均的なデータ保持時間のメモリセルに対応したリフレッシュ周期の設定が可能になるという効果が得られる。
【０１４９】
（５） 特定の書き込み動作モードの指定により異なるアドレスの２つのメモリセルを同時選択してデータビット数が半分以下に圧縮されたデータを同時に書き込む機能と、特定の読み出し動作モードの指定により上記異なるアドレスの２つのメモリセルを同時選択して、それぞれの読み出し信号のデータの実質的な論理和信号をデータ伸長してもとのビット数にして戻して読み出す機能と、通常の動作モードのときには上記データビット数からなるデータをそのまま書き込み又は読み出す機能とを設けることにより、実使用状態での記憶容量を大きくしつつ、データ保持状態では高信頼性でのデータ保持と大幅な低消費電力化が可能になるという効果が得られる。
【０１５０】
（６） アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなるメモリアレイを備えてなる複数のダイナミック型ＲＡＭと、上記２つのダイナミック型ＲＡＭのメモリセルを同時選択する特定の書き込み動作のときに有効とされ、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応するようなデータ変換を行い、上記２つのダイナミック型ＲＡＭのメモリセルを同時選択する特定の読み出し動作のときに有効とされ、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行うデータ変換回路及び上記異なる２つのダイナミック型ＲＡＭからのそれぞれデータ変換された２つの読み出し信号を論理和信号を読み出し信号として出力させる論理和回路とを持つコントロールチップとを１つの実装基板上に備えててメモリシステムを構成することにより、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるメモリシステムを実現できるという効果が得らる。
【０１５１】
（７） アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが一対の相補ビット線対のワード線との交点にマトリックス配置されてなるメモリアレイと、書き込み動作モードでは一方のレベルの書き込み信号が上記メモリセルの情報記憶用キャパシタに電荷がある状態とし、他方のレベルの書き込み信号が上記メモリセルの情報記憶キャパシタに電荷が無い状態とするようなデータ変換し、読み出しモードでは上記書き込みモードに対応したデータ変換を行うデータ変換回路とを備えてなる半導体記憶装置を１つの実装基板上に偶数個搭載し、そのうちの２個ずつの半導体記憶装置対して同じデータを書き込み、上記２つの半導体記憶装置対からの論理和信号を出力させることにより、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるメモリシステムが実現できるという効果が得られる。
【０１５２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリアレイの構成やその周辺回路の構成は、種々の実施例形態を採ることができる。相補ビット線が中間部で交差させられるものでは、その交差部分では前記のようなデータ変換も逆にする必要があるので、かかる交差部分に指定するアドレス信号を利用するようにすればよい。
【０１５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなる複数のメモリアレイを持つダイナミック型ＲＡＭに、特定の書き込み動作モードの指定により異なるメモリアレイの２つの上記ダイナミック型メモリセルを同時選択して、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応させるというデータ変換を行って同じ書き込み信号を書き込む回路と、特定の読み出し動作モードの指定により、上記異なるメモリアレイの２つのダイナミック型メモリセルを同時選択して、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行う回路及び上記２つの読み出し信号の論理１を優先させて出力させる回路を設けることにより、データ保持状態等において２つのメモリセルに同じデータを記憶させるものであるので、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になる。
【０１５４】
上記のように特定の書き込みモードと読み出しモードのときにはデータ変換回路によりキャパシタに電荷がある状態を論理１とし、電荷が無い状態を論理０として上記データを書き込み、読み出し動作においてはそれに対応して読み出し上記２つのメモリセルからの読み出し信号の論理和信号を出力させることにより、リーク電流は電荷がある状態を無い状態にさせるものであるから、リーク電流により一方のメモリセルの記憶電荷が破壊されても他方のメモリセルから正しい記憶情報を取り出せるから、高信頼性でのデータ保持が可能になる。
【０１５５】
特定の書き込み動作モードは、上記ダイナミック型メモリセルに対するセルフリフレッシュモードの直前に行われ、上記特定の読み出し動作モードは上記セルフリフレッシュモードが終了した直後に行われるものであり、上記セルフリフレッシュモードにおけるリフレッシュ周期は、平均的な情報保持時間を持つメモリセルに合わせて設定することにより、大幅な低消費電力化が可能になる。
【０１５６】
セルフリフレッシュ周期は、ダイナミック型メモリセルを模擬してなる蓄積容量と、かかる蓄積容量に対するプリチャージ回路と、上記蓄積容量の電位を検出する電圧検出回路とを備えたタイマ回路より設定することにより、ダイナミック型メモリセルの温度依存性及び電源依存性に対応させられ、かつ平均的なデータ保持時間のメモリセルに対応したリフレッシュ周期の設定が可能になる。
【０１５７】
特定の書き込み動作モードの指定により異なるアドレスの２つのメモリセルを同時選択してデータビット数が半分以下に圧縮されたデータを同時に書き込む機能と、特定の読み出し動作モードの指定により上記異なるアドレスの２つのメモリセルを同時選択して、それぞれの読み出し信号のデータの実質的な論理和信号をデータ伸長してもとのビット数にして戻して読み出す機能と、通常の動作モードのときには上記データビット数からなるデータをそのまま書き込み又は読み出す機能とを設けることにより、実使用状態での記憶容量を大きくしつつ、データ保持状態では高信頼性でのデータ保持と大幅な低消費電力化が可能になる。
【０１５８】
アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなるメモリアレイを備えてなる複数のダイナミック型ＲＡＭと、上記２つのダイナミック型ＲＡＭのメモリセルを同時選択する特定の書き込み動作のときに有効とされ、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応するようなデータ変換を行い、上記２つのダイナミック型ＲＡＭのメモリセルを同時選択する特定の読み出し動作のときに有効とされ、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行うデータ変換回路及び上記異なる２つのダイナミック型ＲＡＭからのそれぞれデータ変換された２つの読み出し信号を論理和信号を読み出し信号として出力させる論理和回路とを持つコントロールチップとを１つの実装基板上に備えててメモリシステムを構成することにより、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるメモリシステムを実現できる。
【０１５９】
アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが一対の相補ビット線対のワード線との交点にマトリックス配置されてなるメモリアレイと、書き込み動作モードでは一方のレベルの書き込み信号が上記メモリセルの情報記憶用キャパシタに電荷がある状態とし、他方のレベルの書き込み信号が上記メモリセルの情報記憶キャパシタに電荷が無い状態とするようなデータ変換し、読み出しモードでは上記書き込みモードに対応したデータ変換を行うデータ変換回路とを備えてなる半導体記憶装置を１つの実装基板上に偶数個搭載し、そのうちの２個ずつの半導体記憶装置対して同じデータを書き込み、上記２つの半導体記憶装置対からの論理和信号を出力させることにより、高信頼性でのデータ保持が可能となり、リフレッシュ周期を平均的なメモリセルに合わせて長くできるために大幅な低消費電力化が可能になるメモリシステムが実現できる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭにおけるメモリアレイとその周辺選択回路の一実施例を示すブロック図である。
【図２】この発明が適用されたダイナミック型ＲＡＭにおける入出力インターフェイス部とタイミング制御回路の一実施例を示すブロック図である。
【図３】この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示す要部回路図である。
【図４】この発明に係るダイナミック型ＲＡＭのメモリアレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し系回路の一実施例を示す概略回路図である。
【図５】この発明に係るダイナミック型ＲＡＭのメモリアレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一実施例を示す概略回路図である。
【図６】この発明に係るダイナミック型ＲＡＭのメモリアレイ部とデータ変換回路ＤＳＣＲに含まれる読み出し系回路の他の一実施例を示す概略回路図である。
【図７】データ変換回路に用いられる排他的ノア回路の一実施例を示す回路図である。
【図８】この発明に係るデータ変換回路の他の一実施例を示す回路図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すメモリアレイのレイアウト図である。
【図１０】この発明に係るダイナミック型ＲＡＭにおけるリフレッシュ動作を説明するための概略タイミング図である。
【図１１】温度依存タイマの一実施例を示す概略ブロック図である。
【図１２】図６の温度依存タイマの動作を説明するためのタイミング図である。
【図１３】この発明に係るダイナミック型ＲＡＭの動作を説明するための概略タイミング図である。
【図１４】この発明に係るダイナミック型ＲＡＭの動作の概略を説明するための構成図である。
【図１５】この発明に係るダイナミック型ＲＡＭのＸデコーダとワードドライバの一実施例を示す回路図である。
【図１６】この発明に係るダイナミック型ＲＡＭに設けられたデータ変換回路ＤＳＣＲの機能の概略を説明するためのタイミング図である。
【図１７】この発明に係るダイナミック型ＲＡＭにおける冗長ワード線が選択されたときのデータ変換回路ＤＳＣＲの機能の概略を説明するためのタイミング図である。
【図１８】この発明に係るダイナミック型ＲＡＭの変形例を示す概略ブロック図である。
【図１９】この発明に係るメモリモジュールの一実施例を示す構成図である。
【図２０】この発明に係るメモリモジュールの他の一実施例を示す構成図である。
【図２１】標準的な従来のダイナミック型ＲＡＭにおける放置時間とデータ消失率との関係を示す特性図である。
【図２２】上記ダイナミック型ＲＡＭにおける実験的に求められたリフレッシュ動作の温度依存特性図である。
【図２３】この発明に係る二重メモリセルモードを備えたダイナミック型ＲＡＭを携帯機器へ適用した場合の動作概念図である。
【符号の説明】
ＭＭＡＴ０〜ＭＭＡＴ７…メモリマット、ＭＡＲＹ０〜ＭＡＲＹ３…メモリアレイ、ＡＲＲＡＹ０〜ＡＲＲＹ３…アレイ、ＸＤ０，ＸＤ１…デコーダ回路、ＷＤ０，ＷＤ１…ワードドライバ、ＳＡ０〜ＳＡ７…センスアンプ、ＸＤ…Ｘデコーダ回路、ＹＤＥＣ０１〜ＹＤＥＣ７６…カラムデコーダ回路、ＭＡＴＣＮＴＬ０〜ＭＡＴＣＮＴＬ３…マット制御回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＤＳＣＲ…データ変換回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＲＥＤ，ＸＲＤ…ロウ系冗長回路、ＬＭＴＲ…タイマ回路、
Ｑｍ…アドレス選択ＭＯＳＦＥＴ、Ｃｓ…記憶キャパシタ、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、ＷＬ０〜ＷＬ３，ＷＬ０’〜ＷＬ３’…ワード線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２…ビット線、ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２…入出力線（共通データ線）、ＭＡ１，ＭＡ２…メインアンプ、ＥＸＯＲ…排他的オア回路、ＥＸＮＯＲ１〜ＥＸＮＯＲ３…排他的ノア回路、ＯＲ…オア回路、Ｎ１〜Ｎ３…インバータ回路、ＣＮ１，ＣＮ２…クロックドインバータ回路、
ＣＯＭＰ…電圧比較回路、ＦＦ…フリップフロップ回路、ＯＳＣ…発振回路、ＣＮＴＲ…カウンタ回路。
Claims (6)
- アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなるダイナミック型メモリセルが折り返しビット線方式の相補ビット線対とワード線との交点にマトリックス配置されてなる複数のメモリアレイと、
特定の書き込み動作モードの指定により異なるメモリアレイの２つの上記ダイナミック型メモリセルを同時選択して、書き込み信号の論理１が上記キャパシタに電荷がある状態に対応させ、書き込み信号の論理０が上記キャパシタに電荷が無い状態に対応させるというデータ変換を行って同じ書き込み信号を書き込む回路と、
特定の読み出し動作モードの指定により、上記異なるメモリアレイの２つのダイナミック型メモリセルを同時選択して、上記書き込み動作のときに対応して上記ダイナミック型メモリセルのキャパシタに電荷がある状態を読み出し信号の論理１に対応し、上記キャパシタに電荷が無い状態を読み出し信号の論理０に対応するようなデータ変換を行う回路及び上記２つの読み出し信号の論理１を優先させて出力させる回路とを具備することを特徴とする半導体記憶装置。 - 請求項１において、
上記特定の書き込み動作モードは、上記ダイナミック型メモリセルに対するセルフリフレッシュモードの直前に行われ、
上記特定の読み出し動作モードは、上記セルフリフレッシュモードが終了した直後に行われるものであり、
上記セルフリフレッシュモードにおけるリフレッシュ周期は、平均的な情報保持時間を持つメモリセルに合わせて設定されるものであることを特徴とする半導体記憶装置。 - 請求項２において、
上記セルフリフレッシュ周期は、ダイナミック型メモリセルを模擬してなる蓄積容量と、
かかる蓄積容量に対するプリチャージ回路と、
上記蓄積容量の電位を検出する電圧検出回路とを備えたタイマ回路により設定されるものであることを特徴とする半導体記憶装置。 - 請求項２において、
上記半導体記憶装置は、上記のような平均的な情報保持時間を持つメモリセルに合わせて設定される第１のセルフリフレッシュ動作と、メモリセルの中で最も情報保持時間の短いメモリセルに合わせて設定される第２のセルフリフレッシュ動作とのいずれか１つが切り換え可能にされるものであることを特徴とする半導体記憶装置。 - 請求項２において、
電源遮断前に上記メモリセルの記憶情報を読み出して、そのデータを半分以下のビット数に圧縮して上記特定の動作モードの設定により圧縮されたデータの書き込み動作を行い、
電源遮断時のバッテリーバックアップ時のデータ保持動作のときには上記平均的な情報保持時間を持つメモリセルに合わせて設定されさたセルフリフレッシュモードを行い、
電源再投入時に上記特定の読み出しモードにより読み出し動作が行われ、かかる読み出し動作により読み出された圧縮データを伸長してもとのビット数のデータに変換し、かかる変換されたデータが通常の書き込み動作により書き込まれることを特徴とする半導体記憶装置。 - 請求項５において、
上記データ圧縮動作は内蔵のデータ圧縮回路により行われ、上記データ伸長動作は内蔵されたデータ伸長回路により行われるものであることを特徴とする半導体記憶装置。
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