JP2013101733A - 半導体装置 - Google Patents

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Abstract

【課題】回路ブロックの数が２のべき乗で表すことのできない数であっても、簡単な回路構成でプリデコード動作を行う。
【解決手段】それぞれ異なるロウアドレスが割り当てられた複数のワード線ＷＬを含む複数のメモリマットと、メモリマットにそれぞれ含まれるワード線ＷＬの最小アドレスＭＩＮＡＤＤとアドレス信号のビットとを比較することによって、メモリマットのいずれかを選択するマットセレクタ１２ａと、アドレス信号のビットに基づいて、選択されたメモリマットに含まれるワード線ＷＬのいずれかを選択するワードセレクタ１２ｂとを備える。
【選択図】図１

Description

本発明は半導体装置に関し、特に、アドレス信号に基づいて複数の選択線のいずれかを選択する半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスには、メモリセルを選択するための多数のワード線が含まれている。これらワード線のいずれかを選択するためには、複数ビットからなるロウアドレスをデコードする必要がある。
しかしながら、近年における記憶容量の増大に伴い、ロウアドレスのビット数は１０ビットを超えているため、これを一度にデコードしようとすると、デコーダに必要な素子数が非常に多くなるばかりでなく、デコード速度も遅くなる。このため、通常はロウアドレスの上位ビットをプリデコードすることによっていずれかのメモリマットを選択し、ロウアドレスの下位ビットをプリデコードすることによって、選択されたメモリマット内に含まれるワード線を選択する（特許文献１参照）。これにより、デコーダに必要な素子数を削減することができるとともに、デコード速度を高速化することが可能となる。
特開２００３−１８７５７８号公報
しかしながら、メモリマットの構成によっては、ロウアドレスの上位ビットのみをプリデコードするだけではメモリマットの選択を行うことができず、場合によってはロウアドレスを構成する大部分のビットを用いてプリデコードを行わなければならないケースが存在する。このような場合、プリデコーダに必要な素子数が非常に多くなるとともに、デコード速度も遅くなるという問題があった。
このような問題は、ワード線を選択するための回路に限らず、他の選択線、例えばカラム選択線を選択するための回路においても生じる問題である。また、ＤＲＡＭなどの半導体メモリデバイスに限らず、複数の選択線を含む半導体装置全般においても生じる問題である。
本発明による半導体装置は、それぞれ異なるアドレスが割り当てられた複数の選択線を含む複数の回路ブロックと、前記複数の回路ブロックにそれぞれ含まれる前記複数の選択線のアドレス範囲に関する情報と供給されたアドレス信号とを比較することによって、前記複数の回路ブロックのいずれかを選択する第１の選択回路と、前記アドレス信号に基づいて、前記第１の選択回路によって選択された前記回路ブロックに含まれる前記複数の選択線のいずれかを選択する第２の選択回路とを備えることを特徴とする。
本発明によれば、アドレス範囲に関する情報を参照することによって回路ブロックの選択を行っていることから、回路ブロックを選択するための第１の選択回路に必要な素子数を削減することができるとともに、デコード速度を高速化することも可能となる。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 メモリセルアレイ１１の構成を説明するための模式図である。 メモリマットＭＡＴの一部を拡大して示す回路図である。 メモリセルアレイ１１を１６個のメモリマットＭＡＴ０〜ＭＡＴ１５に分割した例を示す模式図である。 メモリセルアレイ１１を８個のメモリマットＭＡＴ０〜ＭＡＴ７に分割した例を示す模式図である。 メモリセルアレイ１１を１２個のメモリマットＭＡＴ０〜ＭＡＴ１１に分割した例を示す模式図である。 マットセレクタ１２ａの構成を示すブロック図である。 デコーダ１００の構成を示すブロック図である。 プリデコーダ２００の回路図である。 デコーダ２１０，３１０，３２０の真理値表である。 デコーダ２２０の真理値表である。 プリデコーダ３００の回路図である。 デコーダ３３０の真理値表である。 セレクタ９０の回路図である。 マットセレクタ１２ａの動作の一例を示すタイミング図である。 変形例によるメモリセルアレイ１１の構成を示す模式図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０はＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。メモリセルアレイ１１は複数のメモリマットに分割されているが、これについては後述する。
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＥＳＥＴなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。ロウデコーダ１２はマットセレクタ１２ａとワードセレクタ１２ｂを含んでいるが、これについては後述する。本発明においてはマットセレクタ１２ａを「第１の選択回路」、ワードセレクタ１２ｂを「第２の選択回路」と呼ぶことがある。
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路３９によって生成される。特に、入出力回路１６にはリードデータＤＱを出力する出力回路１６ａが含まれており、リードデータＤＱの出力は内部クロック信号ＬＣＬＫに同期して行われる。
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号である。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
内部クロック信号ＩＣＬＫは、ＤＬＬ回路３９にも供給される。ＤＬＬ回路３９は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、選択されたワード線ＷＬの電位に相当する。内部電位ＶＡＲＹはセンスアンプによって駆動される一方のビット線ＢＬの電位に相当する。他方のビット線ＢＬは電源電位ＶＳＳに駆動される。内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
図２は、メモリセルアレイ１１の構成を説明するための模式図である。
図２に示すように、メモリセルアレイ１１は複数のメモリマットＭＡＴに分割されている。隣接する２つのメモリマットＭＡＴ間には、センスアンプ領域ＳＡＡが配置されている。各メモリマットＭＡＴは、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。これら複数のメモリマットＭＡＴは、ロウデコーダ１２に含まれるマットセレクタ１２ａによっていずれか一つが選択される。また、選択されたメモリマットＭＡＴに含まれる複数のワード線ＷＬは、ロウデコーダ１２に含まれるワードセレクタ１２ｂによっていずれか一つが選択される。
図３は、メモリマットＭＡＴの一部を拡大して示す回路図である。
図３に示すように、各メモリマットＭＡＴは、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置されたメモリセルＭＣとを有している。本実施形態においては、メモリセルＭＣはＤＲＡＭセルであり、セルトランジスタとセルキャパシタの直列回路によって構成される。セルトランジスタのゲート電極は対応するワード線ＷＬに接続され、セルトランジスタのソース又はドレインは、対応するビット線ＢＬに接続される。
ワード線ＷＬは、Ｘ方向に延在するワードセレクタ１２ｂに接続されており、ロウアドレスに基づいていずれかのワード線ＷＬが活性化される。また、ビット線ＢＬは、センスアンプ領域ＳＡＡ内においてＹ方向に配列されたセンスアンプＳＡに接続されている。センスアンプＳＡもロウアドレスに基づいて活性化される。図示しないが、センスアンプＳＡはカラムスイッチを介してデータ配線に接続される。カラムスイッチの選択はカラムアドレスに基づいて行われる。
このように、本実施形態においてはメモリセルアレイ１１がオープンビット線方式である。したがって、各センスアンプＳＡは、互いに異なるメモリマットＭＡＴに設けられた一対のビット線ＢＬに接続され、これらの電位差を増幅する。１つのセンスアンプＳＡに接続されるビット線ＢＬの長さは、１つのメモリマットＭＡＴに割り当てられるワード線ＷＬの数によって決まる。
図４は、メモリセルアレイ１１を１６個のメモリマットＭＡＴ０〜ＭＡＴ１５に分割した例を示す模式図である。
一例として、メモリセルアレイ１１に含まれるワード線ＷＬの数が、通常のワード線２０４８本と、冗長ワード線１６本の合計２０６４本であるとすると、図４に示す例では一つのメモリマットＭＡＴに割り当てられるワード線ＷＬの数が１２９本となる。この場合、一つのメモリマットＭＡＴに割り当てられるワード線ＷＬの数が比較的少ないため、１つのセンスアンプＳＡに接続されるビット線ＢＬの長さが短くなる。これにより、センスアンプＳＡの負荷が小さくなるため、センス速度が向上する。その反面、センスアンプ領域ＳＡＡの数が多くなるため、チップ面積が増大するという問題が生じる。また、メモリマットＭＡＴの数が２のべき乗で表現できる数であるため（１６＝２４）、ロウアドレスの上位４ビットであるＸ７〜Ｘ１０を用いてメモリマットＭＡＴの選択を行うことができる。したがって、ロウデコーダ１２に含まれるマットセレクタ１２ａとしては、４ビットのデコーダを用いればよい。４ビットのデコーダは、互いに入力信号の組み合わせが異なる１６個のＮＡＮＤゲート回路によって構成することができる。
図５は、メモリセルアレイ１１を８個のメモリマットＭＡＴ０〜ＭＡＴ７に分割した例を示す模式図である。
本例においてもメモリセルアレイ１１に含まれるワード線ＷＬの数が合計で２０６４本であるとすると、図５に示す例では一つのメモリマットＭＡＴに割り当てられるワード線ＷＬの数が２５８本となる。この場合、一つのメモリマットＭＡＴに割り当てられるワード線ＷＬの数が比較的多いため、１つのセンスアンプＳＡに接続されるビット線ＢＬの長さが長くなる。これにより、センスアンプＳＡの負荷が大きくなるため、センス速度が低下するという問題が生じる。その反面、センスアンプ領域ＳＡＡの数が少なくなるため、チップ面積を縮小することが可能となる。本例においても、メモリマットＭＡＴの数が２のべき乗で表現できる数であるため（８＝２３）、ロウアドレスの上位３ビットであるＸ８〜Ｘ１０を用いてメモリマットＭＡＴの選択を行うことができる。したがって、ロウデコーダ１２に含まれるマットセレクタ１２ａとしては、３ビットのデコーダを用いればよい。３ビットのデコーダは、互いに入力信号の組み合わせが異なる８個のＮＡＮＤゲート回路によって構成することができる。
このように、センスアンプ領域ＳＡＡの占有面積とセンスアンプの動作速度はトレードオフの関係にある。このため、メモリマットＭＡＴの数を２のべき乗で表現できる数に制限すると、センスアンプ領域ＳＡＡの占有面積とセンスアンプの動作速度を最適化することが困難となる。センスアンプ領域ＳＡＡの占有面積とセンスアンプの動作速度を最適化するためには、メモリマットＭＡＴの数を２のべき乗で表現できない数とする必要が生じることがある。
図６は、メモリセルアレイ１１を１２個のメモリマットＭＡＴ０〜ＭＡＴ１１に分割した例を示す模式図である。
本例においてもメモリセルアレイ１１に含まれるワード線ＷＬの数が合計で２０６４本であるとすると、図６に示す例では一つのメモリマットＭＡＴに割り当てられるワード線ＷＬの数が１７２本となる。この場合、一つのメモリマットＭＡＴに割り当てられるワード線ＷＬの数が図４に示した例と図５に示した例のほぼ中間となり、且つ、センスアンプ領域ＳＡＡの数が図４に示した例と図５に示した例のほぼ中間となる。これによって、センスアンプ領域ＳＡＡの占有面積とセンスアンプの動作速度を最適化している。
しかしながら、本例においてはメモリマットＭＡＴの数が２のべき乗で表現できない数であるため、ロウアドレスの上位ビットのみを用いてメモリマットＭＡＴの選択を行うことができない。このため、ロウデコーダ１２に含まれるマットセレクタ１２ａの構成が複雑化する。具体的には、ロウアドレスのビットＸ２〜Ｘ１０からなる９ビットをデコードする必要があり、これを一度にデコードすると必要となる素子数が非常に多くなるとともに、デコード速度も低下する。しかも、メモリマットＭＡＴの境界となるアドレスが２のべき乗で表現できないアドレスであることから、これらのビットＸ２〜Ｘ１０を分割してプリデコードすることもできない。
以下、このような問題を解決可能なマットセレクタ１２ａの回路構成について詳細に説明する。
図７は、マットセレクタ１２ａの構成を示すブロック図である。
図７に示すように、マットセレクタ１２ａは、メモリマットＭＡＴ０〜ＭＡＴ１１にそれぞれ割り当てられたデコーダ１００〜１１１と、デコーダ１００〜１１１からそれぞれ出力される選択信号ＳＥＬ０〜ＳＥＬ１１を受け、これらに基づいてマット選択信号ＰＤ０〜ＰＤ１１を生成するセレクタ９０とを備える。デコーダ１００〜１１１には、ロウアドレスのビットＸ２〜Ｘ１０からなる９ビットが共通に供給されるとともに、それぞれ対応する最小アドレス値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１が供給される。最小アドレス値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１は、それぞれ対応するメモリマットＭＡＴ０〜ＭＡＴ１１に割り当てられた最小アドレスを示しており、Ｘｍｉｎ２〜Ｘｍｉｎ１０からなる９ビットで構成される。したがって、各デコーダ１００〜１１１に供給される最小アドレス値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１は全て異なる値である。最小アドレス値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１は、各メモリマットＭＡＴ０〜ＭＡＴ１１に割り当てられたアドレス範囲に関する情報を構成する。
最小アドレス値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１は、固定的な値であることから、ローレベルとすべきビットについては接地電位ＶＳＳが供給される配線に接続し、ハイレベルとすべきビットについては電源電位ＶＤＤが供給される配線に接続すればよい。或いは、最小アドレス値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１に対応するヒューズ又は不揮発性の記憶素子を設け、これに所定の値をプログラムすることによって最小アドレス値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１を得ることも可能である。
図８は、デコーダ１００の構成を示すブロック図である。他のデコーダ１０１〜１１１についても、それぞれ対応する最小アドレス値ＭＩＮＡＤＤ１〜ＭＩＮＡＤＤ１１が供給される他は、図８に示すデコーダ１００と同じ構成を有しているため、重複する説明は省略する。
図８に示すように、デコーダ１００は、３つのプリデコーダ２００，３００，４００と、これらの出力信号に基づいて選択信号ＳＥＬ０を生成する論理ゲート回路Ｇ１〜Ｇ４とを備える。プリデコーダ２００は、ロウアドレスのビットＸ２〜Ｘ４からなる３ビットと、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ２〜Ｘｍｉｎ４からなる３ビットを受け、これらに基づいて信号ＥＱＵ０を生成する。また、プリデコーダ３００は、ロウアドレスのビットＸ５〜Ｘ７からなる３ビットと、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７からなる３ビットを受け、これらに基づいて信号ＥＱＵ１，ＢＩＧ１を生成する。さらに、プリデコーダ４００は、ロウアドレスのビットＸ８〜Ｘ１０からなる３ビットと、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ８〜Ｘｍｉｎ１０からなる３ビットを受け、これらに基づいて信号ＥＱＵ２，ＢＩＧ２を生成する。
プリデコーダ２００から出力される信号ＥＱＵ０は、ロウアドレスのビットＸ２〜Ｘ４の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ２〜Ｘｍｉｎ４の値と同じか、それ以上である場合にハイレベルとなる。プリデコーダ３００から出力される信号ＥＱＵ１は、ロウアドレスのビットＸ５〜Ｘ７の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７の値と同じであればハイレベルとなり、信号ＢＩＧ１は、ロウアドレスのビットＸ５〜Ｘ７の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７の値よりも大きければハイレベルとなる。同様に、プリデコーダ４００から出力される信号ＥＱＵ２は、ロウアドレスのビットＸ８〜Ｘ１０の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ８〜Ｘｍｉｎ１０の値と同じであればハイレベルとなり、信号ＢＩＧ２は、ロウアドレスのビットＸ８〜Ｘ１０の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ８〜Ｘｍｉｎ１０の値よりも大きければハイレベルとなる。
図９は、プリデコーダ２００の回路図である。
図９に示すように、プリデコーダ２００は、ロウアドレスのビットＸ２〜Ｘ４をデコードするデコーダ２１０と、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ２〜Ｘｍｉｎ４をデコードするデコーダ２２０と、デコーダ２１０，２２０からの出力信号を論理和演算する論理回路２３０とを備える。デコーダ２１０は、ロウアドレスのビットＸ２〜Ｘ４に基づいて出力信号Ａ０〜Ａ７のいずれか１ビットを活性化させる通常のデコーダである。デコーダ２１０の真理値表を図１０に示す。デコーダ２２０は、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ２〜Ｘｍｉｎ４に基づいて、出力信号Ｂ０〜Ｂ７の１ビット〜８ビットを活性化させるデコーダである。デコーダ２２０の真理値表を図１１に示す。
このようにして生成される出力信号Ａ０〜Ａ７及びＢ０〜Ｂ７が論理回路２３０によって論理和演算される。論理回路２３０は、出力信号Ａ０〜Ａ７の１ビットとこれに対応する出力信号Ｂ０〜Ｂ７の１ビットを受ける８つのＮＡＮＤゲート回路と、これら８つのＮＡＮＤゲート回路の出力を受ける８入力のＮＡＮＤゲート回路によって構成されている。これにより、上述の通り、ロウアドレスのビットＸ２〜Ｘ４の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ２〜Ｘｍｉｎ４の値と同じかそれ以上であれば、プリデコーダ２００から出力される信号ＥＱＵ０はハイレベルとなる。その他の場合は、信号ＥＱＵ０はローレベルとなる。
図１２は、プリデコーダ３００の回路図である。
図１２に示すように、プリデコーダ３００は、ロウアドレスのビットＸ５〜Ｘ７をデコードするデコーダ３１０と、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７をデコードするデコーダ３２０，３３０と、デコーダ３１０，３２０からの出力信号を論理和演算する論理回路３４０と、デコーダ３１０，３３０からの出力信号を論理和演算する論理回路３５０とを備える。デコーダ３１０は、ロウアドレスのビットＸ５〜Ｘ７に基づいて出力信号Ｃ０〜Ｃ７のいずれか１ビットを活性化させる通常のデコーダである。すなわちその機能はデコーダ２１０と同じであり、真理値表は図１０と同様である。
デコーダ３２０は、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７に基づいて、出力信号Ｄ０〜Ｄ７の１ビットを活性化させる通常のデコーダである。すなわちその機能はデコーダ２１０と同じであり、真理値表は図１０と同様である。一方、デコーダ３３０は、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７に基づいて、出力信号Ｅ０〜Ｅ７の０ビット〜７ビットを活性化させるデコーダである。デコーダ３３０の真理値表を図１３に示す。
このようにして生成される出力信号Ｃ０〜Ｃ７及びＤ０〜Ｄ７は、論理回路３４０によって論理和演算される。論理回路３４０の回路構成は、図９に示した論理回路２３０と同様である。これにより、上述の通り、ロウアドレスのビットＸ５〜Ｘ７の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７の値と同じであれば、プリデコーダ３００から出力される信号ＥＱＵ１はハイレベルとなる。その他の場合は、信号ＥＱＵ１はローレベルとなる。また、出力信号Ｃ０〜Ｃ７及びＥ０〜Ｅ７は、論理回路３５０によって論理和演算される。論理回路３５０の回路構成も、図９に示した論理回路２３０と同様である。これにより、上述の通り、ロウアドレスのビットＸ５〜Ｘ７の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７の値よりも大きければ、プリデコーダ３００から出力される信号ＢＩＧ１はハイレベルとなる。その他の場合は、信号ＢＩＧ１はローレベルとなる。
プリデコーダ４００の回路構成は、ロウアドレスのビットＸ５〜Ｘ７及び最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ５〜Ｘｍｉｎ７の代わりに、ロウアドレスのビットＸ８〜Ｘ１０及び最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ８〜Ｘｍｉｎ１０が用いられる他は、プリデコーダ３００と同じ回路構成を有している。したがって、ロウアドレスのビットＸ８〜Ｘ１０の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ８〜Ｘｍｉｎ１０の値と同じであれば、プリデコーダ４００から出力される信号ＥＱＵ２はハイレベルとなる。その他の場合は、信号ＥＱＵ２はローレベルとなる。また、ロウアドレスのビットＸ８〜Ｘ１０の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ８〜Ｘｍｉｎ１０の値よりも大きければ、プリデコーダ４００から出力される信号ＢＩＧ２はハイレベルとなる。その他の場合は、信号ＢＩＧ２はローレベルとなる。
このようにして生成される信号ＥＱＵ０〜ＥＱＵ２，ＢＩＧ１，ＢＩＧ２は、図８に示す論理ゲート回路Ｇ１〜Ｇ４に供給される。その結果、ロウアドレスのビットＸ２〜Ｘ１０の値が、最小アドレス値ＭＩＮＡＤＤ０のビットＸｍｉｎ２〜Ｘｍｉｎ１０の値と同じかそれ以上であれば、選択信号ＳＥＬ０がハイレベルとなる。
上述の通り、他のデコーダ１０１〜１１１についても、それぞれ対応する最小アドレス値ＭＩＮＡＤＤ１〜ＭＩＮＡＤＤ１１が供給される他は、図８に示すデコーダ１００と同じ構成を有している。このため、アクセスが要求されたアドレスが、各メモリマットＭＡＴ０〜ＭＡＴ１１にそれぞれ割り当てられた最小アドレス値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１よりも大きい場合、対応する選択信号ＳＥＬ０〜ＳＥＬ１１はハイレベルとなる。
図１４は、セレクタ９０の回路図である。
図１４に示すように、セレクタ９０は、選択信号ＳＥＬｎと選択信号ＳＥＬｎ＋１とを受ける複数の論理ゲート回路によって構成される。但し、ｎ＝０〜１０である。選択信号ＳＥＬ１１を受ける論理ゲート回路については、選択信号ＳＥＬｎ＋１に対応する信号はローレベルに固定される。かかる構成により、選択信号ＳＥＬｎがハイレベルであり、選択信号ＳＥＬｎ＋１がローレベルである場合にのみ、対応するマット選択信号ＰＤ０〜ＰＤ１１がハイレベルに活性化する。したがって、マット選択信号ＰＤ０〜ＰＤ１１のうち、１ビットのみがハイレベルに活性化することになる。
以上がマットセレクタ１２ａの構成である。かかる構成により、アクセスが要求されると、アドレス信号のビットＸ２〜Ｘ１０の値に応じてマット選択信号ＰＤ０〜ＰＤ１１のいずれか１ビットが活性化し、これにより対応するメモリマットＭＡＴ０〜ＭＡＴ１１のいずれかが選択される。本発明においては、アドレス信号のうちマットセレクタ１２ａに供給されるビットを「第１のビット」と呼ぶことがある。したがって、本実施形態においてはビットＸ２〜Ｘ１０が第１のビットである。
そして、選択されたメモリマットＭＡＴに含まれる１７２本のワード線ＷＬは、ワードセレクタ１２ｂによって、アドレスの下位ビットＸ０〜Ｘ７に基づきいずれか１本が選択される。本発明においては、アドレス信号のうちワードセレクタ１２ｂに供給されるビットを「第２のビット」と呼ぶことがある。したがって、本実施形態においてはビットＸ０〜Ｘ７が第２のビットである。このように、本実施形態においては第１のビットと第２のビットが一部重複している。
図１５は、マットセレクタ１２ａの動作の一例を示すタイミング図である。
図１５に示す例では、アクセスが要求されたアドレス信号のビットＸ２〜Ｘ１０の値が１６進数で「０９Ｂ」、２進数で「０１００１１０１１」である場合を示している。また、メモリマットＭＡＴ３に割り当てられたアドレスの最小値ＭＩＮＡＤＤ３は、１６進数で「０８１」、２進数で「０１００００００１」である。この場合、当該アドレスが入力されると、デコーダ１０３に含まれるプリデコーダ２００，３００，４００からの出力ＥＱＵ０〜ＥＱＵ２，ＢＩＧ１，ＢＩＧ２は、図１５に示すとおりとなる。その結果、選択信号ＳＥＬ０〜ＳＥＬ３がハイレベル、選択信号ＳＥＬ４〜ＳＥＬ１１がローレベルとなるため、マット選択信号ＰＤ３がハイレベルに活性化する。これにより、メモリマットＭＡＴ３が選択されることになる。
このように、本実施形態においては、各メモリマットＭＡＴ０〜ＭＡＴ１１に割り当てられたアドレスの最小値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１と、供給されたアドレス信号とを比較することによって、メモリマットＭＡＴ０〜ＭＡＴ１１のいずれかを選択していることから、メモリマットＭＡＴ０〜ＭＡＴ１１の数が２のべき乗で表現できない数である場合であっても、比較的簡単な回路構成で選択動作を行うことが可能となる。これにより、素子数の削減によるチップ面積の削減とデコード速度の高速化を実現することが可能となる。
しかも、各メモリマットＭＡＴ０〜ＭＡＴ１１に割り当てられたアドレスの最小値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１を用いていることから、設計変更によってアドレスの最小値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１が変更となった場合であっても、最小値ＭＩＮＡＤＤ０〜ＭＩＮＡＤＤ１１を生成する回路を設計変更するだけで済む。これに対し、通常のデコード方式を用いた場合には、多数の論理ゲートからなるデコード回路の全体を設計変更する必要が生じ、設計変更に要する期間が長くなってしまう。このような問題は、本実施形態においては生じない。
図１６は、変形例によるメモリセルアレイ１１の構成を示す模式図である。
図１６に示す例では、メモリマットＭＡＴ３とメモリマットＭＡＴ４との間、並びに、メモリマットＭＡＴ７とメモリマットＭＡＴ８との間にセンスアンプ領域ＳＡＡが配置されている。また、ビット線が階層構造を有しており、各メモリマットＭＡＴ０〜ＭＡＴ１１に割り当てられたローカルビット線ＬＢＬは、スイッチＳＷを介してグローバルビット線ＧＢＬに接続されている。そして、一対のグローバルビット線ＧＢＬがセンスアンプＳＡに接続されている。このような構造を有するメモリセルアレイ１１においても、メモリマットＭＡＴ０〜ＭＡＴ１１の選択が必要であり、上述したマットセレクタ１２ａを用いることによって、チップ面積の削減及びデコード速度の高速化を実現することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、各メモリマットＭＡＴ０〜ＭＡＴ１１に割り当てられたアドレスの最小値を参照することによってメモリマットＭＡＴ０〜ＭＡＴ１１のいずれかを選択しているが、本発明がこれに限定されるものではなく、各メモリマットＭＡＴ０〜ＭＡＴ１１に割り当てられたアドレスの最大値を参照することによってメモリマットＭＡＴ０〜ＭＡＴ１１のいずれかを選択しても構わない。さらには、各メモリマットＭＡＴ０〜ＭＡＴ１１に割り当てられたアドレスの最小値と最大値の両方を参照することによってメモリマットＭＡＴ０〜ＭＡＴ１１のいずれかを選択しても構わない。
また、上記実施形態では、本発明をワード線ＷＬの選択に適用した例を説明したが、本発明の適用範囲がこれに限定されるものではなく、他の選択線、例えばカラム選択線を選択するための回路に適用することも可能である。
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１２ａ マットセレクタ
１２ｂ ワードセレクタ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
１６ａ 出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ リフレッシュ制御回路
３６ クロック入力回路
３７ タイミングジェネレータ
３８ 内部電源発生回路
３９ ＤＬＬ回路
９０ セレクタ
１００〜１１１ デコーダ
２００，３００，４００ プリデコーダ
２１０，２２０，３１０，３２０，３３０ デコーダ
２３０，３４０，３５０ 論理回路
ＭＡＴ メモリマット
ＭＩＮＡＤＤ 最小アドレス値
ＰＤ０〜ＰＤ１１ マット選択信号
ＳＡＡ センスアンプ領域
ＷＬ ワード線

Claims (6)

  1. それぞれ異なるアドレスが割り当てられた複数の選択線を含む複数の回路ブロックと、
    前記複数の回路ブロックにそれぞれ含まれる前記複数の選択線のアドレス範囲に関する情報と、供給されたアドレス信号とを比較することによって、前記複数の回路ブロックのいずれかを選択する第１の選択回路と、
    前記アドレス信号に基づいて、前記第１の選択回路によって選択された前記回路ブロックに含まれる前記複数の選択線のいずれかを選択する第２の選択回路と、を備えることを特徴とする半導体装置。
  2. 前記第１の選択回路は、前記アドレス信号を構成する複数のビットのうち、複数の第１のビットに基づいて前記複数の回路ブロックのいずれかを選択し、
    前記第２の選択回路は、前記アドレス信号を構成する複数のビットのうち、複数の第２のビットに基づいて前記複数の選択線のいずれかを選択し、
    前記複数の第１のビットと前記複数の第２のビットは、少なくとも一部が重複していることを特徴とする請求項１に記載の半導体装置。
  3. 前記アドレス範囲に関する情報は、前記複数の回路ブロックにそれぞれ含まれる前記複数の選択線のうち、割り当てられたアドレスが最大値である選択線のアドレス及び割り当てられたアドレスが最小値である選択線のアドレスの少なくとも一方を含むことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記アドレス範囲に関する情報は、前記複数の回路ブロックにそれぞれ含まれる前記複数の選択線のうち、割り当てられたアドレスが最大値である選択線のアドレス及び割り当てられたアドレスが最小値である選択線のアドレスのいずれか一方を含み、他方を含まないことを特徴とする請求項３に記載の半導体装置。
  5. 前記アドレス範囲に関する情報は、固定的に与えられる不揮発情報であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記アドレス信号はロウアドレスであり、前記回路ブロックは複数のメモリセルを含むメモリマットであり、前記選択線は前記複数のメモリセルのいずれかを選択するワード線であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
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