JP2015219938A - 半導体装置 - Google Patents

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Abstract

【課題】冗長ワード線を含むメモリセルアレイに対して正しくターゲットロウリフレッシュ動作を行う。
【解決手段】互いに隣接して配置された冗長ワード線ＲＷＬ１，ＲＷＬ２と、不良アドレス情報を保持するアンチヒューズ回路ＡＦＣ１〜ＡＦＣｎと、入力アドレスと不良アドレス情報とを比較し、両者が一致するとヒット信号ＨＩＴ０を発生する比較部７４と、冗長ワード線ＲＷＬ２に関連するイネーブル信号ＡＦＥＮ１を保持するイネーブル回路ＥＮＣと、ヒット信号ＨＩＴ０及びイネーブル信号ＡＦＥＮ１に応じて使用検出信号ＵＳＥ０を発生する使用検出回路ＤＣ０と、ヒット信号ＨＩＴ０及び使用検出信号ＵＳＥ０に応じて冗長ワード線ＲＷＬ１，ＲＷＬ２を制御するロウプリデコーダ４１及びロウデコーダ４２を備える。本発明によれば、ターゲットロウリフレッシュ動作において未使用の冗長ワード線が選択されることがない。
【選択図】図９

Description

本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置及びこれを備えるシステムに関する。
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御するコントロールデバイスは、リフレッシュ動作を指示するリフレッシュコマンドを定期的にＤＲＡＭに発行する（特許文献１参照）。リフレッシュコマンドは、１リフレッシュサイクル（例えば６４ｍｓｅｃ）の期間に全てのワード線が必ず１回リフレッシュされる頻度でコントロールデバイスから発行される。
特開２０１１−２５８２５９号公報
しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュサイクル未満に低下すると、１リフレッシュサイクルの期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。
このような問題を解決すべく、近年、メモリセルへのアクセス履歴を利用して、情報保持特性の低下したメモリセルに対し、電荷を再生する技術が検討されている。この技術は、ターゲットロウリフレッシュと呼ばれている。
ここで、不良のあるワード線が冗長ワード線に置換されている場合、これを考慮してターゲットロウリフレッシュ動作を行わなければ、誤動作が生じることがある。これは、冗長ワード線には、実際に使用されている冗長ワード線と未使用の冗長ワード線が混在しているからである。つまり、ターゲットロウリフレッシュ動作において未使用の冗長ワード線が選択されると、例えば、未使用の冗長ワード線やこれに接続されたメモリセルにマイクロショートがある場合、他のデータが破壊されてしまう可能性があった。
本発明の一側面による半導体装置は、互いに隣接して配置された第１及び第２の冗長ワード線と、第１の不良アドレス情報を保持する第１の記憶部と、入力アドレスと前記第１の不良アドレス情報とを比較し、前記入力アドレスと前記第１の不良アドレスが一致すると第１のヒット信号を発生する第１の比較部と、前記第２の冗長ワード線に関連する第１のイネーブル情報を保持する第２の記憶部と、前記第１のヒット信号及び前記第１のイネーブル情報に応じて、第１の検出信号を発生する第１の使用検出回路と、前記第１のヒット信号及び前記第１の検出信号に応じて、前記第１及び第２の冗長ワード線の選択状態及び非選択状態を制御するワード線駆動回路と、を備えることを特徴とする。
本発明の他の側面による半導体装置は、互いに隣接して配置された第１の通常ワード線及び第１の冗長ワード線と、第１の不良アドレス情報を保持する第１の記憶部と、入力アドレスと前記第１の不良アドレス情報とを比較し、前記入力アドレスと前記第１の不良アドレスが一致すると第１のヒット信号を活性化させる第１の比較部と、前記第１のヒット信号が活性化している場合、前記第１の通常ワード線及び第１の冗長ワード線を選択するワード線駆動回路と、を備えることを特徴とする。
本発明のさらに他の側面による半導体装置は、互いに隣接して配置された第１の通常ワード線及び第１の冗長ワード線と、前記第１の冗長ワード線に関連する第１のイネーブル情報を保持する第１の記憶部と、前記入力アドレスの値が前記第１の通常ワード線を示していることに応答して、境界判定信号を活性化させる境界判定回路と、前記第１のイネーブル信号が非活性化している場合には前記境界判定信号の活性化に応答して、前記第１の冗長ワード線を選択することなく前記第１の通常ワード線を選択し、前記第１のイネーブル信号が活性化している場合には前記境界判定信号の活性化に応答して、前記第１の通常ワード線及び前記第１の冗長ワード線を選択するワード線駆動回路と、を備えることを特徴とする。
本発明によれば、ターゲットロウリフレッシュ動作において未使用の冗長ワード線が選択されることがない。
本発明の一実施形態による半導体装置１０の構成を示すブロック図である。 通常ワード線ＷＬ及び冗長ワード線ＲＷＬのアドレス割り付けを説明するための図である。 ロウ制御回路２８の構成を示すブロック図である。 ステート信号発生回路３４の回路図である。 ステート信号発生回路３４の動作を説明するための波形図である。 アドレス制御回路３２の回路図である。 論理回路６０の回路図である。 境界判定回路３６の回路図である。 アドレス判定回路３５及び使用判定回路３７の構成を示すブロック図である。 ヒューズセットＦＳＥＴｋの回路図である。 検出回路ＤＣｋの回路図である。 検出回路ＤＣ０の回路図である。 検出回路ＤＣｍの回路図である。 境界判定回路４０の回路図である。 ロウプリデコーダ４１に含まれるアドレス変換回路４３の回路図である。 ロウプリデコーダ４１に含まれるアドレス変換回路４４の回路図である。 ケース１におけるターゲットロウリフレッシュ動作を説明するためのタイミング図である。 ケース２におけるターゲットロウリフレッシュ動作を説明するための第１のタイミング図である。 ケース２におけるターゲットロウリフレッシュ動作を説明するための第２のタイミング図である。 ケース３におけるターゲットロウリフレッシュ動作を説明するためのタイミング図である。 ケース４におけるターゲットロウリフレッシュ動作を説明するための第１のタイミング図である。 ケース２におけるターゲットロウリフレッシュ動作を説明するための第２のタイミング図である。
以下、図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の一実施形態による半導体装置１０の構成を示すブロック図である。
本実施形態による半導体装置１０は、単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、外部のコントローラから入力される外部クロック信号ＣＬＫ及びコマンドアドレス信号Ｃ／Ａに基づいて、メモリセルアレイ２０に対するリード動作又はライト動作を行う。リード動作によってメモリセルアレイ２０から読み出されたデータ信号ＤＡＴＡは、データ制御回路２１及びデータ入出力回路２２を介して外部に出力される。また、ライト動作時において外部から入力されるデータ信号ＤＡＴＡは、データ入出力回路２２及びデータ制御回路２１を介してメモリセルアレイ２０に書き込まれる。
図１に示すように、外部クロック信号ＣＬＫ及び外部コマンドアドレス信号Ｃ／Ａは、入力レシーバ回路２３に入力される。入力レシーバ回路２３に入力された外部クロック信号ＣＬＫは、クロック生成回路２４に供給され、これにより内部クロック信号ｉＣＬＫが生成される。内部クロック信号ｉＣＬＫは、本実施形態による半導体装置１０の動作タイミングを規定するタイミング信号として用いられる。
入力レシーバ回路２３に入力された外部コマンドアドレス信号Ｃ／Ａは、内部コマンドアドレス信号ｉＣ／Ａとしてコマンドデコーダ２５、アドレスラッチ回路２６及びモードレジスタ２７に供給される。コマンドデコーダ２５は、内部コマンドアドレス信号ｉＣ／Ａに含まれるコマンド信号をデコードすることにより、各種制御信号を生成する。コマンドデコーダ２５によって生成される制御信号としては、アクティブ信号ｉＡＣＴ、リードライト信号ｉＷ／Ｒ、リフレッシュ信号ｉＲＥＦ、プリチャージ信号ｉＰＲＥ、アドレス選択信号ＡＤＤＳＥＬ、カラム制御信号ＣＣＴＬなどが含まれる。
アクティブ信号ｉＡＣＴは、内部コマンドアドレス信号ｉＣ／Ａがアクティブコマンドを示している場合に活性化される。アクティブ信号ｉＡＣＴが活性化すると、内部コマンドアドレス信号ｉＣ／Ａに含まれるロウアドレスがアドレスラッチ回路２６にラッチされる。アドレスラッチ回路２６にラッチされたロウアドレスＲＡＤＤ１は、ロウ制御回路２８に供給される。ロウ制御回路２８は、ロウアドレスＲＡＤＤ１に基づいて、メモリセルアレイ２０に含まれる複数の通常ワード線ＷＬ及び複数の冗長ワード線ＲＷＬのいずれかを選択的に活性化する。図１には、メモリセルアレイ２０内に１本の通常ワード線ＷＬ及び１本の冗長ワード線ＲＷＬが示されているが、実際には多数の通常ワード線ＷＬ及び多数の冗長ワード線ＲＷＬが設けられている。
リードライト信号ｉＷ／Ｒは、内部コマンドアドレス信号ｉＣ／Ａがリードコマンド又はライトコマンドを示している場合に活性化される。内部コマンドアドレス信号ｉＣ／Ａがリードコマンド又はライトコマンドを示している場合には、カラム制御信号ＣＣＴＬも活性化する。リードライト信号ｉＷ／Ｒが活性化すると、内部コマンドアドレス信号ｉＣ／Ａに含まれるカラムアドレスがアドレスラッチ回路２６にラッチされる。アドレスラッチ回路２６にラッチされたカラムアドレスＣＡＤＤは、カラム制御回路２９に供給される。カラム制御回路２９は、カラム制御信号ＣＣＴＬが活性化すると、カラムアドレスＣＡＤＤに基づいてメモリセルアレイ２０に含まれる複数のビット線ＢＬのいずれかを選択的に対応するセンスアンプＳＡに接続する。図１には、メモリセルアレイ２０内に１本のビット線ＢＬが示されているが、実際には多数のビット線ＢＬが設けられている。ビット線ＢＬはセンスアンプＳＡに接続されており、センスアンプＳＡを介してデータ信号ＤＡＴＡの読み出し又は書き込みが行われる。
つまり、リード動作時においては、選択された通常ワード線ＷＬと選択されたビット線ＢＬの交点に配置された通常メモリセルＭＣ、或いは、選択された冗長ワード線ＲＷＬと選択されたビット線ＢＬの交点に配置された冗長メモリセルＲＭＣからデータ信号ＤＡＴＡが読み出され、データ制御回路２１及びデータ入出力回路２２を介して外部に出力される。
一方、ライト動作時においては、外部から入力されるデータ信号ＤＡＴＡがデータ入出力回路２２及びデータ制御回路２１を介してメモリセルアレイ２０に供給され、選択された通常ワード線ＷＬと選択されたビット線ＢＬの交点に配置された通常メモリセルＭＣ、或いは、選択された冗長ワード線ＲＷＬと選択されたビット線ＢＬの交点に配置された冗長メモリセルＲＭＣに書き込まれる。
リフレッシュ信号ｉＲＥＦは、内部コマンドアドレス信号ｉＣ／Ａがリフレッシュコマンドを示している場合に活性化される。リフレッシュ信号ｉＲＥＦはロウ制御回路２８に供給され、これにより通常メモリセルＭＣ又は冗長メモリセルＲＭＣのリフレッシュ動作が実行される。
プリチャージ信号ｉＰＲＥは、内部コマンドアドレス信号ｉＣ／Ａがプリチャージコマンドを示している場合に活性化される。プリチャージ信号ｉＰＲＥはロウ制御回路２８に供給され、これにより活性化されていた通常ワード線ＷＬ又は冗長ワード線ＲＷＬが非活性化される。
アドレス選択信号ＡＤＤＳＥＬは、内部コマンドアドレス信号ｉＣ／Ａがアクティブコマンド又はリフレッシュコマンドを示している場合に活性化される。アドレス選択信号ＡＤＤＳＥＬはロウ制御回路２８に供給され、これによりアクセス対象となる通常ワード線ＷＬ又は冗長ワード線ＲＷＬの選択が実行される。
詳細については後述するが、ロウ制御回路２８には多数のアンチヒューズ素子が含まれている。アンチヒューズ素子は、初期状態において絶縁されており、コネクト動作によって絶縁破壊されると導通状態に遷移する素子である。そして、コネクト動作によって一旦導通状態に遷移させると、再び絶縁状態に戻すことはできないため、不揮発性かつ不可逆性の記憶素子として用いることができる。アンチヒューズ素子に対するコネクト動作には、高電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶが使用される。高電位ＶＰＰＳＶ及び負電位ＶＢＢＳＶは、外部から供給される電源電位ＶＤＤ及び接地電位ＶＳＳに基づき、電源回路３０によって生成される。
モードレジスタ２７には、本実施形態による半導体装置１０の動作モードを示すパラメータが設定される。例えば、内部コマンドアドレス信号ｉＣ／Ａがターゲットロウリフレッシュコマンドを示している場合、ターゲットロウリフレッシュモードを示すパラメータがモードレジスタ２７に設定され、ターゲットロウリフレッシュイネーブル信号ＴＲＲＥＮが活性化する。ターゲットロウリフレッシュイネーブル信号ＴＲＲＥＮは、ロウ制御回路２８に供給される。
図２は、通常ワード線ＷＬ及び冗長ワード線ＲＷＬのアドレス割り付けを説明するための図である。
図２に示すように、通常ワード線ＷＬのそれぞれにはＸｎ〜Ｘ０のｎ＋１ビットのロウアドレスが割り当てられており、ロウアドレスによって１本の通常ワード線ＷＬが特定される。同様に、冗長ワード線ＲＷＬのそれぞれにはＲＸｎ〜ＲＸ０のｎ＋１ビットの置換アドレスが割り当てられており、置換アドレスによって１本の冗長ワード線ＲＷＬが特定される。尚、ロウアドレスのビット数と置換アドレスのビット数とを必ずしも同一にする必要はない。例えば、置換アドレスのビット数をロウアドレスのビット数よりも少なくしてもよい。
通常ワード線ＷＬは、ロウアドレスのビットＸｎ〜Ｘ０の値が全て「０」である通常ワード線ＷＬ０から、ロウアドレスのビットＸｎ〜Ｘ０の値が全て「１」である通常ワード線ＷＬＮまで、ロウアドレス順に配列されている。同様に、冗長ワード線ＲＷＬは、置換アドレスのビットＲＸｎ〜ＲＸ０の値が全て「０」である冗長ワード線ＲＷＬ０から、置換アドレスのビットＲＸｎ〜ＲＸ０の値が全て「１」である冗長ワード線ＲＷＬＮまで、置換アドレス順に配列されている。但し、通常ワード線ＷＬは、冗長ワード線ＲＷＬよりも多く設けられることができる。
そして、通常ワード線ＷＬ０〜ＷＬＮと冗長ワード線ＲＷＬ０〜ＲＷＬＮは連続して配置されている。このため、最後の通常ワード線ＷＬＮと最初の冗長ワード線ＲＷＬ０の境界Ｂからみて一方向（図２に示す上方向）は通常ワード線ＷＬ０〜ＷＬＮが配置された通常ワード線エリアＡ１となり、境界Ｂからみて逆方向（図２に示す下方向）は冗長ワード線ＲＷＬ０〜ＲＷＬＮが配置された冗長ワード線エリアＡ２となる。
図２に示すように、ロウアドレスのビットＸｎ〜Ｘ０のうち最下位ビットＸ０のみが異なる２つの通常ワード線ＷＬは、互いに隣接して配置されている。同様に、置換アドレスのビットＲＸｎ〜ＲＸ０のうちの最下位ビットＸ０のみが異なる２つの冗長ワード線ＲＷＬも、互いに隣接して配置されている。そして、いずれかの通常ワード線ＷＬに不良が存在する場合、該不良のある通常ワード線ＷＬのみならず、対をなす別の通常ワード線ＷＬとセットで冗長ワード線ＲＷＬに置換される。例えば、通常ワード線ＷＬＫに不良がある場合、対をなす通常ワード線ＷＬＫ−１，ＷＬＫが例えば冗長ワード線ＲＷＬＪ−１，ＲＷＬＪにまとめて置換される。これは、必要となるアンチヒューズ素子の数を削減するためである。
ここで、ある通常ワード線ＷＬ又は冗長ワード線ＲＷＬに対してアクセスが繰り返されると、これに隣接する通常ワード線ＷＬ又は冗長ワード線ＲＷＬに接続された通常メモリセルＭＣ又は冗長メモリセルＲＭＣの情報保持特性が低下する。情報保持特性の低下した通常メモリセルＭＣ又は冗長メモリセルＲＭＣに対しては、ターゲットロウリフレッシュ動作を行うことによって、情報保持特性を回復させる必要がある。
例えば、図２に示す通常ワード線ＷＬ２に対するアクセスが繰り返されると、これに隣接する通常ワード線ＷＬ１，ＷＬ３に接続された通常メモリセルＭＣの情報保持特性が低下する。この場合、通常ワード線ＷＬ１，ＷＬ３に対してターゲットロウリフレッシュ動作を実行すればよい。このケース（ケース１）では、ターゲットロウリフレッシュ動作の対象となるワード線が全て通常ワード線エリアＡ１に属している。
また、図２に示す通常ワード線ＷＬＮに対するアクセスが繰り返されると、これに隣接する通常ワード線ＷＬＮ−１に接続された通常メモリセルＭＣと、冗長ワード線ＲＷＬ０に接続された冗長メモリセルＲＭＣの情報保持特性が低下する。この場合、通常ワード線ＷＬＮ−１及び冗長ワード線ＲＷＬ０に対してターゲットロウリフレッシュ動作を実行すればよい。このケース（ケース２）では、ターゲットロウリフレッシュ動作の対象となるワード線の一方が通常ワード線エリアＡ１に属し、他方が冗長ワード線エリアＡ２に属している。
さらに、図２に示す冗長ワード線ＲＷＬ０に対するアクセスが繰り返されると、これに隣接する通常ワード線ＷＬＮに接続された通常メモリセルＭＣと、冗長ワード線ＲＷＬ１に接続された冗長メモリセルＲＭＣの情報保持特性が低下する。この場合、通常ワード線ＷＬＮ及び冗長ワード線ＲＷＬ１に対してターゲットロウリフレッシュ動作を実行すればよい。このケース（ケース３）においても、ターゲットロウリフレッシュ動作の対象となるワード線の一方が通常ワード線エリアＡ１に属し、他方が冗長ワード線エリアＡ２に属している。
そして、図２に示す冗長ワード線ＲＷＬ２に対するアクセスが繰り返されると、これに隣接する冗長ワード線ＲＷＬ１，ＲＷＬ３に接続された冗長メモリセルＲＭＣの情報保持特性が低下する。この場合、冗長ワード線ＲＷＬ１，ＲＷＬ３に対してターゲットロウリフレッシュ動作を実行すればよい。このケース（ケース４）では、ターゲットロウリフレッシュ動作の対象となるワード線が全て冗長ワード線エリアＡ２に属している。
このように、通常ワード線エリアＡ１と冗長ワード線エリアＡ２が互いに隣接して連続的に設けられている場合、上述した４つのケースを考慮してターゲットロウリフレッシュ動作を実行する必要がある。この点については追って詳述するが、これら４つのケースのいずれであっても正しくターゲットロウリフレッシュ動作を実行すべく、本実施形態では、ケース１〜ケース４のいずれが発生した場合であっても、正しくターゲットロウリフレッシュ動作を行うために必要な回路を備えている。
まず、ケース１〜ケース４に関して、ターゲットロウリフレッシュの対象となる通常ワード線ＷＬ又は冗長ワード線ＲＷＬのアドレスを生成するために必要な回路（アドレス制御回路、アドレス変換回路４３，４４）が設けられる。また、ケース２に関しては、通常ワード線エリアＡ１のうち、冗長ワード線エリアＡ２に最も近い通常ワード線ＷＬＮがターゲットロウリフレッシュ動作の原因になったことを検知する回路（境界判定回路３６）が設けられる。同様に、ケース３に関しては、冗長ワード線エリアＡ２のうち、通常ワード線エリアＡ１に最も近い冗長ワード線ＲＷＬ０がターゲットロウリフレッシュ動作の原因になったことを検知する回路（境界判定回路４０）が設けられる。さらに、ケース２及びケース４に関して、ターゲットロウリフレッシュ動作を実行すべき冗長ワード線ＲＷＬが実際に使用されているか否かを検出する回路（使用判定回路３７）が設けられる。
図３は、ロウ制御回路２８の構成を示すブロック図である。
図３に示すように、ロウ制御回路２８は、ロウアドレスＲＡＤＤ２を生成するセレクタ３１を備えている。セレクタ３１は、アドレスラッチ回路２６から供給されるロウアドレスＲＡＤＤ１、アドレス制御回路３２から供給されるロウアドレスＲＡＤＤ１ａ及びリフレッシュアドレスカウンタ３３から供給されるロウアドレスＲＡＤＤ１ｂを受け、これらロウアドレスＲＡＤＤ１、ＲＡＤＤ１ａ及びＲＡＤＤ１ｂのいずれかをロウアドレスＲＡＤＤ２として出力する。
セレクタ３１による選択は、アドレス選択信号ＡＤＤＳＥＬ及びステート信号ＴＲＲＳＴ２，ＴＲＲＳＴ３に基づいて行われる。具体的には、アドレス選択信号ＡＤＤＳＥＬがアクティブコマンドの発行を示しており、且つ、ステート信号ＴＲＲＳＴ２，ＴＲＲＳＴ３がいずれもローレベル（非活性レベル）である場合、セレクタ３１はロウアドレスＲＡＤＤ１を選択し、これをロウアドレスＲＡＤＤ２として出力する。また、アドレス選択信号ＡＤＤＳＥＬがアクティブコマンドの発行を示しており、且つ、ステート信号ＴＲＲＳＴ２，ＴＲＲＳＴ３の少なくとも一方がハイレベル（活性レベル）である場合、セレクタ３１はロウアドレスＲＡＤＤ１ａを選択し、これをロウアドレスＲＡＤＤ２として出力する。さらに、アドレス選択信号ＡＤＤＳＥＬがリフレッシュコマンドの発行を示している場合、ステート信号ＴＲＲＳＴ２，ＴＲＲＳＴ３にかかわらず、セレクタ３１はロウアドレスＲＡＤＤ１ｂを選択し、これをロウアドレスＲＡＤＤ２として出力する。
ステート信号ＴＲＲＳＴ２，ＴＲＲＳＴ３は、ステート信号発生回路３４によって生成される。
図４は、ステート信号発生回路３４の回路図である。
図４に示すように、ステート信号発生回路３４は、ＳＲ型のフリップフロップ回路５１と、Ｄラッチ型のフリップフロップ回路５２〜５４を備えている。フリップフロップ回路５１は、ターゲットロウリフレッシュイネーブル信号ＴＲＲＥＮによってセットされ、フリップフロップ回路５４の出力信号によってリセットされる回路であり、その出力信号であるステート信号ＴＲＲＳＴ１はフリップフロップ回路５２〜５４のリセットノードに供給される。フリップフロップ回路５２〜５４のリセットノードはローアクティブであり、したがって、ターゲットロウリフレッシュイネーブル信号ＴＲＲＥＮが活性化するとフリップフロップ回路５２〜５４のリセット状態が解除される。
フリップフロップ回路５２〜５４はこの順に縦続接続されており、いずれもプリチャージ信号ｉＰＲＥに同期してラッチ動作を行う。初段のフリップフロップ回路５２の入力ノードはハイレベルに固定されている。そして、フリップフロップ回路５２の出力信号はステート信号ＴＲＲＳＴ２として用いられ、フリップフロップ回路５３の出力信号はステート信号ＴＲＲＳＴ３として用いられる。フリップフロップ回路５４の出力信号は、上述の通りフリップフロップ回路５１をリセットする。
図５は、ステート信号発生回路３４の動作を説明するための波形図である。
図５に示すように、ターゲットロウリフレッシュイネーブル信号ＴＲＲＥＮが活性化すると、まずステート信号ＴＲＲＳＴ１が活性化する。その後、１回目のプリチャージ信号ｉＰＲＥに応答してステート信号ＴＲＲＳＴ２がハイレベルに活性化し、２回目のプリチャージ信号ｉＰＲＥに応答してステート信号ＴＲＲＳＴ３がハイレベルに活性化し、３回目のプリチャージ信号ｉＰＲＥに応答してステート信号ＴＲＲＳＴ１〜ＴＲＲＳＴ３が全てローレベルに非活性化される。
図６は、アドレス制御回路３２の回路図である。
図６に示すように、ロウアドレスＲＡＤＤ１の最下位ビットＸ０を反転させる反転回路６１と、ロウアドレスＲＡＤＤ１の最下位ビットＸ０以外の上位ビットＸｎ〜Ｘ１を１ビットだけインクリメントするアドレス加算回路６２と、ロウアドレスＲＡＤＤ１の最下位ビットＸ０以外の上位ビットＸｎ〜Ｘ１を１ビットだけデクリメントするアドレス減算回路６３とを備えている。そして、ロウアドレスＲＡＤＤ１及びこれら回路６１〜６３からの出力信号は、セレクタ６４に入力される。
アドレス加算回路６２及びアドレス減算回路６３は、演算イネーブル信号ＣＡＬＥＮがハイレベルに活性化している場合にインクリメント又はデクリメントを実行し、ロウアドレスＲＡＤＤ１の上位ビットＸｎ〜Ｘ１の加算結果又は減算結果を出力する。また、アドレス加算回路６２及びアドレス減算回路６３は、演算イネーブル信号ＣＡＬＥＮがローレベルに非活性化している場合には、インクリメント又はデクリメントをせずに、ロウアドレスＲＡＤＤ１の上位ビットＸｎ〜Ｘ１をそのまま出力する。演算イネーブル信号ＣＡＬＥＮは、図６に示す論理回路６５によって生成される。論理回路６５は、ステート信号ＴＲＲＳＴ３がハイレベルであり、且つ、フラグ信号ＦＬＧ１〜ＦＬＧ３がいずれもローレベルに非活性化している場合に、演算イネーブル信号ＣＡＬＥＮをハイレベルに活性化させる。
セレクタ６４は、選択信号ＳＥＬ２が活性化している場合には、ロウアドレスＲＡＤＤ１の上位ビットＸｎ〜Ｘ１と、反転回路６１によって値が反転された最下位ビットＸ０を合成することにより、ロウアドレスＲＡＤＤ１ａを生成する。また、選択信号ＳＥＬ３が活性化している場合、セレクタ６４は、アドレス加算回路６２又はアドレス減算回路６３から出力されたロウアドレスＲＡＤＤ１の上位ビットＸｎ〜Ｘ１と、反転回路６１によって値が反転された最下位ビットＸ０を合成することにより、ロウアドレスＲＡＤＤ１ａを出力する。具体的には、演算イネーブル信号ＣＡＬＥＮがハイレベルに活性化されている場合、ロウアドレスＲＡＤＤ１の最下位ビットＸ０が「１」であれば、アドレス加算回路６２によってインクリメントされたロウアドレスＲＡＤＤ１の上位ビットＸｎ〜Ｘ１に、反転回路６１によって値が反転された最下位ビットＸ０を合成した値がロウアドレスＲＡＤＤ１ａとして出力され、ロウアドレスＲＡＤＤ１の最下位ビットＸ０が「０」であれば、アドレス減算回路６３によってデクリメントされたロウアドレスＲＡＤＤ１の上位ビットＸｎ〜Ｘ１に、反転回路６１によって値が反転された最下位ビットＸ０を合成した値がロウアドレスＲＡＤＤ１ａとして出力される。また、演算イネーブル信号ＣＡＬＥＮがローレベルに非活性化されている場合、アドレス加算回路６２及びアドレス減算回路６３は、いずれもロウアドレスＲＡＤＤ１の上位ビットＸｎ〜Ｘ１をそのまま出力するので、セレクタ６４が出力するロウアドレスＲＡＤＤ１ａは、ロウアドレスＲＡＤＤ１のＸｎ〜Ｘ０のうち最下位ビットＸ０のみが反転されたものとなる。
さらに、セレクタ６４の出力ノードには、ＯＲゲート回路６６が挿入されている。図６には、ＯＲゲート回路６６を１個のシンボルマークで示しているが、実際には、ロウアドレスＲＡＤＤ１ａのビットＸｎ〜Ｘ０ごとにＯＲゲート回路６６が挿入される。ＯＲゲート回路６６にはフラグ信号ＦＬＧ２が入力されており、これによりフラグ信号ＦＬＧ２がハイレベルに活性化している場合には、ロウアドレスＲＡＤＤ１ａの値は強制的に最大値、つまり、Ｘｎ〜Ｘ０の値が全て「１」となる。Ｘｎ〜Ｘ０の値が全て「１」であるワード線は、図２に示した通常ワード線ＷＬＮに対応する。
選択信号ＳＥＬ２，ＳＥＬ３は、図７に示す論理回路６０によって生成される。論理回路６０の動作は図５に示されており、１回目のプリチャージ信号ｉＰＲＥから２回目のプリチャージ信号ｉＰＲＥまでの期間において選択信号ＳＥＬ２がハイレベルに活性化し、２回目のプリチャージ信号ｉＰＲＥから３回目のプリチャージ信号ｉＰＲＥまでの期間において選択信号ＳＥＬ３がハイレベルに活性化する。
したがって、図５に示すように、ターゲットロウリフレッシュイネーブル信号ＴＲＲＥＮが活性化した後、１回目のプリチャージ信号ｉＰＲＥが発生するまでの期間Ｔ１においては、ロウアドレスＲＡＤＤ１がそのままロウアドレスＲＡＤＤ２として出力される。次に、１回目のプリチャージ信号ｉＰＲＥが発生した後、２回目のプリチャージ信号ｉＰＲＥが発生するまでの期間Ｔ２においては、反転回路６１によって最下位ビットＸ０が反転されたロウアドレスＲＡＤＤ１ａがロウアドレスＲＡＤＤ２として出力される。そして、２回目のプリチャージ信号ｉＰＲＥが発生した後、３回目のプリチャージ信号ｉＰＲＥが発生するまでの期間Ｔ３においては、演算イネーブル信号ＣＡＬＥＮがハイレベルの場合、アドレス加算回路６２によってインクリメントされたロウアドレスＲＡＤＤ１ａ又はアドレス減算回路６３によってデクリメントされたロウアドレスＲＡＤＤ１ａがロウアドレスＲＡＤＤ２として出力される。また、演算イネーブル信号ＣＬＥＮがローレベルの場合、２回目と同様に最下位ビットＸ０が反転されたロウアドレスＲＡＤＤ１ａがロウアドレスＲＡＤＤ２として出力される。
但し、上述した動作は、フラグ信号ＦＬＧ１〜ＦＬＧ３がいずれもローレベルに非活性化している場合の動作であり、フラグ信号ＦＬＧ１〜ＦＬＧ３のいずれかがハイレベルである場合には、上記と異なる動作が実行される。これについては追って詳述する。
図３に戻って、セレクタ３１から出力されるロウアドレスＲＡＤＤ２は、アドレス判定回路３５及び境界判定回路３６に入力される。また、ロウアドレスＲＡＤＤ２の最下位ビットＸ０は使用判定回路３７にも供給される。
アドレス判定回路３５は、ロウアドレスＲＡＤＤ２が不良のある通常ワード線ＷＬのアドレスを示しているか否かを判定する回路である。境界判定回路３６は、ロウアドレスＲＡＤＤ２が通常ワード線エリアＡ１の末端に位置する通常ワード線ＷＬＮのアドレスを示しているか否かを判定する回路である。使用判定回路３７は、ターゲットロウリフレッシュの対象である冗長ワード線ＲＷＬに隣接する冗長ワード線ＲＷＬが使用されているか否かを判定する回路である。
図８は、境界判定回路３６の回路図である。
図８に示すように、境界判定回路３６は、ロウアドレスＲＡＤＤ２を構成するビットＸ０〜Ｘｎを受けるＡＮＤゲート回路７８と、ＡＮＤゲート回路７８の出力をステート信号ＴＲＲＳＴ２に応答してラッチするラッチ回路７９によって構成されている。かかる構成により、ロウアドレスＲＡＤＤ２を構成するビットＸｎ〜Ｘ０の値が全て「１」である場合、ステート信号ＴＲＲＳＴ２に応答して境界判定信号であるフラグ信号ＦＬＧ１がハイレベルに活性化する。つまり、図２に示した通常ワード線ＷＬＮに対応するロウアドレスＲＡＤＤ２が入力されると、ステート信号ＴＲＲＳＴ２に応答してフラグ信号ＦＬＧ１がハイレベルとなる。
図９は、アドレス判定回路３５及び使用判定回路３７の構成を示すブロック図である。
図９に示すように、アドレス判定回路３５は、複数のヒューズセットＦＳＥＴ０〜ＦＳＥＴｍによって構成されている。ヒューズセットＦＳＥＴ０〜ＦＳＥＴｍはそれぞれ不良アドレスを記憶することができ、入力されたロウアドレスＲＡＤＤ２と記憶している不良アドレスが一致した場合、対応するヒット信号ＨＩＴ０〜ＨＩＴｍをハイレベルに活性化させる。
ヒット信号ＨＩＴ０〜ＨＩＴｍは、図３に示すエンコーダ３８に供給される。エンコーダ３８は、ヒット信号ＨＩＴ０〜ＨＩＴｍのいずれかが活性化すると、これをエンコードすることによってロウアドレスＲＡＤＤ３を生成し、これをセレクタ３９に供給する。
セレクタ３９は、いずれのヒット信号ＨＩＴ０〜ＨＩＴｍも活性化していない場合には、ロウアドレスＲＡＤＤ２を選択し、これをロウプリデコーダ４１に供給する。一方、ヒット信号ＨＩＴ０〜ＨＩＴｍのいずれかが活性化している場合には、ロウアドレスＲＡＤＤ３を選択し、これをロウプリデコーダ４１に供給する。
ロウプリデコーダ４１は、ロウアドレスＲＡＤＤ２又はＲＡＤＤ３をプリデコードすることによってロウデコーダ４２を制御する。ロウデコーダ４２は、通常ワード線ロウデコーダと冗長ワード線ロウデコーダとを含み、ロウアドレスＲＡＤＤ２又はＲＡＤＤ３を完全にデコードすることにより、通常ワード線ＷＬ又は冗長ワード線ＲＷＬを選択する。具体的には、セレクタ３９がロウアドレスＲＡＤＤ２を選択している場合、ロウデコーダ４２によっていずれかの通常ワード線ＷＬが選択される。一方、セレクタ３９がロウアドレスＲＡＤＤ３を選択している場合、ロウデコーダ４２によっていずれかの冗長ワード線ＲＷＬが選択される。ロウプリデコーダ４１及びロウデコーダ４２は、ワード線駆動回路を構成する。
図１０は、ヒューズセットＦＳＥＴｋの回路図である。
図１０に示すように、ヒューズセットＦＳＥＴｋは、アンチヒューズ回路ＡＦＣ１〜ＡＦＣｎ（第１の記憶部）と、イネーブル回路ＥＮＣ（第２の記憶部）を備える。アンチヒューズ回路ＡＦＣ１〜ＡＦＣｎは、アドレスＲＡＤＤ２のビットＸ１〜Ｘｎにそれぞれ対応する回路であり、いずれもアンチヒューズ素子ＡＦ、ロード回路７１及び比較回路７２によって構成されている。アドレスＲＡＤＤ２の最下位ビットＸ０に対応するアンチヒューズ回路は設けられていない。
アンチヒューズ素子ＡＦは、初期状態において絶縁されており、コネクト動作によって絶縁破壊されると導通状態に遷移する素子である。アンチヒューズ素子ＡＦの導通状態はロード回路７１によって検出され、絶縁状態であればロード回路７１の出力はハイレベルとなり、導通状態であればロード回路７１の出力はローレベルとなる。ロード回路７１の出力は比較回路７２に入力され、ロウアドレスＲＡＤＤ２の対応するビットの論理レベルと比較される。そして両者が一致すると、比較回路７２は出力信号Ｃ１〜Ｃｎをハイレベルとする。逆に、両者が不一致である場合、比較回路７２は出力信号Ｃ１〜Ｃｎをローレベルとする。
イネーブル回路ＥＮＣは、アンチヒューズ素子ＡＦ、ロード回路７１及びインバータ回路７３によって構成されている。イネーブル回路ＥＮＣは、当該ヒューズセットＦＳＥＴｋが使用されているか否かを示す回路であり、使用する場合にはイネーブル回路ＥＮＣのアンチヒューズ素子ＡＦがコネクトされる。これにより、当該ヒューズセットＦＳＥＴｋが使用されている場合、イネーブル回路ＥＮＣから出力されるイネーブル信号ＡＦＥＮｋがハイレベルとなる。
アンチヒューズ回路ＡＦＣ１〜ＡＦＣｎの出力信号Ｃ１〜Ｃｎ及びイネーブル信号ＡＦＥＮｋは、比較部であるＡＮＤゲート回路７４に入力される。これにより、イネーブル信号ＡＦＥＮｋがハイレベルに活性化していることを条件として、入力されたロウアドレスＲＡＤＤ２のビットＸ１〜ＸｎとヒューズセットＦＳＥＴｋに記憶されている不良アドレスが完全に一致したことに応答して、ヒット信号ＨＩＴｋが活性化する。
他のヒューズセットＦＳＥＴ０〜ＦＳＥＴｍについても同様の回路構成を有しており、それぞれヒット信号ＨＩＴ０〜ＨＩＴｍを生成する。
ヒット信号ＨＩＴ０〜ＨＩＴｍは、上述の通りエンコーダ３８に入力されるとともに、使用判定回路３７及びＯＲゲート回路７７にも入力される。図９に示すように、使用判定回路３７は、ヒューズセットＦＳＥＴ０〜ＦＳＥＴｍに対応する検出回路ＤＣ０〜ＤＣｍを有している。また、ＯＲゲート回路７７は、ヒット信号ＨＩＴ０〜ＨＩＴｍのいずれか１つでもハイレベルをとると、ヒット信号ＨＩＴａをハイレベルに活性化させる。ヒット信号ＨＩＴａは、使用判定回路３７の検出回路ＤＣ０に供給される。
図１１は、検出回路ＤＣｋの回路図である。
図１１に示すように、検出回路ＤＣｋは、イネーブル信号ＡＦＥＮｋ−１とロウアドレスＲＡＤＤ２の最下位ビットＸ０の反転信号を受けるＡＮＤゲート回路８１と、イネーブル信号ＡＦＥＮｋ＋１とロウアドレスＲＡＤＤ２の最下位ビットＸ０を受けるＡＮＤゲート回路８２と、ＡＮＤゲート回路８１，８２の出力信号を受けるＯＲゲート回路８３と、ヒット信号ＨＩＴｋとＯＲゲート回路８３の出力信号を受けるＡＮＤゲート回路８４とを備える。かかる構成により、ヒット信号ＨＩＴｋがハイレベルに活性化すると、ロウアドレスＲＡＤＤ２の最下位ビットＸ０がローレベル、且つ、イネーブル信号ＡＦＥＮｋ−１がハイレベルであるか、或いは、ロウアドレスＲＡＤＤ２の最下位ビットＸ０がハイレベル、且つ、イネーブル信号ＡＦＥＮｋ＋１がハイレベルである場合、使用検出信号ＵＳＥｋがハイレベルに活性化する。
使用検出信号ＵＳＥｋは、ヒット信号ＨＩＴｋに基づきアクセスされるべき冗長ワード線ＲＷＬに隣接する別の冗長ワード線ＲＷＬが使用されていることを示す信号として用いられる。両端に位置する検出回路ＤＣ０及びＤＣｍを除く、他の検出回路ＤＣ１〜ＤＣｍ−１についても、図１０に示した検出回路ＤＣｋと同様の回路構成を有している。つまり、ＡＮＤゲート回路８１は一つ前のヒューズセットＦＳＥＴのイネーブル信号ＡＦＥＮを受け、ＡＮＤゲート回路８２は一つ後のヒューズセットＦＳＥＴのイネーブル信号ＡＦＥＮを受ける構成である。
これに対し、ヒューズセットＦＳＥＴ０、即ち、通常ワード線ＷＬＮに隣接する冗長ワード線ＲＷＬ０に対応する検出回路ＤＣ０や、ヒューズセットＦＳＥＴｍに対応する検出回路ＤＣｍについては、図１１に示した検出回路ＤＣｋとは異なる回路構成を有している。
図１２は、検出回路ＤＣ０の回路図である。
図１２に示すように、検出回路ＤＣ０は、ＯＲゲート回路８５，８８が追加されているとともに、ＡＮＤゲート回路８１，８２がＡＮＤゲート回路８６，８７に置き換えられている。ＯＲゲート回路８８は、図７のＯＲゲート回路７７から供給されるヒット信号ＨＩＴａと、フラグ信号ＦＬＧ１の反転信号とを受け、その出力をＯＲゲート回路８５に供給する。ＯＲゲート回路８５は、ＯＲゲート回路８８の出力信号及びヒット信号ＨＩＴ０を受け、その出力をＡＮＤゲート回路８４に供給する。また、ＡＮＤゲート回路８６は、イネーブル信号ＡＦＥＮ０と、ヒット信号ＨＩＴ０の反転信号と、ロウアドレスＲＡＤＤ２の最下位ビットＸ０を受ける。さらに、ＡＮＤゲート回路８７は、イネーブル信号ＡＦＥＮ１と、フラグ信号ＦＬＧ１の反転信号と、ロウアドレスＲＡＤＤ２の最下位ビットＸ０を受ける。その他の構成は、図１１に示した検出回路ＤＣｋと同じ回路構成を有している。
かかる構成により、ヒット信号ＨＩＴ０がハイレベル、且つ、フラグ信号ＦＬＧ１がローレベルである場合は、ロウアドレスＲＡＤＤ２の最下位ビットＸ０がハイレベル、且つ、イネーブル信号ＡＦＥＮ１がハイレベルである場合に、使用検出信号ＵＳＥ０がハイレベルに活性化する。また、ヒット信号ＨＩＴａがローレベル、即ちいずれのヒット信号ＨＩＴ０〜ＨＩＴｍもローレベル、且つ、フラグ信号ＦＬＧ１がハイレベルである場合は、ロウアドレスＲＡＤＤ２の最下位ビットＸ０がハイレベル、且つ、イネーブル信号ＡＦＥＮ０がハイレベルである場合に、使用検出信号ＵＳＥ０がハイレベルに活性化する。尚、フラグ信号ＦＬＧ１がハイレベルであったとしても、ヒット信号ＨＩＴａがハイレベル、即ちいずれかのヒット信号ＨＩＴ０〜ＨＩＴｍがハイレベル、のときには、使用信号ＵＳＥ０は活性化しない。
図１３は、検出回路ＤＣｍの回路図である。
図１３に示すように、検出回路ＤＣｍは、ＡＮＤゲート回路８２の一方の入力ノードがローレベルに固定されている点において、図１１に示した検出回路ＤＣｋと相違している。その他の構成は、図１１に示した検出回路ＤＣｋと同じ回路構成を有している。
かかる構成により、ヒット信号ＨＩＴｍがハイレベルに活性化すると、ロウアドレスＲＡＤＤ２の最下位ビットＸ０がローレベル、且つ、イネーブル信号ＡＦＥＮｍ−１がハイレベルである場合に限り、使用検出信号ＵＳＥｍがハイレベルに活性化する。
このようにして生成される使用検出信号ＵＳＥ０〜ＵＳＥｍは、ＯＲゲート回路７５を介してラッチ回路７６に入力される。ラッチ回路７６は、ステート信号ＴＲＲＳＴ２に同期してラッチ動作を行うため、いずれかの使用検出信号ＵＳＥ０〜ＵＳＥｍがハイレベルである場合、ステート信号ＴＲＲＳＴ２に同期してフラグ信号ＦＬＧ３がハイレベルに活性化する。
図１４は、境界判定回路４０の回路図である。
図１４に示すように、境界判定回路４０は、ステート信号ＴＲＲＳＴ３に同期してヒット信号ＨＩＴ０をラッチするラッチ回路９１と、ラッチ回路９１の出力信号とロウアドレスの最下位ビットＸ０の反転信号を受けるＡＮＤゲート回路９２からなる。かかる構成により、ヒット信号ＨＩＴ０がハイレベルであり、ロウアドレスの最下位ビットＸ０が「０」である場合、ステート信号ＴＲＲＳＴ３に同期して境界判定信号であるフラグ信号ＦＬＧ２がハイレベルに活性化する。
図１５は、ロウプリデコーダ４１に含まれるアドレス変換回路４３の回路図である。
図１５に示すように、アドレス変換回路４３は、フラグ信号ＦＬＧ１、使用検出信号ＵＳＥ０及びステート信号ＴＲＲＳＴ３を受けるＡＮＤゲート回路９３と、ＡＮＤゲート回路９３の出力信号によって活性化される切り替え回路９４を備える。切り替え回路９４は、ＡＮＤゲート回路９３の出力信号がハイレベルになると、切り替え信号ＦＲＣ０を活性化する。切り替え信号ＦＲＣ０が活性化すると、セレクタ３９から入力されるロウアドレスＲＡＤＤ２，ＲＡＤＤ３の値にかかわらず、ロウデコーダ４２によって冗長ワード線ＲＷＬ０が強制的に選択される。したがって、フラグ信号ＦＬＧ１及び使用検出信号ＵＳＥ０の両方が活性化している場合、ステート信号ＴＲＲＳＴ３に応答して冗長ワード線ＲＷＬ０が強制的に選択されることになる。
図１６は、ロウプリデコーダ４１に含まれるアドレス変換回路４４の回路図である。
図１６に示すように、アドレス変換回路４４は、フラグ信号ＦＬＧ１の反転信号、フラグ信号ＦＬＧ３及びステート信号ＴＲＲＳＴ３を受けるＡＮＤゲート回路９５と、ＡＮＤゲート回路９５の出力信号によって活性化される切り替え回路９６を備える。切り替え回路９６は、ＡＮＤゲート回路９５の出力信号がハイレベルになると、切り替え信号ＦＲＣ１を活性化する。切り替え信号ＦＲＣ１が活性化すると、セレクタ３９から入力されるロウアドレスＲＡＤＤ３の値が変更され、ロウアドレスＲＡＤＤ３に対応する冗長ワード線ＲＷＬに隣接する冗長ワード線ＲＷＬのうち、置換アドレスＲＸｎ〜ＲＸ０の最下位ビットＲＸ０のみが異なる冗長ワード線ＲＷＬとは反対側の冗長ワード線ＲＷＬが強制的に選択される。したがって、フラグ信号ＦＬＧ１が非活性化しており、且つ、フラグ信号ＦＬＧ３が活性化している場合、ステート信号ＴＲＲＳＴ３に応答して、ロウアドレスＲＡＤＤ３に対応する冗長ワード線ＲＷＬに隣接する冗長ワード線ＲＷＬが強制的に選択されることになる。
以上が本実施形態による半導体装置１０の回路構成である。次に、本実施形態による半導体装置１０の動作について、ケースごとに図１７〜図２２を参照して説明する。
［ケース１］
図１７は、ケース１におけるターゲットロウリフレッシュ動作を説明するためのタイミング図である。ケース１とは、通常ワード線ＷＬｉ（例えば、図２に示す通常ワード線ＷＬ２）に対するアクセスが繰り返されたことに応答して、これに隣接する通常ワード線ＷＬｉ−１，ＷＬｉ＋１（例えばＷＬ１，ＷＬ３）に対してターゲットロウリフレッシュ動作を実行するケースである。つまり、ターゲットロウリフレッシュ動作の原因となったワード線と、ターゲットロウリフレッシュ動作の対象となるワード線がいずれも通常ワード線エリアＡ１に属しているケースである。
尚、図１７においては、ロウプリデコーダ４１から出力されるアドレス、つまり、実際にアクセスされる通常ワード線ＷＬ又は冗長ワード線ＲＷＬのアドレスをＲＡＤＤ４と表記している。この点は、以下の図１８〜図２２においても同様である。
まず、ある通常ワード線ＷＬｉ（例えば通常ワード線ＷＬ２）に対するアクセス数が所定値を超えると、外部のコントローラからターゲットロウリフレッシュコマンドＴＲＲが発行される（時刻ｔ１１）。これにより、モードレジスタ２７から出力されるターゲットロウリフレッシュイネーブル信号ＴＲＲＥＮが活性化するため、ステート信号ＴＲＲＳＴ１がハイレベルとなる。
この状態で、以下のようにして１回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラからターゲットアドレス、つまり、通常ワード線ＷＬｉのロウアドレス、つまり、ターゲットアドレス（図１７では「Ｔａｒｇｅｔ Ｒｏｗ」と表記）がアクティブコマンドＡＣＴとともに入力される（時刻ｔ１２）。これにより、コマンドデコーダ２５はアクティブ信号ｉＡＣＴを活性化させることから、ロウ制御回路２８はロウアクセスを実行する。
この時点では、ステート信号ＴＲＲＳＴ２，ＴＲＲＳＴ３はローレベルであることから、図３に示したセレクタ３１は、外部から入力されたロウアドレスＲＡＤＤ１（ターゲットアドレス）を選択し、これをロウアドレスＲＡＤＤ２として出力する。ロウアドレスＲＡＤＤ２は、アドレス判定回路３５に入力されるが、本ケースではターゲットアドレスが不良アドレスではなく、このため、ヒット信号ＨＩＴ０〜ＨＩＴｍはいずれも活性化しない。また、本ケースでは、ターゲットアドレスが示す通常ワード線ＷＬが冗長ワード線エリアＡ２に隣接する通常ワード線ＷＬＮではないことから、フラグ信号ＦＬＧ１もローレベルである。さらに、ヒット信号ＨＩＴ０〜ＨＩＴｍがいずれも活性化しないため、フラグ信号ＦＬＧ２，ＦＬＧ３もローレベルである。
このため、ロウプリデコーダ４１及びロウデコーダ４２は、外部から入力されたターゲットアドレスが示す通常ワード線ＷＬｉを選択し、これに接続された通常メモリセルＭＣがリフレッシュされる。その後、プリチャージコマンドＰＲＥが発行されると、コマンドデコーダ２５によってプリチャージ信号ｉＰＲＥが発生し、ステート信号ＴＲＲＳＴ２がハイレベルに変化する（時刻ｔ１３）。これにより、選択信号ＳＥＬ２もハイレベルとなる。
以上により、１回目のターゲットロウリフレッシュ動作が完了する。このように、１回目のターゲットロウリフレッシュ動作においては、ターゲットアドレスが示す通常ワード線ＷＬｉが選択される。図１７には、ターゲットアドレスが通常ワード線ＷＬ２に該当する場合が示されている。
次に、２回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラから再びターゲットアドレスがアクティブコマンドＡＣＴとともに入力される（時刻ｔ１４）。これにより、ロウ制御回路２８は再びロウアクセスを実行するが、この時点でステート信号ＴＲＲＳＴ２がハイレベルであることから、セレクタ３１はアドレス制御回路３２から出力されるロウアドレスＲＡＤＤ１ａを選択し、ロウアドレスＲＡＤＤ２として出力する。アドレス制御回路３２は、選択信号ＳＥＬ２がハイレベルに活性化していることから、入力されたターゲットアドレスの最下位ビットＸ０を反転させ、これをロウアドレスＲＡＤＤ１ａとして出力している。
このようにして生成されたロウアドレスＲＡＤＤ２は、最下位ビットＸ０以外の上位ビットＸｎ〜Ｘ１がターゲットアドレスの上位ビットＸｎ〜Ｘ１と同じであることから、やはりヒット信号ＨＩＴ０〜ＨＩＴｍはいずれも活性化しない。
したがって、ロウプリデコーダ４１及びロウデコーダ４２は、外部から入力されたターゲットアドレスが示す通常ワード線ＷＬｉの一方側に隣接する通常ワード線ＷＬｉ−１又はＷＬｉ＋１（例えば通常ワード線ＷＬ３）を選択し、これに接続された通常メモリセルＭＣをリフレッシュする。その後、プリチャージコマンドＰＲＥが発行されると、ステート信号ＴＲＲＳＴ３がハイレベルに変化する（時刻ｔ１５）。これにより、選択信号ＳＥＬ２の代わりに選択信号ＳＥＬ３がハイレベルとなる。
以上により、２回目のターゲットロウリフレッシュ動作が完了する。このように、２回目のターゲットロウリフレッシュ動作においては、ターゲットアドレスが示す通常ワード線ＷＬｉの一方側に隣接する通常ワード線ＷＬｉ−１又はＷＬｉ＋１が選択される。通常ワード線ＷＬｉと通常ワード線ＷＬｉ−１又はＷＬｉ＋１は、最下位ビットＸ０のみが相違するワード線である。
次に、３回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラから再びターゲットアドレスがアクティブコマンドＡＣＴとともに入力される（時刻ｔ１６）。これにより、ロウ制御回路２８は再びロウアクセスを実行するが、この時点でステート信号ＴＲＲＳＴ３がハイレベルであることから、セレクタ３１はアドレス制御回路３２から出力されるロウアドレスＲＡＤＤ１ａを選択し、ロウアドレスＲＡＤＤ２として出力する。ここで、選択信号ＳＥＬ３がハイレベルに活性化しており、かつ、フラグ信号ＦＬＧ１〜３のいずれもがローレベルに非活性化されているため、演算イネーブル信号ＣＡＬＥＮがハイレベルに活性化されている。その結果、アドレス制御回路３２は、入力されたターゲットアドレスの上位ビットＸｎ〜Ｘ０をインクリメント又はデクリメントし、これに反転された最下位ビットＸ０を合成して、ロウアドレスＲＡＤＤ１ａとして出力している。
アドレス制御回路３２によってターゲットアドレスの上位ビットＸｎ〜Ｘ１がデクリメントされるのは、ターゲットアドレスの最下位ビットＸ０が「０」である場合である。逆に、アドレス制御回路３２によってターゲットアドレスの上位ビットＸｎ〜Ｘ１がインクリメントされるのは、ターゲットアドレスの最下位ビットＸ０が「１」である場合である。したがって、ターゲットアドレスが示すワード線が通常ワード線ＷＬ２であれば、ターゲットアドレスがデクリメントされ、通常ワード線ＷＬ１を示すロウアドレスＲＡＤＤ２が生成される。
尚、本例では、通常ワード線ＷＬｉ−１又はＷＬｉ＋１に不良はなく、このため冗長ワード線ＲＷＬへの置換が行われていないものとして説明する。したがって、３回目のターゲットロウリフレッシュ動作においても、ヒット信号ＨＩＴ０〜ＨＩＴｍは活性化しない。
これにより、ロウプリデコーダ４１及びロウデコーダ４２は、外部から入力されたターゲットアドレスが示す通常ワード線ＷＬｉの他方側に隣接する通常ワード線ＷＬｉ−１又はＷＬｉ＋１を選択し、これに接続された通常メモリセルＭＣをリフレッシュする。その後、プリチャージコマンドＰＲＥが発行されると、ステート信号ＴＲＲＳＴ１〜ＴＲＲＳＴ３が全てローレベルに変化する（時刻ｔ１７）。
以上により、３回目のターゲットロウリフレッシュ動作が完了する。このように、３回目のターゲットロウリフレッシュ動作においては、ターゲットアドレスが示す通常ワード線ＷＬｉの他方側に隣接する通常ワード線ＷＬｉ−１又はＷＬｉ＋１が選択される。
このように、ケース１においては、ターゲットアドレス示す通常ワード線ＷＬｉと、通常ワード線ＷＬｉの一方側に隣接する通常ワード線ＷＬｉ＋１と、通常ワード線ＷＬｉの他方側に隣接する通常ワード線ＷＬｉ＋１が順次選択される。これにより、低下した情報保持特性が回復する。
尚、上記の例では、通常ワード線ＷＬｉ−１及びＷＬｉ＋１に不良がないものとして説明したが、通常ワード線ＷＬｉ−１又はＷＬｉ＋１に不良があり、冗長ワード線ＲＷＬに置換されている場合は、３回目のターゲットロウリフレッシュ動作において置換先の冗長ワード線ＲＷＬが選択される。但し、この動作は必須でない。
［ケース２（その１）］
図１８は、ケース２におけるターゲットロウリフレッシュ動作を説明するための第１のタイミング図である。ケース２とは、冗長ワード線エリアＡ２に隣接する通常ワード線ＷＬＮに対するアクセスが繰り返されたことに応答して、これに隣接する通常ワード線ＷＬＮ−１及び冗長ワード線ＲＷＬ０に対してターゲットロウリフレッシュ動作を実行するケースである。つまり、ターゲットロウリフレッシュ動作の原因となったワード線が通常ワード線エリアＡ１に属し、ターゲットロウリフレッシュ動作の対象となるワード線の一方が通常ワード線エリアＡ１に属し、他方が冗長ワード線エリアＡ２に属しているケースである。ここでは、通常ワード線ＷＬＮは不良ではないとする。また、ここでは、ケース２のうち、冗長ワード線ＲＷＬ０が使用されている場合について説明する。
まず、通常ワード線ＷＬＮに対するアクセス数が所定値を超えると、外部のコントローラからターゲットロウリフレッシュコマンドＴＲＲが発行される（時刻ｔ２１）。これにより、モードレジスタ２７から出力されるターゲットロウリフレッシュイネーブル信号ＴＲＲＥＮが活性化するため、ステート信号ＴＲＲＳＴ１がハイレベルとなる。
この状態で、以下のようにして１回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラからターゲットアドレス、つまり、通常ワード線ＷＬＮのロウアドレスがアクティブコマンドＡＣＴとともに入力される（時刻ｔ２２）。これに関連する動作は、図１７を用いて説明したとおりであり、外部から入力されたターゲットアドレスが示す通常ワード線ＷＬＮが選択され、これに接続された通常メモリセルＭＣがリフレッシュされる。
但し、ケース２では、ターゲットアドレスが通常ワード線ＷＬＮを示す値、つまり、Ｘｎ〜Ｘ０の値が全て「１」である。このため、境界判定回路３６に含まれるＡＮＤゲート回路７８は、ハイレベルを出力している。
その後、プリチャージコマンドＰＲＥが発行されると、ステート信号ＴＲＲＳＴ２及び選択信号ＳＥＬ２がハイレベルに変化する（時刻ｔ２３）。これにより、境界判定回路３６に含まれるラッチ回路７９がハイレベルに信号をラッチすることから、フラグ信号ＦＬＧ１がハイレベルに活性化する。
以上により、１回目のターゲットロウリフレッシュ動作が完了する。このように、１回目のターゲットロウリフレッシュ動作においては、ターゲットアドレスが示す通常ワード線ＷＬＮが選択される。
次に、２回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラから再びターゲットアドレスがアクティブコマンドＡＣＴとともに入力される（時刻ｔ２４）。これに関連する動作は、図１７を用いて説明したとおりであり、外部から入力されたターゲットアドレスの最下位ビットＸ０を反転したロウアドレスＲＡＤＤ２が生成され、これに対応する通常ワード線ＷＬＮ−１が選択される。
その後、プリチャージコマンドＰＲＥが発行されると、ステート信号ＴＲＲＳＴ３及び選択信号ＳＥＬ３がハイレベルに変化する（時刻ｔ２５）。
以上により、２回目のターゲットロウリフレッシュ動作が完了する。このように、２回目のターゲットロウリフレッシュ動作においては、ターゲットアドレスが示す通常ワード線ＷＬＮの一方側に隣接する通常ワード線ＷＬＮ−１が選択される。通常ワード線ＷＬＮと通常ワード線ＷＬＮ−１は、最下位ビットＸ０のみが相違するワード線である。
次に、３回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラから再びターゲットアドレスがアクティブコマンドＡＣＴとともに入力される（時刻ｔ２６）。これにより、ロウ制御回路２８は再びロウアクセスを実行する。本ケースでは、この時点でフラグ信号ＦＬＧ１がハイレベルに活性化しているため、演算イネーブル信号ＣＡＬＥＮはローレベルに固定される。このため、ステート信号ＴＲＲＳＴ３がハイレベルに変化しても、アドレス制御回路３２によるインクリメント又はデクリメントは禁止され、最下位ビットＸ０が反転されたロウアドレスＲＡＤＤ２が出力される。
上述の通り、通常ワード線ＷＬＮは不良ではないため、図１２に示したヒット信号ＨＩＴａはローレベルのままである。そして、本例では、冗長ワード線ＲＷＬ０が使用されているため、ヒューズセットＦＳＥＴ０に対応するイネーブル信号ＡＦＥＮ０はハイレベルである。このため、図１２に示したＡＮＤゲート回路８６の入力が全てハイレベルとなることから、使用検出信号ＵＳＥ０がハイレベルとなる。これにより、使用検出信号ＵＳＥ０、フラグ信号ＦＬＧ１及びステート信号ＴＲＲＳＴ３が全てハイレベルとなることから、図１５に示したアドレス変換回路４３は、切り替え信号ＦＲＣ０を活性化させる。その結果、入力されたロウアドレスＲＡＤＤ２にかかわらず、冗長ワード線ＲＷＬ０が強制的に選択される。
その後、プリチャージコマンドが発行されると、ステート信号ＴＲＲＳＴ１〜ＴＲＲＳＴ３が全てローレベルに変化する（時刻ｔ２７）。
以上により、３回目のターゲットロウリフレッシュ動作が完了する。このように、３回目のターゲットロウリフレッシュ動作においては、ターゲットアドレスが示す通常ワード線ＷＬＮの他方側に隣接する冗長ワード線ＲＷＬ０が選択される。
このように、ケース２において冗長ワード線ＲＷＬ０が使用されている場合、ターゲットアドレス示す通常ワード線ＷＬＮと、通常ワード線ＷＬＮの一方側に隣接する通常ワード線ＷＬＮ−１と、通常ワード線ＷＬＮの他方側に隣接する冗長ワード線ＲＷＬ０が順次選択される。
［ケース２（その２）］
図１９は、ケース２におけるターゲットロウリフレッシュ動作を説明するための第２のタイミング図である。ここでは、ケース２のうち、冗長ワード線ＲＷＬ０が未使用である場合について説明する。
時刻ｔ３１〜ｔ３５に応答した動作は図１８と同様である。つまり、１回目のターゲットロウリフレッシュ動作において通常ワード線ＷＬＮが選択され、２回目のターゲットロウリフレッシュ動作において通常ワード線ＷＬＮ−１が選択される。
次に、３回目のターゲットロウリフレッシュ動作に関連してターゲットアドレスが入力される（時刻ｔ３６）。本例では、冗長ワード線ＲＷＬ０が未使用であるため、ヒューズセットＦＳＥＴ０に対応するイネーブル信号ＡＦＥＮ０がローレベルである。これにより、使用検出信号ＵＳＥ０がローレベルを維持するため、アドレス変換回路４３による強制的なアドレス変換は行われない。この場合、３回目のターゲットロウリフレッシュ動作においても、２回目と同様、通常ワード線ＷＬＮ−１が選択される。
このように、ケース２において冗長ワード線ＲＷＬ０が未使用である場合、ターゲットアドレス示す通常ワード線ＷＬＮと、通常ワード線ＷＬＮの一方側に隣接する通常ワード線ＷＬＮ−１が順次選択される一方、冗長ワード線ＲＷＬ０は選択されない。これにより、未使用の冗長ワード線ＲＷＬ０を選択することによる予期せぬ誤動作が防止される。
［ケース３］
図２０は、ケース３におけるターゲットロウリフレッシュ動作を説明するためのタイミング図である。ケース３とは、通常ワード線エリアＡ１に隣接する冗長ワード線ＲＷＬ０に対するアクセスが繰り返されたことに応答して、これに隣接する通常ワード線ＷＬＮ及び冗長ワード線ＲＷＬ１に対してターゲットロウリフレッシュ動作を実行するケースである。つまり、ターゲットロウリフレッシュ動作の原因となったワード線が冗長ワード線エリアＡ２に属し、ターゲットロウリフレッシュ動作の対象となるワード線の一方が通常ワード線エリアＡ１に属し、他方が冗長ワード線エリアＡ２に属しているケースである。
まず、ターゲットロウリフレッシュコマンドＴＲＲが発行され（時刻ｔ４１）、ステート信号ＴＲＲＳＴ１がハイレベルとなる。次に、冗長ワード線ＲＷＬ０の置換元である不良ワード線ＷＬｔのアドレスがターゲットアドレスとしてコントローラから入力される（時刻ｔ４２）。
この時点では、ステート信号ＴＲＲＳＴ２，ＴＲＲＳＴ３はローレベルであることから、図３に示したセレクタ３１は、外部から入力されたロウアドレスＲＡＤＤ１（ターゲットアドレス）を選択し、これをロウアドレスＲＡＤＤ２として出力する。ロウアドレスＲＡＤＤ２はアドレス判定回路３５に入力されるが、本ケースではターゲットアドレスが不良アドレスであり、ヒット信号ＨＩＴ０が活性化する。
ここで、ターゲットアドレスの最下位ビットＸ０は「０」であることから、ロウプリデコーダ４１及びロウデコーダ４２は、ヒット信号ＨＩＴ０及びターゲットアドレスの最下位ビットＸ０に基づき、冗長ワード線ＲＷＬ０を選択する。その後、プリチャージコマンドＰＲＥが発行されると、ステート信号ＴＲＲＳＴ２及び選択信号ＳＥＬ２がハイレベルに変化する（時刻ｔ４３）。
以上により、１回目のターゲットロウリフレッシュ動作が完了する。このように、１回目のターゲットロウリフレッシュ動作においては、置換先である冗長ワード線ＲＷＬ０が選択される。尚、ヒット信号ＨＩＴ０がハイレベルに活性化しても、ロウアドレスＲＡＤＤ２の最下位ビットＸ０が「０」である場合は、図１２に示す回路構成により、使用検出信号ＵＳＥ０は活性化しない。
次に、２回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラから再びターゲットアドレスがアクティブコマンドＡＣＴとともに入力される（時刻ｔ４４）。これにより、ロウ制御回路２８は再びロウアクセスを実行するが、この時点でステート信号ＴＲＲＳＴ２がハイレベルであることから、セレクタ３１はアドレス制御回路３２から出力されるロウアドレスＲＡＤＤ１ａを選択し、ロウアドレスＲＡＤＤ２として出力する。アドレス制御回路３２は、選択信号ＳＥＬ２がハイレベルに活性化していることから、入力されたターゲットアドレスの最下位ビットＸ０を反転させ、これをロウアドレスＲＡＤＤ１ａとして出力している。
このようにして生成されたロウアドレスＲＡＤＤ２は、最下位ビットＸ０以外の上位ビットＸｎ〜Ｘ１がターゲットアドレスの上位ビットＸｎ〜Ｘ１と同じであることから、やはりヒット信号ＨＩＴ０が活性化する。
したがって、ロウプリデコーダ４１及びロウデコーダ４２は、ヒット信号ＨＩＴ０及びターゲットアドレスの最下位ビットＸ０に基づき、冗長ワード線ＲＷＬ０の一方側に隣接する冗長ワード線ＲＷＬ１を選択する。その後、プリチャージコマンドが発行されると、ステート信号ＴＲＲＳＴ３及び選択信号ＳＥＬ３がハイレベルに変化する（時刻ｔ４５）。
以上により、２回目のターゲットロウリフレッシュ動作が完了する。このように、２回目のターゲットロウリフレッシュ動作においては、置換先である冗長ワード線ＲＷＬ０の一方側に隣接する冗長ワード線ＲＷＬ１が選択される。冗長ワード線ＲＷＬ０と冗長ワード線ＲＷＬ１は、最下位ビットＸ０のみが相違するワード線である。
また、ステート信号ＴＲＲＳＴ３の活性化に応答して、境界判定回路４０はハイレベルのヒット信号ＨＩＴ０をラッチすることから、フラグ信号ＦＬＧ２がハイレベルに変化する。
次に、３回目のターゲットロウリフレッシュ動作に関連してターゲットアドレスが入力される（時刻ｔ４６）。しかしながら、本例ではフラグ信号ＦＬＧ２がハイレベルであることから、アドレス制御回路３２から出力されるロウアドレスＲＡＤＤ１ａは、Ｘｎ〜Ｘ０の値が全て「１」となる。Ｘｎ〜Ｘ０の値が全て「１」であるワード線は、図２に示した通常ワード線ＷＬＮに対応する。これにより、３回目のターゲットロウリフレッシュ動作においては、入力されたターゲットアドレスとは無関係に、通常ワード線ＷＬＮが選択される。尚、境界判定回路３６に含まれるＡＮＤゲート回路７８の出力信号はハイレベルとなるが、この時点でステート信号ＴＲＲＳＴ２がすでにハイレベルであることから、ラッチ回路７９がラッチ動作を行うことはなく、したがってフラグ信号ＦＬＧ１はローレベルに維持される。
このように、ケース３においては、置換先である冗長ワード線ＲＷＬ０、冗長ワード線ＲＷＬ０の一方側に隣接する冗長ワード線ＲＷＬ１と、冗長ワード線ＲＷＬ０の他方側に隣接する通常ワード線ＷＬＮが順次選択される。
尚、上記の例では、通常ワード線ＷＬＮに不良がないものとして説明したが、通常ワード線ＷＬＮに不良があり、冗長ワード線ＲＷＬに置換されている場合は、３回目のターゲットロウリフレッシュ動作において置換先の冗長ワード線ＲＷＬが選択される。但し、この動作は必須でない。
［ケース４（その１）］
図２１は、ケース４におけるターゲットロウリフレッシュ動作を説明するための第１のタイミング図である。ケース４とは、冗長ワード線ＲＷＬｊ（例えば図２に示す冗長ワード線ＲＷＬ２）に対するアクセスが繰り返されたことに応答して、これに隣接する冗長ワード線ＲＷＬｊ−１，ＲＷＬｊ＋１（例えばＲＷＬ１，ＲＷＬ３）に対してターゲットロウリフレッシュ動作を実行するケースである。つまり、ターゲットロウリフレッシュ動作の原因となったワード線と、ターゲットロウリフレッシュ動作の対象となるワード線がいずれも冗長ワード線エリアＡ２に属しているケースである。ここでは、ケース４のうち、冗長ワード線ＲＷＬｊ−１，ＲＷＬｊ＋１がいずれも使用されている場合について説明する。
まず、ターゲットロウリフレッシュコマンドＴＲＲが発行され（時刻ｔ５１）、ステート信号ＴＲＲＳＴ１がハイレベルとなる。次に、冗長ワード線ＲＷＬｊ（例えば冗長ワード線ＲＷＬ２）の置換元である不良ワード線ＷＬｔのアドレスがターゲットアドレスとしてコントローラから入力される（時刻ｔ５２）。
この時点では、ステート信号ＴＲＲＳＴ２，ＴＲＲＳＴ３はローレベルであることから、図３に示したセレクタ３１は、外部から入力されたロウアドレスＲＡＤＤ１（ターゲットアドレス）を選択し、これをロウアドレスＲＡＤＤ２として出力する。ロウアドレスＲＡＤＤ２はアドレス判定回路３５に入力されるが、本ケースではターゲットアドレスが不良アドレスであることから、ヒット信号ＨＩＴｋが活性化する。これにより、ロウプリデコーダ４１及びロウデコーダ４２は、ヒット信号ＨＩＴｋ及びターゲットアドレスの最下位ビットＸ０に基づき、冗長ワード線ＲＷＬｊを選択する。その後、プリチャージコマンドが発行されると、ステート信号ＴＲＲＳＴ２及び選択信号ＳＥＬ２がハイレベルに変化する（時刻ｔ５３）。
以上により、１回目のターゲットロウリフレッシュ動作が完了する。このように、１回目のターゲットロウリフレッシュ動作においては、置換先である冗長ワード線ＲＷＬｊが選択される。置換先である冗長ワード線ＲＷＬｊとは、例えば冗長ワード線ＲＷＬ２である。
ここで、ヒット信号ＨＩＴｋは、ヒット信号ＨＩＴ１〜ＨＩＴｍのいずれかである。つまり、ヒット信号ＨＩＴ０ではない。例えば、冗長ワード線ＲＷＬｊが冗長ワード線ＲＷＬ２である場合、ヒット信号ＨＩＴ１が活性化する。また、この場合、ターゲットアドレスの最下位ビットＸ０は「０」である。
そして、本例では、冗長ワード線ＲＷＬｊに隣接する冗長ワード線ＲＷＬｊ−１，ＲＷＬｊ＋１が使用されていることから、図１１に示す検出回路ＤＣｋにはハイレベルのイネーブル信号ＡＦＥＮｋ−１又はＡＦＥＮｋ＋１が入力されている。このため、検出回路ＤＣｋは、使用検出信号ＵＳＥｋをハイレベルに活性化させ、これがステート信号ＴＲＲＳＴ２に応答してラッチされる。つまり、フラグ信号ＦＬＧ３がハイレベルとなる。
次に、２回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラから再びターゲットアドレスがアクティブコマンドＡＣＴとともに入力される（時刻ｔ５４）。これにより、ロウ制御回路２８は再びロウアクセスを実行するが、この時点でステート信号ＴＲＲＳＴ２がハイレベルであることから、セレクタ３１はアドレス制御回路３２から出力されるロウアドレスＲＡＤＤ１ａを選択し、ロウアドレスＲＡＤＤ２として出力する。アドレス制御回路３２は、選択信号ＳＥＬ２がハイレベルに活性化していることから、入力されたターゲットアドレスの最下位ビットＸ０を反転させ、これをロウアドレスＲＡＤＤ１ａとして出力している。
このようにして生成されたロウアドレスＲＡＤＤ２は、最下位ビットＸ０以外の上位ビットＸｎ〜Ｘ１がターゲットアドレスの上位ビットＸｎ〜Ｘ１と同じであることから、やはりヒット信号ＨＩＴｋが活性化する。
したがって、ロウプリデコーダ４１及びロウデコーダ４２は、ヒット信号ＨＩＴｋ及びターゲットアドレスの最下位ビットＸ０に基づき、冗長ワード線ＲＷＬｊの一方側に隣接する冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１（例えば冗長ワード線ＲＷＬ３）を選択する。その後、プリチャージコマンドＰＲＥが発行されると、ステート信号ＴＲＲＳＴ３及び選択信号ＳＥＬ３がハイレベルに変化する（時刻ｔ５５）。
以上により、２回目のターゲットロウリフレッシュ動作が完了する。このように、２回目のターゲットロウリフレッシュ動作においては、置換先である冗長ワード線ＲＷＬｊの一方側に隣接する冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１が選択される。冗長ワード線ＲＷＬｊと冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１は、最下位ビットＸ０のみが相違するワード線である。
次に、３回目のターゲットロウリフレッシュ動作が行われる。まず、コントローラから再びターゲットアドレスがアクティブコマンドＡＣＴとともに入力される（時刻ｔ５６）。これにより、ロウ制御回路２８は再びロウアクセスを実行する。本ケースでは、この時点でフラグ信号ＦＬＧ３がハイレベルに活性化しているため、演算イネーブル信号ＣＡＬＥＮはローレベルに固定される。このため、ステート信号ＴＲＲＳＴ３がハイレベルに変化しても、アドレス制御回路３２によるインクリメント又はデクリメントは禁止され、最下位ビットＸ０が反転されたロウアドレスＲＡＤＤ２が出力される。
そして、本例では、フラグ信号ＦＬＧ３がハイレベルであり、且つ、フラグ信号ＦＬＧ１はローレベルであることから、図１６に示したアドレス変換回路４４は、切り替え信号ＦＲＣ１を活性化させる。その結果、ロウデコーダ４２は、冗長ワード線ＲＷＬｊに隣接する冗長ワード線ＲＷＬのうち、ロウアドレスの最下位ビットＸ０が異なる冗長ワード線ＲＷＬとは反対側の冗長ワード線ＲＷＬを強制的に選択する。例えば、入力されたアドレスが冗長ワード線ＲＷＬ２を示している場合、冗長ワード線ＲＷＬ１を強制的に選択する。これにより、冗長ワード線ＲＷＬｊの他方側に隣接する冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１が選択される。
その後、プリチャージコマンドＰＲＥが発行されると、ステート信号ＴＲＲＳＴ１〜ＴＲＲＳＴ３が全てローレベルに変化する（時刻ｔ５７）。
以上により、３回目のターゲットロウリフレッシュ動作が完了する。
このように、ケース４において隣接する冗長ワード線ＲＷＬｊ−１及びＲＷＬｊ＋１が使用されている場合、置換先である冗長ワード線ＲＷＬｊ、冗長ワード線ＲＷＬｊの一方側に隣接する冗長ワード線ＲＷＬｊ−１と、冗長ワード線ＲＷＬｊの他方側に隣接する通常ワード線ＷＬｊ＋１が順次選択される。
［ケース４（その２）］
図２２は、ケース４におけるターゲットロウリフレッシュ動作を説明するための第２のタイミング図である。ここでは、ケース４のうち、冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１が未使用である場合について説明する。
時刻ｔ６１〜ｔ６５に応答した動作は図２１と同様である。つまり、１回目のターゲットロウリフレッシュ動作において冗長ワード線ＲＷＬｊが選択され、２回目のターゲットロウリフレッシュ動作において冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１が選択される。
次に、３回目のターゲットロウリフレッシュ動作に関連してターゲットアドレスが入力される（時刻ｔ６６）。本例では、冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１が未使用であるため、ロウアドレスの最下位ビットＸ０が「０」であればイネーブル信号ＡＦＥＮｋ−１がローレベルであり、ロウアドレスの最下位ビットＸ０が「１」であればイネーブル信号ＡＦＥＮｋ＋１がローレベルとなっているはずである。このため、使用検出信号ＵＳＥｋはローレベルを維持することから、ステート信号ＴＲＲＳＴ２が活性化してもフラグ信号ＦＬＧ３はローレベルのままとなる。したがって、アドレス変換回路４４による強制的なアドレス変換は行われず、３回目のターゲットロウリフレッシュ動作においても、２回目と同様、冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１が再度選択される。
このように、ケース４において冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１が未使用である場合、置換先の冗長ワード線ＲＷＬｊと、冗長ワード線ＲＷＬｊの一方側に隣接する冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１が順次選択される一方、他方側に隣接する冗長ワード線ＲＷＬｊ−１又はＲＷＬｊ＋１は選択されない。これにより、未使用の冗長ワード線ＲＷＬを選択することによる予期せぬ誤動作が防止される。
以上説明したように、本実施形態による半導体装置１０では、冗長ワード線の存在を考慮してターゲットロウリフレッシュ動作が行われることから、未使用の冗長ワード線やこれに接続されたメモリセルにマイクロショートがある場合であっても、このような冗長ワード線が選択されることがない。これにより、正しいターゲットロウリフレッシュ動作を実現することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ 半導体装置
２０ メモリセルアレイ
２１ データ制御回路
２２ データ入出力回路
２３ 入力レシーバ回路
２４ クロック生成回路
２５ コマンドデコーダ
２６ アドレスラッチ回路
２７ モードレジスタ
２８ ロウ制御回路
２９ カラム制御回路
３０ 電源回路
３１ セレクタ
３２ アドレス制御回路
３３ リフレッシュアドレスカウンタ
３４ ステート信号発生回路
３５ アドレス判定回路
３６ 境界判定回路
３７ 使用判定回路
３８ エンコーダ
３９ セレクタ
４０ 境界判定回路
４１ ロウプリデコーダ
４２ ロウデコーダ
４３，４４ アドレス変換回路
５１〜５４ フリップフロップ回路
６０ 論理回路
６１ 反転回路
６２ アドレス加算回路
６３ アドレス減算回路
６４ セレクタ
６５ 論理回路
６６ ＯＲゲート回路
７１ ロード回路
７２ 比較回路
７３ インバータ回路
７４ ＡＮＤゲート回路
７５ ＯＲゲート回路
７６ ラッチ回路
７８ ＡＮＤゲート回路
７９ ラッチ回路
８１，８２，８４，８６，８７ ＡＮＤゲート回路
８３，８５ ＯＲゲート回路
９１，９４ ラッチ回路
９２，９３，９５ ＡＮＤゲート回路
９４，９６ 切り替え回路
Ａ１ 通常ワード線エリア
Ａ２ 冗長ワード線エリア
ＡＦ アンチヒューズ素子
ＡＦＣ１〜ＡＦＣｎ アンチヒューズ回路
Ｂ 境界
ＢＬ ビット線
ＤＣ０〜ＤＣｍ 検出回路
ＥＮＣ イネーブル回路
ＦＳＥＴ０〜ＦＳＥＴｍ ヒューズセット
ＭＣ 通常メモリセル
ＲＭＣ 冗長メモリセル
ＲＷＬ 冗長ワード線
ＷＬ 通常ワード線

Claims (19)

  1. 互いに隣接して配置された第１及び第２の冗長ワード線と、
    第１の不良アドレス情報を保持する第１の記憶部と、
    入力アドレスと前記第１の不良アドレス情報とを比較し、前記入力アドレスと前記第１の不良アドレスが一致すると第１のヒット信号を発生する第１の比較部と、
    前記第２の冗長ワード線に関連する第１のイネーブル情報を保持する第２の記憶部と、
    前記第１のヒット信号及び前記第１のイネーブル情報に応じて、第１の検出信号を発生する第１の使用検出回路と、
    前記第１のヒット信号及び前記第１の検出信号に応じて、前記第１及び第２の冗長ワード線の選択状態及び非選択状態を制御するワード線駆動回路と、を備えることを特徴とする半導体装置。
  2. 前記第１の使用検出回路は、前記第１のヒット信号及び前記第１のイネーブル情報がいずれも活性化していることに応答して、前記第１の検出信号を活性化させ、
    前記ワード線駆動回路は、前記第１のヒット信号が活性化し且つ前記第１の検出信号が非活性化している場合、前記第２の冗長ワード線を選択することなく前記第１の冗長ワード線を選択し、前記第１のヒット信号及び前記第１の検出信号が活性化している場合、前記第１及び第２の冗長ワード線を選択することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の記憶部は、前記第１の冗長ワード線に関連する第２のイネーブル情報をさらに保持し、
    前記第１の比較部は、前記第２のイネーブル信号が活性化していることを条件として、前記入力アドレスと前記第１の不良アドレスが一致すると前記第１のヒット信号を発生することを特徴とする請求項２に記載の半導体装置。
  4. 第２の不良アドレス情報を保持する第３の記憶部と、
    前記入力アドレスと前記第２の不良アドレス情報とを比較し、前記入力アドレスと前記第２の不良アドレスとが一致すると、前記第１のイネーブル信号が活性化していることを条件として第２のヒット信号を発生する第２の比較部と、をさらに備え、
    前記ワード線駆動回路は、前記第１のヒット信号、前記第２のヒット信号及び前記第１の検出信号に応じて、前記第１及び第２の冗長ワード線の選択状態及び非選択状態を制御することを特徴とする請求項３に記載の半導体装置。
  5. 前記ワード線駆動回路は、前記第２のヒット信号が活性化している場合、前記第１のヒット信号にかかわらず、前記第２の冗長ワード線を選択することを特徴とする請求項４に記載の半導体装置。
  6. 前記第２のヒット信号及び前記第２のイネーブル情報に応じて、第２の検出信号を発生する第２の使用検出回路をさらに備え、
    前記ワード線駆動回路は、前記第１のヒット信号、前記第２のヒット信号、前記第１の検出信号及び前記第２の検出信号に応じて、前記第１及び第２の冗長ワード線の選択状態及び非選択状態を制御することを特徴とする請求項５に記載の半導体装置。
  7. 前記第２の使用検出回路は、前記第２のヒット信号及び前記第２のイネーブル情報がいずれも活性化していることに応答して、前記第２の検出信号を活性化させ、
    前記ワード線駆動回路は、前記第２のヒット信号が活性化し且つ前記第２の検出信号が非活性化している場合、前記第１の冗長ワード線を選択することなく前記第２の冗長ワード線を選択し、前記第２のヒット信号及び前記第２の検出信号が活性化している場合、前記第１及び第２の冗長ワード線を選択することを特徴とする請求項６に記載の半導体装置。
  8. 互いに隣接して配置された第１の通常ワード線及び第３の冗長ワード線と、
    第３の不良アドレス情報を保持する第４の記憶部と、
    前記入力アドレスと前記第３の不良アドレス情報とを比較し、前記入力アドレスと前記第３の不良アドレスが一致すると第３のヒット信号を発生する第３の比較部と、をさらに備え、
    前記ワード線駆動回路は、前記第３のヒット信号が活性化している場合、前記第３の冗長ワード線及び前記第１の通常ワード線を選択することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記第３の冗長ワード線に関連する第３のイネーブル情報を保持する第５の記憶部と、
    前記入力アドレスの値が前記第１の通常ワード線を示していることに応答して、境界判定信号を活性化させる境界判定回路と、をさらに備え、
    前記ワード線駆動回路は、前記第３のイネーブル信号及び前記境界判定信号が活性化している場合、前記第１の通常ワード線及び前記第３の冗長ワード線を選択することを特徴とする請求項８に記載の半導体装置。
  10. 互いに隣接して配置された第１の通常ワード線及び第１の冗長ワード線と、
    第１の不良アドレス情報を保持する第１の記憶部と、
    入力アドレスと前記第１の不良アドレス情報とを比較し、前記入力アドレスと前記第１の不良アドレスが一致すると第１のヒット信号を活性化させる第１の比較部と、
    前記第１のヒット信号が活性化している場合、前記第１の通常ワード線及び第１の冗長ワード線を選択するワード線駆動回路と、を備えることを特徴とする半導体装置。
  11. 前記第１の冗長ワード線に関連する第１のイネーブル情報を保持する第２の記憶部と、
    前記入力アドレスの値が前記第１の通常ワード線を示していることに応答して、境界判定信号を活性化させる境界判定回路と、をさらに備え、
    前記ワード線駆動回路は、前記第１のイネーブル信号及び前記境界判定信号が活性化している場合、前記第１の通常ワード線及び前記第１の冗長ワード線を選択することを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１の冗長ワード線との間に前記第１の通常ワード線を挟むよう、前記第１の通常ワード線に隣接して設けられた第２の通常ワード線をさらに備え、
    前記ワード線駆動回路は、前記入力アドレスの値が前記第１の通常ワード線を示している場合、前記第２の通常ワード線をさらに選択することを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１の通常ワード線との間に前記第１の冗長ワード線を挟むよう、前記第１の冗長ワード線に隣接して設けられた第２の冗長ワード線をさらに備え、
    前記ワード線駆動回路は、前記第１のヒット信号が活性化している場合、前記第２の冗長ワード線をさらに選択することを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 前記入力アドレスに含まれる所定の１ビットの論理レベルを制御するアドレス制御回路をさらに備え、
    前記ワード線駆動回路は、前記第１のヒット信号が活性化している場合、前記アドレス制御回路を経由した前記入力アドレスに含まれる前記所定の１ビットに基づいて、前記第１及び第２の冗長ワード線のいずれか一方を選択することを特徴とする請求項１３に記載の半導体装置。
  15. 前記アドレス制御回路は、前記入力アドレスに含まれる前記所定の１ビットを第１の論理レベルとした後、前記入力アドレスに含まれる前記所定の１ビットを第２の論理レベルとし、これにより、前記ワード線駆動回路は、前記第１のヒット信号が活性化している場合、前記第１及び第２の冗長ワード線を順次選択することを特徴とする請求項１４に記載の半導体装置。
  16. 互いに隣接して配置された第１の通常ワード線及び第１の冗長ワード線と、
    前記第１の冗長ワード線に関連する第１のイネーブル情報を保持する第１の記憶部と、
    前記入力アドレスの値が前記第１の通常ワード線を示していることに応答して、境界判定信号を活性化させる境界判定回路と、
    前記第１のイネーブル信号が非活性化している場合には前記境界判定信号の活性化に応答して、前記第１の冗長ワード線を選択することなく前記第１の通常ワード線を選択し、前記第１のイネーブル信号が活性化している場合には前記境界判定信号の活性化に応答して、前記第１の通常ワード線及び前記第１の冗長ワード線を選択するワード線駆動回路と、を備えることを特徴とする半導体装置。
  17. 前記第１の冗長ワード線との間に前記第１の通常ワード線を挟むよう、前記第１の通常ワード線に隣接して設けられた第２の通常ワード線をさらに備え、
    前記ワード線駆動回路は、前記入力アドレスの値が前記第１の通常ワード線を示している場合、前記第１のイネーブル信号にかかわらず、前記第２の通常ワード線をさらに選択することを特徴とする請求項１６に記載の半導体装置。
  18. 前記入力アドレスに含まれる前記所定の１ビットを第１の論理レベルとした後、前記入力アドレスに含まれる前記所定の１ビットを第２の論理レベルとするアドレス制御回路をさらに備え、これにより、前記ワード線駆動回路は、前記第１及び第２の通常ワード線を順次選択することを特徴とする請求項１７に記載の半導体装置。
  19. 前記第１の通常ワード線との間に前記第１の冗長ワード線を挟むよう、前記第１の冗長ワード線に隣接して設けられた第２の冗長ワード線と、
    第１の不良アドレス情報を保持する第１の記憶部と、
    入力アドレスと前記第１の不良アドレス情報とを比較し、前記入力アドレスと前記第１の不良アドレスが一致すると第１のヒット信号を活性化させる第１の比較部と、をさらに備え、
    前記ワード線駆動回路は、前記第１のヒット信号が活性化している場合、前記第１及び第２の冗長ワード線を選択することを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体装置。
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