WO2014115601A1 - 半導体装置 - Google Patents

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WO2014115601A1
WO2014115601A1 PCT/JP2014/050451 JP2014050451W WO2014115601A1 WO 2014115601 A1 WO2014115601 A1 WO 2014115601A1 JP 2014050451 W JP2014050451 W JP 2014050451W WO 2014115601 A1 WO2014115601 A1 WO 2014115601A1
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circuit
activated
decode
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PCT/JP2014/050451
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Inventor
尚幸 宮本
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a row decoder that selects one of a plurality of word lines based on a row address.
  • a semiconductor device such as a DRAM (Dynamic Random Access Memory) selects one of a plurality of word lines based on a row address, and selects one of a plurality of bit lines based on a column address.
  • a method of accessing the memory cells arranged in (1) is employed (see Patent Document 1).
  • the decode signal obtained by decoding the row address is generally reset once to the initial value after the access is completed in order to prevent the transition speed from being lowered due to coupling noise.
  • a semiconductor device includes a row decoder that generates a decode signal by decoding a row address, a plurality of word lines that are selectively activated based on the decode signal, and a plurality of bit lines.
  • a memory cell array including a plurality of memory cells arranged at intersections of the plurality of word lines and a plurality of bit lines, and responding to a second control signal when the first control signal is inactivated.
  • a reset control circuit for resetting the value of the decode signal to an initial value and stopping the reset of the decode signal in response to the second control signal when the first control signal is activated, It is characterized by providing.
  • a semiconductor device includes a row decoder that generates a decode signal by decoding a row address, a plurality of word lines that are selectively activated based on the decode signal, and a plurality of bit lines And a memory cell array including a plurality of memory cells arranged at intersections of the plurality of word lines and a plurality of bit lines, and when the control signal is inactive, the decode signal is generated by a change in the row address. Is changed from the first value to the second value, the value of the decode signal is temporarily reset to an initial value, and when the control signal is activated, the change of the row address changes the decode signal. When changing from the first value to the second value, the second value directly from the first value without resetting the value of the decode signal to the initial value. It comprises a reset control circuit for shifting the value, the.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to a first embodiment of the present invention.
  • 3 is a block diagram showing a configuration of a decode circuit portion included in a row decoder 12.
  • FIG. 3 is a circuit diagram of a reset circuit 83.
  • FIG. 3 is a circuit diagram of a reset control circuit 50.
  • FIG. 3 is a block diagram showing a main word driver and an FX driver included in the row decoder 12.
  • FIG. 2 is a circuit diagram of a timing control circuit 60.
  • FIG. 2 is a schematic plan view showing a part of the memory cell array 11 in an enlarged manner.
  • FIG. 6 is a schematic diagram for explaining a relationship between a main word line MWL and a word driver selection line FX and a sub word line SWL. It is a circuit diagram of a sub word driver SWD.
  • FIG. 6 is a timing chart for explaining the operation of the semiconductor device 10 and shows the operation when the acti command ACT and the precharge command PRE are issued alternately.
  • FIG. 10 is another timing chart for explaining the operation of the semiconductor device 10 and shows the operation when a refresh command REF is issued.
  • FIG. 10 is a schematic plan view showing a layout of signal wirings L0 to L7 for transmitting respective bits DEC3 0 b to DEC3 7 b constituting a decode signal DEC3b. It is a circuit diagram of a general refresh counter 100X.
  • FIG. 2 is a circuit diagram of a refresh counter 100.
  • FIG. 5 is a timing chart for explaining the operation of the refresh counter 100.
  • FIG. 2 is a circuit diagram of a column fuse circuit 200.
  • FIG. It is a timing chart for explaining operation of a general fuse set selection circuit.
  • FIG. 6 is a timing diagram for explaining the operation of the fuse set selection circuit 210.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to the first embodiment of the present invention.
  • the semiconductor device 10 is a DRAM integrated on a single semiconductor chip and has a memory cell array 11.
  • the memory cell array 11 includes a plurality of sub word lines SWL and a plurality of bit lines BL, and has a configuration in which memory cells MC are arranged at intersections thereof. Selection of the sub word line SWL is performed by the row decoder 12, and selection of the bit line BL is performed by the column decoder 13. Although not shown, the memory cell array 11 is divided into a plurality of memory mats, and which memory mat is selected is determined by a row address.
  • the semiconductor device 10 is provided with an address terminal 21, a command terminal 22, a clock terminal 23, a data terminal 24, and a power supply terminal 25 as external terminals.
  • the address terminal 21 is a terminal to which an address signal ADD is input from the outside.
  • the address signal ADD input to the address terminal 21 is supplied to the address latch circuit 32 via the address input circuit 31 and is latched by the address latch circuit 32.
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12, the column decoder 13, or the mode register 14.
  • the mode register 14 is a circuit in which a parameter indicating the operation mode of the semiconductor device 10 is set. When the test mode is set in the mode register 14, the test mode signal DFT is activated to a high level.
  • the command terminal 22 is a terminal to which a command signal CMD is input from the outside.
  • the command signal CMD includes a plurality of signals such as a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE.
  • a slash (/) at the head of the signal name means that the corresponding signal is an inverted signal or that the signal is a low active signal.
  • the command signal CMD input to the command terminal 22 is supplied to the command decoding circuit 34 via the command input circuit 33.
  • the command decode circuit 34 is a circuit that generates various internal commands by decoding the command signal CMD. Examples of the internal command include an active signal RACT, a column signal ICOL, a refresh signal IREF, and a mode register set signal MRS.
  • the active signal RACT is a signal that is activated when the command signal CMD indicates row access (active command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12. Thereby, the sub word line SWL designated by the address signal ADD is selected.
  • the active signal RACT is generated by a timing control circuit 60 included in the command decode circuit 34.
  • the column signal ICOL is a signal that is activated when the command signal CMD indicates column access (read command or write command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the column decoder 13.
  • the column decoder 13 includes a column fuse circuit 200 for storing the address of the defective bit line BL.
  • the refresh signal IREF is a signal that is activated when the command signal CMD indicates a refresh command.
  • the refresh signal IREF is activated, row access is performed based on the refresh address REFA output from the refresh control circuit 35, and a predetermined sub-word line SWL is selected. As a result, the plurality of memory cells MC connected to the selected sub word line SWL are refreshed.
  • the refresh address REFA is generated by the refresh counter 100 included in the refresh control circuit 35. In the refresh operation, the refresh state signal REFST is activated to a high level.
  • the mode register set signal MRS is a signal that is activated when the command signal CMD indicates a mode register set command. Therefore, if a mode register set command is input and a mode signal is input from the address terminal 21 in synchronization therewith, the set value of the mode register 14 can be rewritten.
  • the clock terminal 23 is a terminal to which external clock signals CK and / CK are input.
  • the external clock signal CK and the external clock signal / CK are complementary signals, and both are supplied to the clock input circuit 36.
  • the clock input circuit 36 generates an internal clock signal ICLK based on the external clock signals CK and / CK.
  • the internal clock signal ICLK is supplied to the timing generator 37, whereby various internal clock signals are generated.
  • Various internal clock signals generated by the timing generator 37 are supplied to circuit blocks such as the address latch circuit 32 and the command decode circuit 34, and define the operation timing of these circuit blocks.
  • the internal clock signal ICLK is also supplied to the DLL circuit 39.
  • the DLL circuit 39 is a clock generation circuit that generates an internal clock signal LCLK whose phase is controlled based on the internal clock signal ICLK.
  • the internal clock signal LCLK is supplied to the FIFO circuit 15 and the input / output circuit 16.
  • the read data DQ is output in synchronization with the internal clock signal LCLK.
  • the power supply terminal 25 is a terminal to which power supply potentials VDD and VSS are supplied.
  • the power supply potentials VDD and VSS supplied to the power supply terminal 25 are supplied to the internal power supply generation circuit 38.
  • the internal power generation circuit 38 generates various internal potentials VPP, VARY, VBLP, VOD, VPERI, and the like based on the power supply potentials VDD and VSS.
  • the internal potential VPP is a potential mainly used in the row decoder 12, the internal potentials VARY, VBLP, and VOD are mainly potentials used in the memory cell array 11, and the internal potential VPERI is used in many other circuit blocks. Potential.
  • the semiconductor device 10 includes a reset control circuit 50.
  • the reset control circuit 50 is a circuit for resetting an internal signal (decode signal described later) of the row decoder 12 to an initial value at the end of access. The reason why it is necessary to reset the decode signal to the initial value is to prevent the transition speed of the decode signal from being lowered due to coupling noise.
  • FIG. 2 is a block diagram showing a configuration of a decode circuit portion included in the row decoder 12. As shown in FIG.
  • the row decoder 12 includes a buffer circuit 70, predecoders 71 to 76, and reset circuits 80 to 86 corresponding thereto.
  • the buffer circuit 70 is a circuit for buffering the most significant bit X14 of the row address (X0 to X14), and an output signal bit X14a is supplied to the reset circuit 80.
  • the predecoders 71 to 76 receive several bits constituting the row address and generate corresponding decode signals DEC1a to DEC6a, respectively. Decode signals DEC1a to DEC6a are supplied to reset circuits 81 to 86, respectively.
  • DEC2a is generated.
  • the bits X4 to X10 of the row address are required because the number of memory mats cannot be represented by a power of 2 in this embodiment.
  • this point is not directly related to the gist of the present invention, a detailed description is omitted.
  • a reset signal RST is supplied to each reset circuit 80-86.
  • the reset signal RST is a signal generated by the reset control circuit 50 shown in FIG.
  • FIG. 3 is a circuit diagram of the reset circuit 83.
  • the reset circuit 83 includes OR gate circuits 90 to 97 in which the respective bits DEC3 0 a to DEC3 7 a constituting the decode signal DEC3a are respectively supplied to one input node.
  • a reset signal RST is commonly supplied to the other input nodes of the OR gate circuits 90 to 97.
  • the value of the output decode signal DEC3b is equal to the value of the input decode signal DEC3a. That is, the logic levels of the bits DEC3 0 b to DEC3 7 b constituting the decode signal DEC3b are respectively equal to the logic levels of the bits DEC3 0 a to DEC3 7 a.
  • the reset signal RST is activated to a high level
  • the decode signal DEC3b is reset to an initial value. Specifically, all the bits DEC3 0 b to DEC3 7 b constituting the decode signal DEC3b are at a high level.
  • the other reset circuits 80 to 82 and 84 to 86 have the same circuit configuration as the reset circuit 83 shown in FIG. 3 except that the corresponding bit X14a or the decode signals DEC1, DEC2, and DEC4 to DEC6 are supplied. Have.
  • FIG. 4 is a circuit diagram of the reset control circuit 50.
  • the reset control circuit 50 includes an OR gate circuit 51 that receives the refresh state signal REFST and the test mode signal DFT, and a NOR gate circuit 52 that receives the bank active signal MCBAT and the output signal of the OR gate circuit 51.
  • the refresh state signal REFST is a signal that is activated to a high level during a refresh operation
  • the test mode signal DFT is a signal that is activated to a high level during a test operation.
  • the bank active signal MCBAT is activated every time row access is executed, and is output from the command decode circuit 34 as shown in FIG. As will be described later, the bank active signal MCBAT is a signal used to generate the active signal RACT.
  • the reset signal RST is linked to the bank active signal MCBAT. Therefore, every time the bank active signal MCBAT is deactivated to the low level, the output signals (X14b, DEC1b to DEC6b) of the reset circuits 80 to 86 are reset to the initial values.
  • the reset signal RST is fixed to a low level. Therefore, in this case, the reset operation by the reset circuits 80 to 86 is prohibited.
  • FIG. 5 is a block diagram showing a main word driver and an FX driver included in the row decoder 12.
  • the main word driver MWD receives the decode signals DEC1b, DEC2b, DEC4b to DEC6b, and selects one of the plurality of main word lines MWL based on them.
  • the FX driver FXD receives the most significant bit X14b of the row address and the decode signals DEC1b and DEC3b, and selects one of the plurality of word driver selection lines FX based on these.
  • the operation of the FX driver FXD is performed in synchronization with the active signal RACT.
  • FIG. 6 is a circuit diagram of the timing control circuit 60.
  • the timing control circuit 60 is a circuit included in the command decode circuit 34 shown in FIG. 1, and includes delay circuits 61 and 62, a NOR gate circuit 63, an OR gate circuit 64, and an AND gate circuit 65 as shown in FIG. ing.
  • the NOR gate circuit 63 receives the refresh state signal REFST and the test mode signal DFT, and outputs the output signal to one input node of the OR gate circuit 64.
  • the bank input signal MCBAT via the delay circuits 61 and 62 is supplied to the other input node of the OR gate circuit 64.
  • the output signal of the OR gate circuit 64 is supplied to one input node of the AND gate circuit 65.
  • the bank input signal MCBAT via the delay circuit 61 is supplied to the other input node of the AND gate circuit 65.
  • the activation timing of the active signal RACT output from the AND gate circuit 65 varies depending on whether the refresh state signal REFST or the test mode signal DFT is activated. Specifically, when both the refresh state signal REFST and the test mode signal DFT are inactivated to a low level, the time from the activation of the bank active signal MCBAT to the activation of the active signal RACT is a delay circuit. 61 delay amount (T1). On the other hand, when the refresh state signal REFST or the test mode signal DFT is activated to a high level, the time from the activation of the bank active signal MCBAT to the activation of the active signal RACT is determined by the delay circuits 61 and 62. It depends on the total delay amount (T2).
  • the timing control circuit 60 has a function of delaying the activation timing of the active signal RACT when the refresh state signal REFST or the test mode signal DFT is activated.
  • FIG. 7 is a schematic plan view showing a part of the memory cell array 11 further enlarged.
  • the memory cell array 11 is provided with local I / O lines LIOT and LIOB extending in the X direction and main I / O lines MIOT and MIOB extending in the Y direction.
  • Local I / O lines LIOT and LIOB and main I / O lines MIOT and MIOB are hierarchically constructed I / O lines.
  • the local I / O lines LIOT and LIOB are used to transmit read data read from the memory cell MC in the memory cell array.
  • the local I / O lines LIOT and LIOB are differential I / O lines that transmit read data using a pair of wirings.
  • the local I / O lines LIOT and LIOB are laid out in the X direction on the sense amplifier area SAA and the sub word cross area SWC.
  • the main I / O lines MIOT and MIOB are used to transmit read data from the memory cell array 11 to a main amplifier (not shown).
  • the main I / O lines MIOT and MIOB are also differential I / O lines that transmit read data using a pair of wirings.
  • Main I / O lines MIOT and MIOB are laid out in the Y direction on memory mat MAT and sense amplifier area SAA.
  • a number of main I / O lines MIOT and MIOB extending in the Y direction are provided in parallel and connected to the main amplifier.
  • memory cells MC are arranged at the intersections of the sub word lines SWL and the bit lines BLT or BLB.
  • the memory cell MC has a configuration in which a cell transistor Tr and a cell capacitor C are connected in series between a corresponding bit line BLT or BLB and a plate wiring (for example, a ground wiring).
  • the cell transistor Tr is composed of an N-channel MOS transistor, and its gate electrode is connected to the corresponding sub word line SWL.
  • each sub word driver SWD drives the corresponding sub word line SWL based on the row address.
  • main word line MWL and the word driver selection line FX are connected to the sub word driver SWD.
  • eight word driver selection lines FX are wired on one sub word driver SWD, and one of the four sub word drivers SWD selected by one main word line MWL is selected by a pair of word driver selection lines FX. By selecting one, one sub word line SWL is activated.
  • a plurality of units U including a sense amplifier SA, an equalize circuit EQ, and a column switch YSW are provided.
  • Each sense amplifier SA and each equalize circuit EQ is connected to a corresponding bit line pair BLT, BLB.
  • the sense amplifier SA amplifies the potential difference generated in these bit line pairs BLT and BLB, and the equalizing circuit EQ equalizes the bit line pair BLT and BLB to the same potential.
  • the open bit line system is adopted, and therefore the bit line BLT and the bit line BLB connected to the same sense amplifier SA are arranged in different memory mats MAT.
  • the read data amplified by the sense amplifier SA is first transmitted to the local I / O lines LIOT and LIOB, and then further transmitted to the main I / O lines MIOT and MIOB.
  • the column switch YSW is provided between the corresponding sense amplifier SA and the local I / O lines LIOT and LIOB, and connects the two when the corresponding column selection line YSL is activated to a high level.
  • One end of the column selection line YSL is connected to the column decoder 13, and the column selection line YSL is activated based on the column address.
  • a plurality of sub-amplifiers SUB are provided in the sub-word cross area SWC.
  • a plurality of sub-amplifiers SUB are provided for each sub-word cross region SWC, and drive corresponding main I / O lines MIOT and MIOB.
  • the input terminal of each sub-amplifier SUB is connected to the corresponding local I / O line LIOT, LIOB pair, and the output terminal of each sub-amplifier SUB is connected to the corresponding main I / O line MIOT, MIOB.
  • Each sub-amplifier SUB drives main I / O lines MIOT and MIOB based on data on corresponding local I / O lines LIOT and LIOB, respectively.
  • the main I / O lines MIOT and MIOB are provided so as to cross the memory mat MAT.
  • One end of each main I / O line MIOT, MIOB is connected to a main amplifier (not shown).
  • the data read by the sense amplifier SA is transferred to the sub-amplifier SUB via the local I / O lines LIOT and LIOB, and further sent to the main amplifier via the main I / O lines MIOT and MIOB.
  • the main amplifier further amplifies data supplied via the main I / O lines MIOT and MIOB, and transfers the amplified data to the FIFO circuit 15 shown in FIG.
  • FIG. 8 is a schematic diagram for explaining the relationship between the main word line MWL and the word driver selection line FX and the sub word line SWL.
  • Each word driver selection line FX is composed of complementary wirings FXT and FXB, and FIG. 8 shows 8-bit word driver selection lines FXT0 to FXT7 and FXB0 to FXB7 extending in the Y direction.
  • even-numbered word driver selection lines FXT0, 2, 4, 6, FXB0, 2, 4, 6 are connected to a sub word driver SWD provided on one side (left side) in the X direction of the memory mat MAT.
  • the odd-numbered word driver selection lines FXT1, 3, 5, 7, FXB1, 3, 5, 7 are connected to the sub word driver SWD provided on the other side (right side) in the X direction of the memory mat MAT.
  • FIG. 8 shows two sub word drivers SWD connected to the main word line MWL 0 and two sub word drivers SWD connected to the main word line MWL 1.
  • FIG. 9 is a circuit diagram of the sub word driver SWD.
  • FIG. 9 shows four sub word drivers SWD0, 2, 4, and 6 that drive the sub word lines SWL0, 2, 4, and 6, respectively.
  • Each sub word driver SWD includes a p-channel MOS transistor P10 and n-channel MOS transistors N10 and N11.
  • the gate electrode shown by a bold line means that the transistor has a higher breakdown voltage than a normal transistor using the internal potential VPERI as a power source.
  • Vt threshold voltage
  • VKK is an inactive level of the sub word line SWL and is a negative potential lower than the ground potential VSS.
  • the drains of these transistors P10, N10, N11 are all connected to the sub word line SWL0.
  • the source of the transistor P10 is connected to the corresponding word driver selection line FXT0
  • the gate electrodes of the transistors P10 and N10 are connected to the corresponding main word line MWL0
  • the gate electrode of the transistor N11 is connected to the corresponding word driver.
  • Line FXB0 is connected.
  • a negative potential VKK ( ⁇ VSS) is supplied to the sources of the transistors N10 and N11.
  • the sub word line SWL0 is Deactivated to VKK level. In this case, since the cell transistor Tr connected to the sub word line SWL0 is kept off, the charge held in the cell capacitor C is maintained as it is.
  • FIG. 10 is a timing chart for explaining the operation of the semiconductor device 10 and shows the operation when the acti command ACT and the precharge command PRE are issued alternately.
  • the command decode circuit 34 shown in FIG. 1 activates the bank active signal MCBAT to a high level. Also, the values of the decode signals DEC1b to DEC6b (and the most significant bit X14b not shown) are changed based on an address signal (row address) input in synchronization with the active command ACT. Then, when the time T1 elapses after the activation of the bank active signal MCBAT, the active signal RACT is activated, and the sub word line SWL specified by the row address is driven to the VPP level. That is, row access is actually performed.
  • the time T1 corresponds to the delay amount of the delay circuit 61 shown in FIG.
  • the command decode circuit 34 deactivates the bank active signal MCBAT to a low level. As a result, all the sub word lines SWL are deactivated to the VKK level, and the memory cell array 11 returns to the precharge state. Further, since the reset signal RST is activated to a high level in response to the deactivation of the bank active signal MCBAT, the values of the decode signals DEC1b to DEC6b are reset to the initial values.
  • the hatched portion in FIG. 10 means that the values of the decode signals DEC1b to DEC6b are initial values.
  • the values of the decode signals DEC1b to DEC6b are reset to the initial values each time the precharge command PRE is issued. For this reason, when the row address is input together with the active command ACT, the values of the decode signals DEC1b to DEC6b always change from the initial values, so that the transition speed is prevented from being lowered due to coupling noise.
  • FIG. 12 is a schematic plan view showing a layout of signal wirings L0 to L7 for transmitting the bits DEC3 0 b to DEC3 7 b constituting the decode signal DEC3b.
  • parasitic capacitance Cp is generated between adjacent signal wirings.
  • the parasitic capacitance Cp is a factor that delays the change in the logic level of the bits DEC3 0 b to DEC3 7 b, but the logic levels of the bits DEC3 0 b to DEC3 7 b are set to initial values (for example, If all are reset to low level or all high level), the bit whose logic level changes according to the row address is only one bit of bits DEC3 0 b to DEC3 7 b, so the transition speed is reduced. Can be minimized.
  • the transition speed is largely delayed by the parasitic capacitance Cp
  • the signal wirings L0 and L2 are at a high level, and the signal wiring L1 sandwiched between them is in a low level.
  • the signal wiring L1 since the signal wirings L0 and L2 on both sides change from the high level to the low level at the same time as changing from the low level to the high level, a large coupling noise is generated in the signal wiring L1.
  • the transition speed of the decode signals DEC1b to DEC6b decreases, but as described with reference to FIG. 10, in the semiconductor device 10 according to the present embodiment, in response to the precharge command PRE. Since the decode signals DEC1b to DEC6b are reset to the initial values, such a decrease in transition speed can be prevented.
  • FIG. 11 is another timing chart for explaining the operation of the semiconductor device 10 and shows the operation when the refresh command REF is issued.
  • the command decode circuit 34 shown in FIG. 1 activates the bank active signal MCBAT to a high level. Further, the values of the decode signals DEC1b to DEC6b change based on the refresh address REFA output from the refresh control circuit 35. Then, when the time T2 elapses after the activation of the bank active signal MCBAT, the active signal RACT is activated, and the sub word line SWL specified by the refresh address REFA is driven to the VPP level. That is, row access is actually performed.
  • the time T2 corresponds to the total delay amount of the delay circuits 61 and 62 shown in FIG.
  • the command decode circuit 34 activates the bank active signal MCBAT a plurality of times, and in response to this, the refresh control circuit 35 increments (or decrements) the refresh address REFA. Accordingly, in response to one refresh command REF, the plurality of sub word lines SWL are activated one after another.
  • the reset signal RST is fixed at a low level. Therefore, unlike the example shown in FIG. 10, the decode signals DEC1b to DEC6b are not reset to the initial values each time the bank active signal MCBAT is deactivated, but directly transit from the previous value to the next value. become. As a result, since the charge / discharge current generated by resetting the decode signals DEC1b to DEC6b to the initial value is reduced, the current consumption during the refresh operation can be reduced.
  • the transition speed of the decode signals DEC1b to DEC6b decreases as described with reference to FIG.
  • the time T2 from the activation of the bank active signal MCBAT to the activation of the active signal RACT is longer than the time T1 during the normal operation, so that row access can be performed correctly. It becomes.
  • the high speed of row access is not required, and the delay of row access does not cause a problem.
  • the time (T2) from the activation of the bank active signal MCBAT to the activation of the active signal RACT is changed to the above configuration in which the refresh operation is performed, or
  • the configuration of the refresh counter 100 included in the refresh control circuit 35 the transition speed of the decode signals DEC1b to DEC6b is prevented from being lowered.
  • FIG. 13 is a circuit diagram of a general refresh counter 100X.
  • the general refresh counter 100X has a shift register configuration in which a plurality of registers RX0 to RX14 are cascaded in this order, and the least significant bit X0 of the row address is assigned to the least significant register RX0.
  • the bank active signal MCBAT is supplied to the lowest register RX0, whereby the value of the refresh address REFA output from the refresh counter 100X is incremented (or decremented) in response to the bank active signal MCBAT.
  • the bits X0 to X2 constitute the least significant bit, the second least significant bit, and the least significant third bit of the count value, respectively. Therefore, decoding corresponding to these bits X0 to X2 is possible. As shown in FIG. 14, the value of the signal DEC3 is incremented (or decremented) so that the bits DEC3 0 b to DEC3 7 b change in this order. However, as described with reference to FIG.
  • bit DEC3 0 b ⁇ DEC3 7 for b are signal lines L0 ⁇ L7 for transmitting are arranged in this order
  • bit DEC3 0 b ⁇ DEC3 7 b is the order Changes in potentials of two adjacent signal wirings (for example, L0 and L1) in opposite directions (see reference A), and is strongly influenced by coupling noise.
  • FIG. 15 is a circuit diagram of the refresh counter 100 used in the present embodiment.
  • connection order of the registers RX0 to RX2 is opposite to the connection order of the refresh counter 100X shown in FIG. That is, the register RX2 is the least significant register, and the bit X2 different from the least significant bit X0 of the row address is assigned to the least significant register.
  • the values of the decode signal DEC3 corresponding to these bits X0 to X2 are changed in this order in bits DEC3 0 b, DEC3 4 b, DEC3 2 b, DEC3 6 b. It is incremented (or decremented).
  • the signal wiring (for example, L0) that changes from the high level to the low level and the signal wiring (for example, L4) that changes from the low level to the high level are not necessarily adjacent to each other. Therefore, even when the decode signals DEC1 to DEC6 are not reset, it is possible to prevent a delay in transition time due to coupling noise.
  • the connection order of the registers RX0 to RX14 constituting the refresh counter 100 is devised so that the transition time of the decode signals DEC1 to DEC6 is not delayed by coupling noise. Even when DEC1 to DEC6 are not reset, the values of the decode signals DEC1 to DEC6 can be quickly changed.
  • the connection order of the registers RX0 to RX2 is changed, but the connection order of the other registers RX3 to RX14 may be changed. In short, it is sufficient to assign a bit different from the least significant bit X0 of the refresh address REFA to at least the register constituting the least significant bit of the refresh counter 100.
  • FIG. 17 is a circuit diagram of the column fuse circuit 200 included in the column decoder 13.
  • the column fuse circuit 200 has a plurality of fuse sets FS0 to FSn activated by selection signals SEL0 to SELn.
  • Each of the fuse sets FS0 to FSn includes fuse circuits F0 to Fm that store column addresses (defective addresses) of the defective bit lines BL.
  • address signals ADD column addresses
  • the defective address are compared. As a result of the comparison, if it matches the defective address stored in any of the fuse circuits F0 to Fm, the corresponding hit signal HIT (for example, HIT 00 ) is activated, and the bit line to be accessed is changed from the defective bit line. Switch to redundant bit line. Thereby, the defective address is relieved.
  • HIT for example, HIT 00
  • the selection signals SEL0 to SELn are exclusively selected by an address used for selecting a memory mat among row addresses input at the time of row access. Although not particularly limited, since the memory mat is selected by the most significant bit X14b of the row address and the decode signals DEC1b and DEC2b in this embodiment, these signals X14b, DEC1b, and DEC2b are used as the fuse set selection circuit 210. To select one of the fuse sets FS0 to FSn.
  • the refresh state signal REFST when the refresh state signal REFST is supplied to the fuse set selection circuit 210 and is activated to a high level, the operation of the fuse set selection circuit 210 is stopped. In other words, during the refresh operation, even if the refresh address REFA changes, the change of the selection signals SEL0 to SELn is prohibited. Such an operation is performed because column access is not performed in the refresh operation, and it is not necessary to perform the operation of selecting the fuse sets FS0 to FSn.
  • FIG. 18 is a timing diagram for explaining the operation of a general fuse set selection circuit
  • FIG. 19 is a timing diagram for explaining the operation of the fuse set selection circuit 210 according to the present embodiment.
  • the selection signals SEL0 to SELn are generated even in the refresh operation, so that the selection signals SEL0 to SELn are generated each time the bank active signal MCBAT is activated.
  • the value changes.
  • the values of the selection signals SEL0 to SELn do not change even if the bank active signal MCBAT is activated.
  • the useless selection operation of the fuse sets FS0 to FSn during the refresh operation is not performed, it is possible to prevent the generation of current consumption due to the change of the selection signals SEL0 to SELn.
  • the present invention is applied to a DRAM as an example.
  • the application target of the present invention is not limited to this, and other types of semiconductor memory devices such as flash memory and ReRAM are used.
  • the present invention can also be applied, and can be provided to a logic semiconductor device including a memory cell array.

Landscapes

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Abstract

　本発明は、ロウアドレスをデコードすることによりデコード信号を生成するロウデコーダ１２と、デコード信号に基づいて選択的に活性化される複数のサブワード線ＳＷＬと、リフレッシュステート信号ＲＥＦＳＴが非活性化している場合にはバンクアクティブ信号ＭＣＢＡＴに応答してデコード信号の値を初期値にリセットし、リフレッシュステート信号ＲＥＦＳＴが活性化している場合にはバンクアクティブ信号ＭＣＢＡＴに応答したデコード信号のリセットを停止するリセット制御回路５０とを備える。　本発明によれば、デコード信号をリセットしない動作モードを備えていることから、高速なアクセスが不要である場合の消費電流を削減することが可能となる。

Description

半導体装置
　本発明は半導体装置に関し、特に、ロウアドレスに基づいて複数のワード線のいずれかを選択するロウデコーダを備えた半導体装置に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、ロウアドレスに基づいて複数のワード線のいずれかを選択し、カラムアドレスに基づいて複数のビット線のいずれかを選択することにより、これらの交点に配置されたメモリセルにアクセスする方式が採用されている（特許文献１参照）。
　ここで、ロウアドレスのデコードによって得られるデコード信号は、カップリングノイズによって遷移速度が低下するのを防止すべく、アクセス終了後に一旦初期値にリセットされることが一般的である。
特開２００９－２１１７９６号公報
　しかしながら、アクセスが終了する度にデコード信号をリセットすると、当該信号配線に対する充放電電流によって消費電流が増大するという問題があった。
　本発明の一側面による半導体装置は、ロウアドレスをデコードすることによりデコード信号を生成するロウデコーダと、前記デコード信号に基づいて選択的に活性化される複数のワード線と、複数のビット線と、前記複数のワード線と複数のビット線の交点に配置された複数のメモリセルとを含むメモリセルアレイと、第１の制御信号が非活性化している場合には第２の制御信号に応答して前記デコード信号の値を初期値にリセットし、前記第１の制御信号が活性化している場合には前記第２の制御信号に応答した前記デコード信号のリセットを停止するリセット制御回路と、を備えることを特徴とする。
　本発明の他の側面による半導体装置は、ロウアドレスをデコードすることによりデコード信号を生成するロウデコーダと、前記デコード信号に基づいて選択的に活性化される複数のワード線と、複数のビット線と、前記複数のワード線と複数のビット線の交点に配置された複数のメモリセルとを含むメモリセルアレイと、制御信号が非活性化している場合には、前記ロウアドレスの変化によって前記デコード信号が第１の値から第２の値に変化する際、前記デコード信号の値を初期値に一旦リセットし、前記制御信号が活性化している場合には、前記ロウアドレスの変化によって前記デコード信号が前記第１の値から前記第２の値に変化する際、前記デコード信号の値を前記初期値にリセットすることなく、前記第１の値から直接前記第２の値に遷移させるリセット制御回路と、を備える。
　本発明によれば、デコード信号をリセットしない動作モードを備えていることから、高速なアクセスが不要である場合の消費電流を削減することが可能となる。
本発明の第１の実施形態による半導体装置１０の全体構成を示すブロック図である。 ロウデコーダ１２に含まれるデコード回路部分の構成を示すブロック図である。 リセット回路８３の回路図である。 リセット制御回路５０の回路図である。 ロウデコーダ１２に含まれるメインワードドライバ及びＦＸドライバを示すブロック図である。 タイミング制御回路６０の回路図である。 メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。 メインワード線ＭＷＬ及びワードドライバ選択線ＦＸとサブワード線ＳＷＬとの関係を説明するための模式図である。 サブワードドライバＳＷＤの回路図である。 半導体装置１０の動作を説明するためのタイミング図であり、アクティコマンドＡＣＴとプリチャージコマンドＰＲＥが交互に発行された場合の動作を示している。 半導体装置１０の動作を説明するための別のタイミング図であり、リフレッシュコマンドＲＥＦが発行された場合の動作を示している。 デコード信号ＤＥＣ３ｂを構成する各ビットＤＥＣ３０ｂ～ＤＥＣ３７ｂを伝送するための信号配線Ｌ０～Ｌ７のレイアウトを示す略平面図である。 一般的なリフレッシュカウンタ１００Ｘの回路図である。 リフレッシュカウンタ１００Ｘの動作を説明するためのタイミング図である。 リフレッシュカウンタ１００の回路図である。 リフレッシュカウンタ１００の動作を説明するためのタイミング図である。 カラムヒューズ回路２００の回路図である。 一般的なヒューズセット選択回路の動作を説明するためのタイミング図である。 ヒューズセット選択回路２１０の動作を説明するためのタイミング図である。
　以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
　図１は、本発明の第１の実施形態による半導体装置１０の全体構成を示すブロック図である。
　本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のサブワード線ＳＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。図示しないが、メモリセルアレイ１１は複数のメモリマットに分割されており、いずれのメモリマットを選択するかはロウアドレスによって決まる。
　図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
　アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。モードレジスタ１４にテストモードが設定されると、テストモード信号ＤＦＴがハイレベルに活性化する。
　コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＲＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。
　アクティブ信号ＲＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＲＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるサブワード線ＳＷＬが選択される。詳細については後述するが、アクティブ信号ＲＡＣＴは、コマンドデコード回路３４に含まれるタイミング制御回路６０によって生成される。
　カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。詳細については後述するが、カラムデコーダ１３には不良ビット線ＢＬのアドレスを記憶するカラムヒューズ回路２００が含まれている。
　したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路３９によって生成される。
　リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５から出力されるリフレッシュアドレスＲＥＦＡに基づいてロウアクセスが行われ、所定のサブワード線ＳＷＬが選択される。これにより、選択されたサブワード線ＳＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。リフレッシュアドレスＲＥＦＡの生成は、リフレッシュ制御回路３５に含まれるリフレッシュカウンタ１００によって行われる。また、リフレッシュ動作時においては、リフレッシュステート信号ＲＥＦＳＴがハイレベルに活性化される。
　モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
　クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
　内部クロック信号ＩＣＬＫは、ＤＬＬ回路３９にも供給される。ＤＬＬ回路３９は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
　電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＯＤ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹ，ＶＢＬＰ，ＶＯＤは主にメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
　さらに、本実施形態による半導体装置１０は、リセット制御回路５０を備えている。詳細については後述するが、リセット制御回路５０は、アクセス終了時にロウデコーダ１２の内部信号（後述するデコード信号）を初期値にリセットするための回路である。デコード信号を初期値にリセットする必要があるのは、カップリングノイズによってデコード信号の遷移速度が低下するのを防止するためである。
　図２は、ロウデコーダ１２に含まれるデコード回路部分の構成を示すブロック図である。
　図２に示すように、ロウデコーダ１２にはバッファ回路７０及びプリデコーダ７１～７６と、これらに対応するリセット回路８０～８６が含まれている。バッファ回路７０は、ロウアドレス（Ｘ０～Ｘ１４）の最上位ビットＸ１４をバッファリングする回路であり、その出力信号であるビットＸ１４ａはリセット回路８０に供給される。プリデコーダ７１～７６は、ロウアドレスを構成するいくつかのビットを受け、それぞれ対応するデコード信号ＤＥＣ１ａ～ＤＥＣ６ａを生成する。デコード信号ＤＥＣ１ａ～ＤＥＣ６ａはそれぞれリセット回路８１～８６に供給される。
　尚、プリデコーダ７１，７３，７６は３ビットのバイナリ信号をデコードすることによっていずれも８ビット（＝２３）のデコード信号ＤＥＣ１ａ，ＤＥＣ３ａ，ＤＥＣ６ａを生成し、プリデコーダ７４，７５は２ビットのバイナリ信号をデコードすることによっていずれも４ビット（＝２２）のデコード信号ＤＥＣ４ａ，ＤＥＣ５ａを生成し、プリデコーダ７２は７ビットのバイナリ信号（Ｘ４～Ｘ１０）をデコードすることによって３ビットのデコード信号ＤＥＣ２ａを生成する。ここで、３ビットのデコード信号ＤＥＣ２ａを生成するためにロウアドレスのビットＸ４～Ｘ１０を必要としているのは、本実施形態ではメモリマットの数が２のべき乗で表すことができない数だからである。但し、この点については本発明の要旨に直接関係しないことから詳細な説明は省略する。
　図２に示すように、各リセット回路８０～８６にはリセット信号ＲＳＴが供給される。リセット信号ＲＳＴは、図１に示したリセット制御回路５０によって生成される信号である。
　図３は、リセット回路８３の回路図である。
　図３に示すように、リセット回路８３は、デコード信号ＤＥＣ３ａを構成する各ビットＤＥＣ３０ａ～ＤＥＣ３７ａが一方の入力ノードにそれぞれ供給されるＯＲゲート回路９０～９７によって構成されている。ＯＲゲート回路９０～９７の他方の入力ノードには、リセット信号ＲＳＴが共通に供給される。
　かかる構成により、リセット信号ＲＳＴがローレベルに非活性化している場合、出力されるデコード信号ＤＥＣ３ｂの値は、入力されるデコード信号ＤＥＣ３ａの値と等しくなる。つまり、デコード信号ＤＥＣ３ｂを構成するビットＤＥＣ３０ｂ～ＤＥＣ３７ｂの論理レベルは、ビットＤＥＣ３０ａ～ＤＥＣ３７ａの論理レベルとそれぞれ一致する。これに対し、リセット信号ＲＳＴがハイレベルに活性化している場合、デコード信号ＤＥＣ３ｂは初期値にリセットされる。具体的には、デコード信号ＤＥＣ３ｂを構成するビットＤＥＣ３０ｂ～ＤＥＣ３７ｂが全てハイレベルとなる。
　他のリセット回路８０～８２，８４～８６についても、それぞれ対応するビットＸ１４ａ又はデコード信号ＤＥＣ１，ＤＥＣ２，ＤＥＣ４～ＤＥＣ６が供給される他は、図３に示したリセット回路８３と同様の回路構成を有している。
　図４は、リセット制御回路５０の回路図である。
　図４に示すように、リセット制御回路５０は、リフレッシュステート信号ＲＥＦＳＴ及びテストモード信号ＤＦＴを受けるＯＲゲート回路５１と、バンクアクティブ信号ＭＣＢＡＴ及びＯＲゲート回路５１の出力信号を受けるＮＯＲゲート回路５２とを備えている。上述の通り、リフレッシュステート信号ＲＥＦＳＴはリフレッシュ動作時にハイレベルに活性化する信号であり、テストモード信号ＤＦＴはテスト動作時にハイレベルに活性化する信号である。また、バンクアクティブ信号ＭＣＢＡＴは、ロウアクセスを実行するたびに活性化する信号であり、図１に示すようにコマンドデコード回路３４から出力される。後述するように、バンクアクティブ信号ＭＣＢＡＴはアクティブ信号ＲＡＣＴの生成に用いられる信号である。
　かかる構成により、リフレッシュステート信号ＲＥＦＳＴ及びテストモード信号ＤＦＴがいずれもローレベルに非活性化している場合、リセット信号ＲＳＴはバンクアクティブ信号ＭＣＢＡＴに連動する。したがって、バンクアクティブ信号ＭＣＢＡＴがローレベルに非活性化する度に、リセット回路８０～８６の出力信号（Ｘ１４ｂ，ＤＥＣ１ｂ～ＤＥＣ６ｂ）が初期値にリセットされることになる。これに対し、リフレッシュステート信号ＲＥＦＳＴ又はテストモード信号ＤＦＴがハイレベルに活性化している場合には、リセット信号ＲＳＴはローレベルに固定される。したがって、この場合、リセット回路８０～８６によるリセット動作が禁止される。
　図５は、ロウデコーダ１２に含まれるメインワードドライバ及びＦＸドライバを示すブロック図である。
　図５に示すように、メインワードドライバＭＷＤは、デコード信号ＤＥＣ１ｂ，ＤＥＣ２ｂ，ＤＥＣ４ｂ～ＤＥＣ６ｂを受け、これらに基づいて複数のメインワード線ＭＷＬのいずれかを選択する。また、ＦＸドライバＦＸＤは、ロウアドレスの最上位ビットＸ１４ｂ，デコード信号ＤＥＣ１ｂ，ＤＥＣ３ｂを受け、これらに基づいて複数のワードドライバ選択線ＦＸのいずれかを選択する。ＦＸドライバＦＸＤの動作は、アクティブ信号ＲＡＣＴに同期して行われる。
　図６は、タイミング制御回路６０の回路図である。
　タイミング制御回路６０は、図１に示すコマンドデコード回路３４に含まれる回路であり、図６に示すように、ディレイ回路６１，６２、ＮＯＲゲート回路６３、ＯＲゲート回路６４及びＡＮＤゲート回路６５を備えている。ＮＯＲゲート回路６３は、リフレッシュステート信号ＲＥＦＳＴ及びテストモード信号ＤＦＴを受け、その出力信号をＯＲゲート回路６４の一方の入力ノードに出力する。ＯＲゲート回路６４の他方の入力ノードには、ディレイ回路６１，６２を経由したバンクアクティブ信号ＭＣＢＡＴが供給される。ＯＲゲート回路６４の出力信号は、ＡＮＤゲート回路６５の一方の入力ノードに供給される。ＡＮＤゲート回路６５の他方の入力ノードには、ディレイ回路６１を経由したバンクアクティブ信号ＭＣＢＡＴが供給される。
　かかる構成により、ＡＮＤゲート回路６５から出力されるアクティブ信号ＲＡＣＴの活性化タイミングは、リフレッシュステート信号ＲＥＦＳＴ又はテストモード信号ＤＦＴが活性化しているか否かによって変化する。具体的には、リフレッシュステート信号ＲＥＦＳＴ及びテストモード信号ＤＦＴがいずれもローレベルに非活性化している場合、バンクアクティブ信号ＭＣＢＡＴが活性化してからアクティブ信号ＲＡＣＴが活性化するまでの時間は、ディレイ回路６１の遅延量（Ｔ１）によって決まる。これに対し、リフレッシュステート信号ＲＥＦＳＴ又はテストモード信号ＤＦＴがハイレベルに活性化している場合、バンクアクティブ信号ＭＣＢＡＴが活性化してからアクティブ信号ＲＡＣＴが活性化するまでの時間は、ディレイ回路６１，６２の合計遅延量（Ｔ２）によって決まる。
　このように、タイミング制御回路６０は、リフレッシュステート信号ＲＥＦＳＴ又はテストモード信号ＤＦＴが活性化している場合、アクティブ信号ＲＡＣＴが活性化するタイミングを遅らせる機能を有している。
　図７は、メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。
　図７に示すように、メモリセルアレイ１１内には、Ｘ方向に延びるローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢと、Ｙ方向に延びるメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢが設けられている。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ及びメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、階層的に構築されたＩ／Ｏ線である。
　ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣから読み出されたリードデータをメモリセルアレイ内で伝達するために用いられる。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏ線である。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、センスアンプ領域ＳＡＡ及びサブワードクロス領域ＳＷＣ上においてＸ方向にレイアウトされている。
　メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、リードデータをメモリセルアレイ１１から図示しないメインアンプに伝達するために用いられる。メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢもまた、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏ線である。メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、メモリマットＭＡＴ及びセンスアンプ領域ＳＡＡ上においてＹ方向にレイアウトされている。Ｙ方向に延びる多数のメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは平行に設けられ、メインアンプに接続されている。
　メモリマットＭＡＴ内には、サブワード線ＳＷＬとビット線ＢＬＴ又はＢＬＢとの交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢとプレート配線（例えばグランド配線）との間にセルトランジスタＴｒとセルキャパシタＣとが直列に接続された構成を有している。セルトランジスタＴｒはＮチャネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。
　サブワードドライバ領域ＳＷには、多数のサブワードドライバＳＷＤが設けられている。各サブワードドライバＳＷＤは、ロウアドレスに基づいて、対応するサブワード線ＳＷＬをそれぞれ駆動する。
　また、サブワードドライバＳＷＤにはメインワード線ＭＷＬ及びワードドライバ選択線ＦＸが接続されている。一つのサブワードドライバＳＷＤ上には例えば８本のワードドライバ選択線ＦＸが配線され、一本のメインワード線ＭＷＬで選択される４個のサブワードドライバＳＷＤのうち、一対のワードドライバ選択線ＦＸによっていずれか１個を選択することによって１本のサブワード線ＳＷＬが活性化される。
　センスアンプ領域ＳＡＡには、センスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷを含むユニットＵが複数個設けられている。各センスアンプＳＡ及び各イコライズ回路ＥＱは、対応するビット線対ＢＬＴ，ＢＬＢに接続されている。センスアンプＳＡはこれらのビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、イコライズ回路ＥＱはビット線対ＢＬＴ，ＢＬＢを同電位にイコライズする。本実施形態においてはオープンビット線方式が採用されており、したがって同じセンスアンプＳＡに接続されたビット線ＢＬＴとビット線ＢＬＢは、互いに異なるメモリマットＭＡＴに配置される。センスアンプＳＡによって増幅されたリードデータは、まずローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢに伝達され、そこからさらにメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢに伝達される。
　カラムスイッチＹＳＷは、対応するセンスアンプＳＡとローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢとの間に設けられており、対応するカラム選択線ＹＳＬがハイレベルに活性化することで両者を接続する。カラム選択線ＹＳＬの一端はカラムデコーダ１３に接続されており、カラム選択線ＹＳＬはカラムアドレスに基づいて活性化する。
　サブワードクロス領域ＳＷＣには、複数のサブアンプＳＵＢが設けられている。サブアンプＳＵＢはサブワードクロス領域ＳＷＣごとに複数個設けられており、対応するメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを駆動する。各サブアンプＳＵＢの入力端は、対応するローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ対に接続されており、各サブアンプＳＵＢの出力端は、対応するメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢに接続されている。各サブアンプＳＵＢは、対応するローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ上のデータに基づいて、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢをそれぞれ駆動する。
　上述の通り、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴを横断するように設けられている。そして、各メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢの一端は図示しないメインアンプに接続されている。これにより、センスアンプＳＡで読み出したデータはローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢを介してサブアンプＳＵＢに転送され、さらにメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを介してメインアンプに送られる。メインアンプは、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを介して供給されるデータをさらに増幅し、図１に示すＦＩＦＯ回路１５に転送する。
　図８は、メインワード線ＭＷＬ及びワードドライバ選択線ＦＸとサブワード線ＳＷＬとの関係を説明するための模式図である。
　各ワードドライバ選択線ＦＸは相補の配線ＦＸＴ，ＦＸＢからなり、図８にはＹ方向に延在する８ビット分のワードドライバ選択線ＦＸＴ０～ＦＸＴ７，ＦＸＢ０～ＦＸＢ７が示されている。このうち、偶数番目のワードドライバ選択線ＦＸＴ０，２，４，６，ＦＸＢ０，２，４，６についてはメモリマットＭＡＴのＸ方向における一方側（左側）に設けられたサブワードドライバＳＷＤに接続され、奇数番目のワードドライバ選択線ＦＸＴ１，３，５，７，ＦＸＢ１，３，５，７についてはメモリマットＭＡＴのＸ方向における他方側（右側）に設けられたサブワードドライバＳＷＤに接続される。
　また、異なるサブワードドライバ領域ＳＷに設けられたサブワードドライバＳＷＤのうち、Ｙ方向における座標が略等しいサブワードドライバＳＷＤについては、同じメインワード線ＭＷＬが接続される。図８には、メインワード線ＭＷＬ０に接続された２つのサブワードドライバＳＷＤと、メインワード線ＭＷＬ１に接続された２つのサブワードドライバＳＷＤが図示されている。
　かかる構成により、活性化しているメインワード線ＭＷＬ及び活性化しているワードドライバ選択線ＦＸに応じて、いずれかのサブワード線ＳＷＬが選択される。例えば、メインワード線ＭＷＬ０及びワードドライバ選択線ＦＸ０（＝ＦＸＴ０，ＦＸＢ０）が活性化している場合には、これらに対応するサブワード線ＳＷＬ０が選択されることになる。
　図９は、サブワードドライバＳＷＤの回路図である。
　図９には、サブワード線ＳＷＬ０，２，４，６をそれぞれ駆動する４つのサブワードドライバＳＷＤ０，２，４，６が図示されている。各サブワードドライバＳＷＤは、ｐチャンネル型ＭＯＳトランジスタＰ１０とｎチャンネル型ＭＯＳトランジスタＮ１０，Ｎ１１によって構成されている。尚、図９においてゲート電極が太線で図示されているのは、電源として内部電位ＶＰＥＲＩを用いる通常のトランジスタよりも耐圧の高いトランジスタであることを意味している。トランジスタＮ１０，Ｎ１１のしきい値電圧をＶｔとした場合、
　　Ｖｔ＞ＶＳＳ－ＶＫＫ
である。尚、ＶＫＫはサブワード線ＳＷＬの非活性レベルであり、接地電位ＶＳＳ未満の負電位である。
　ここで、サブワードドライバＳＷＤ０に着目して説明すると、これらトランジスタＰ１０，Ｎ１０，Ｎ１１のドレインはいずれもサブワード線ＳＷＬ０に接続されている。そして、トランジスタＰ１０のソースには対応するワードドライバ選択線ＦＸＴ０が接続され、トランジスタＰ１０，Ｎ１０のゲート電極には対応するメインワード線ＭＷＬ０が接続され、トランジスタＮ１１のゲート電極には対応するワードドライバ選択線ＦＸＢ０が接続される。トランジスタＮ１０，Ｎ１１のソースには、負電位ＶＫＫ（＜ＶＳＳ）が供給されている。
　かかる構成により、メインワード線ＭＷＬ０及びワードドライバ選択線ＦＸＢ０がローレベル（ＶＳＳ）に駆動され、ワードドライバ選択線ＦＸＴ０がハイレベル（ＶＰＰ）に駆動されると、トランジスタＰ１０はオン、トランジスタＮ１０，Ｎ１１はオフとなることから、サブワード線ＳＷＬ０はＶＰＰレベルに活性化される。これにより、当該サブワード線ＳＷＬ０に接続されているセルトランジスタＴｒ（図７参照）がオンし、対応するビット線ＢＬＴ又はＢＬＢにセルキャパシタＣが接続される。この時、トランジスタＮ１１のゲート－ソース間にはＶＳＳ－ＶＫＫの電圧が生じるが、しきい値電圧Ｖｔ未満であるため、トランジスタＮ１０，Ｎ１１は正しくオフ状態に保たれる。
　これに対し、メインワード線ＭＷＬ０がハイレベル（ＶＰＰ）である場合や、ワードドライバ選択線ＦＸＴ０がローレベル（ＶＳＳ）且つワードドライバ選択線ＦＸＢ０がハイレベル（ＶＰＰ）である場合、サブワード線ＳＷＬ０はＶＫＫレベルに非活性化される。この場合、当該サブワード線ＳＷＬ０に接続されているセルトランジスタＴｒはオフ状態を維持することから、セルキャパシタＣに保持されている電荷はそのまま維持される。
　次に、本実施形態による半導体装置１０の動作について説明する。
　図１０は、半導体装置１０の動作を説明するためのタイミング図であり、アクティコマンドＡＣＴとプリチャージコマンドＰＲＥが交互に発行された場合の動作を示している。
　図１０に示すように、外部からアクティコマンドＡＣＴが発行されると、図１に示すコマンドデコード回路３４はバンクアクティブ信号ＭＣＢＡＴをハイレベルに活性化させる。また、アクティブコマンドＡＣＴに同期して入力されたアドレス信号（ロウアドレス）に基づいて、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂ（及び図示しない最上位ビットＸ１４ｂ、以下同様）の値が変化する。そして、バンクアクティブ信号ＭＣＢＡＴが活性化してから時間Ｔ１が経過するとアクティブ信号ＲＡＣＴが活性化し、ロウアドレスによって特定されるサブワード線ＳＷＬがＶＰＰレベルに駆動される。つまり、実際にロウアクセスが行われる。ここで、時間Ｔ１とは図６に示すディレイ回路６１の遅延量に相当する。
　その後、外部からプリチャージコマンドＰＲＥが発行されると、コマンドデコード回路３４はバンクアクティブ信号ＭＣＢＡＴをローレベルに非活性化させる。これにより、全てのサブワード線ＳＷＬがＶＫＫレベルに非活性化され、メモリセルアレイ１１はプリチャージ状態に戻る。さらに、バンクアクティブ信号ＭＣＢＡＴの非活性化に応答してリセット信号ＲＳＴがハイレベルに活性化するため、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの値が初期値にリセットされる。図１０においてハッチングを付してある部分は、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの値が初期値であることを意味する。
　このように、アクティコマンドＡＣＴとプリチャージコマンドＰＲＥが交互に発行されるケースでは、プリチャージコマンドＰＲＥが発行される度に、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの値が初期値にリセットされる。このため、アクティブコマンドＡＣＴとともにロウアドレスが入力されると、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの値は、必ず初期値から変化するため、カップリングノイズによる遷移速度の低下が防止される。
　ここで、カップリングノイズによってデコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの遷移速度が低下する理由について説明する。
　図１２は、デコード信号ＤＥＣ３ｂを構成する各ビットＤＥＣ３０ｂ～ＤＥＣ３７ｂを伝送するための信号配線Ｌ０～Ｌ７のレイアウトを示す略平面図である。
　図１２に示すように、これら信号配線Ｌ０～Ｌ７は一定のスペースＳを介して互いに平行にレイアウトされているため、隣接する信号配線間には寄生容量Ｃｐが生じる。かかる寄生容量Ｃｐは、ビットＤＥＣ３０ｂ～ＤＥＣ３７ｂの論理レベルの変化を遅らせる要因となるが、プリチャージコマンドＰＲＥに応答してビットＤＥＣ３０ｂ～ＤＥＣ３７ｂの論理レベルを初期値（例えば全てローレベル又は全てハイレベル）にリセットしておけば、ロウアドレスに応じて論理レベルが変化するビットは、ビットＤＥＣ３０ｂ～ＤＥＣ３７ｂのいずれか１ビットのみとなるため、遷移速度の低下を最小限に抑えることが可能となる。
　寄生容量Ｃｐによって遷移速度が大きく遅れるケースとしては、例えば、信号配線Ｌ０，Ｌ２がハイレベルであり、これらに挟まれた信号配線Ｌ１がローレベルである状態から、これら論理レベルが全て反転するケースが考えられる。この場合、信号配線Ｌ１に着目すると、ローレベルからハイレベルに変化すると同時に、両側の信号配線Ｌ０，Ｌ２が逆にハイレベルからローレベルに変化するため、信号配線Ｌ１には大きなカップリングノイズが重畳する。このようなケースが生じると、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの遷移速度が低下してしまうが、図１０を用いて説明したように、本実施形態による半導体装置１０では、プリチャージコマンドＰＲＥに応答して、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂを初期値にリセットしていることから、このような遷移速度の低下を防止することができる。
　図１１は、半導体装置１０の動作を説明するための別のタイミング図であり、リフレッシュコマンドＲＥＦが発行された場合の動作を示している。
　図１１に示すように、外部からリフレッシュコマンドＲＥＦが発行されると、図１に示すコマンドデコード回路３４はバンクアクティブ信号ＭＣＢＡＴをハイレベルに活性化させる。また、リフレッシュ制御回路３５から出力されるリフレッシュアドレスＲＥＦＡに基づいて、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの値が変化する。そして、バンクアクティブ信号ＭＣＢＡＴが活性化してから時間Ｔ２が経過するとアクティブ信号ＲＡＣＴが活性化し、リフレッシュアドレスＲＥＦＡによって特定されるサブワード線ＳＷＬがＶＰＰレベルに駆動される。つまり、実際にロウアクセスが行われる。ここで、時間Ｔ２とは図６に示すディレイ回路６１，６２の遅延量の合計に相当する。
　リフレッシュコマンドＲＥＦが発行された場合、コマンドデコード回路３４はバンクアクティブ信号ＭＣＢＡＴを複数回に亘って活性化させ、これに応答してリフレッシュ制御回路３５はリフレッシュアドレスＲＥＦＡをインクリメント（又はデクリメント）する。これにより、１回のリフレッシュコマンドＲＥＦに応答して、複数のサブワード線ＳＷＬが次々に活性化される。
　既に説明したとおり、リフレッシュ動作時においては、リフレッシュステート信号ＲＥＦＳＴが活性化するため、リセット信号ＲＳＴはローレベルに固定される。したがって、図１０に示す例とは異なり、バンクアクティブ信号ＭＣＢＡＴが非活性化する度にデコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂが初期値にリセットされるのではなく、従前の値から次の値に直接遷移することになる。その結果、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂを初期値にリセットすることにより生じる充放電電流が削減されるため、リフレッシュ動作時における消費電流を低減することが可能となる。
　但し、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂを初期値にリセットしない場合、図１２を用いて説明したとおり、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの遷移速度が低下する。しかしながら、リフレッシュ動作時においては、バンクアクティブ信号ＭＣＢＡＴが活性化してからアクティブ信号ＲＡＣＴが活性化するまでの時間Ｔ２が通常動作時における時間Ｔ１よりも延長されるため、正しくロウアクセスを行うことが可能となる。尚、リフレッシュ動作時においては、ロウアクセスの高速性は要求されないため、かかるロウアクセスの遅れは問題とならない。
　以上、リフレッシュコマンドＲＥＦが発行された場合の動作について説明したが、かかる動作はテストモードにおけるロウアクセスにおいても同様である。したがって、テスト動作時においても消費電流を削減することが可能となる。テスト動作時においても、ロウアクセスの高速性は要求されないため、ロウアクセスの遅れが問題となることはない。また、セルフリフレッシュモードにエントリしている場合に、オシレータからリフレッシュ信号ＩＲＥＦが内部で自動生成された場合においても、上記と同様の動作を行うことにより、セルフリフレッシュモード時における消費電流を削減することが可能となる。
　次に、本発明の第２の実施形態について説明する。
　本発明の第２の実施形態は、バンクアクティブ信号ＭＣＢＡＴが活性化してからアクティブ信号ＲＡＣＴが活性化するまでの時間（Ｔ２）をリフレッシュ動作時において延長する上記の構成に変えて、或いは、上記の構成に加えて、リフレッシュ制御回路３５に含まれるリフレッシュカウンタ１００の構成を工夫することにより、デコード信号ＤＥＣ１ｂ～ＤＥＣ６ｂの遷移速度の低下を防止するものである。
　図１３は、一般的なリフレッシュカウンタ１００Ｘの回路図である。
　一般的なリフレッシュカウンタ１００Ｘは、複数のレジスタＲＸ０～ＲＸ１４がこの順に縦続接続されてなるシフトレジスタ構成を有しており、最下位のレジスタＲＸ０にロウアドレスの最下位ビットＸ０が割り当てられている。最下位のレジスタＲＸ０にはバンクアクティブ信号ＭＣＢＡＴが供給されており、これによりバンクアクティブ信号ＭＣＢＡＴに応答してリフレッシュカウンタ１００Ｘから出力されるリフレッシュアドレスＲＥＦＡの値がインクリメント（又はデクリメント）される。
　このような構成を有するリフレッシュカウンタ１００Ｘを用いると、ビットＸ０～Ｘ２がそれぞれカウント値の最下位ビット、下位２ビット目、下位３ビット目を構成するため、これらのビットＸ０～Ｘ２に対応するデコード信号ＤＥＣ３の値は、図１４に示すように、ビットＤＥＣ３０ｂ～ＤＥＣ３７ｂがこの順で変化するよう、インクリメント（又はデクリメント）される。ところが、図１２を用いて説明したように、ビットＤＥＣ３０ｂ～ＤＥＣ３７ｂを伝送するための信号配線Ｌ０～Ｌ７はこの順に配列されているため、ビットＤＥＣ３０ｂ～ＤＥＣ３７ｂがこの順で変化すると、隣接する２つの信号配線（例えばＬ０とＬ１）の電位変化が互いに逆方向となってしまい（符号Ａ参照）、カップリングノイズの影響を強く受けてしまう。
　図１５は、本実施形態において用いるリフレッシュカウンタ１００の回路図である。
　図１５に示すように、本実施形態において用いるリフレッシュカウンタ１００は、レジスタＲＸ０～ＲＸ２の接続順序が、図１３に示したリフレッシュカウンタ１００Ｘの接続順序と逆になっている。つまり、レジスタＲＸ２が最下位のレジスタであり、ロウアドレスの最下位ビットＸ０とは異なるビットＸ２が最下位のレジスタに割り当てられている。
　その結果、これらのビットＸ０～Ｘ２に対応するデコード信号ＤＥＣ３の値は、図１６に示すように、ビットＤＥＣ３０ｂ，ＤＥＣ３４ｂ，ＤＥＣ３２ｂ，ＤＥＣ３６ｂ・・・がこの順で変化するよう、インクリメント（又はデクリメント）される。この場合、符号Ｂ１，Ｂ２で示すように、ハイレベルからローレベルに変化する信号配線（例えばＬ０）と、ローレベルからハイレベルに変化する信号配線（例えばＬ４）とが必ず隣接しない位置関係となることから、デコード信号ＤＥＣ１～ＤＥＣ６のリセットを行わない場合であっても、カップリングノイズによる遷移時間の遅れを防止することができる。
　このように、本実施形態においては、カップリングノイズによってデコード信号ＤＥＣ１～ＤＥＣ６の遷移時間が遅延しないよう、リフレッシュカウンタ１００を構成するレジスタＲＸ０～ＲＸ１４の接続順序を工夫していることから、デコード信号ＤＥＣ１～ＤＥＣ６のリセットを行わない場合であっても、速やかにデコード信号ＤＥＣ１～ＤＥＣ６の値を変化させることが可能となる。尚、図１５に示した例では、レジスタＲＸ０～ＲＸ２の接続順序のみを入れ替えているが、他のレジスタＲＸ３～ＲＸ１４についても接続順序を入れ替えても構わない。要するに、少なくともリフレッシュカウンタ１００の最下位ビットを構成するレジスタにリフレッシュアドレスＲＥＦＡの最下位ビットＸ０とは異なるビットを割り当てれば足りる。
　次に、本発明の第３の実施形態について説明する。
　図１７は、カラムデコーダ１３に含まれるカラムヒューズ回路２００の回路図である。
　図１７に示すように、カラムヒューズ回路２００は、選択信号ＳＥＬ０～ＳＥＬｎによって活性化される複数のヒューズセットＦＳ０～ＦＳｎを有している。各ヒューズセットＦＳ０～ＦＳｎには、それぞれ不良ビット線ＢＬのカラムアドレス（不良アドレス）を記憶するヒューズ回路Ｆ０～Ｆｍが含まれており、選択されたヒューズセットＦＳ０～ＦＳｎにおいてアドレス信号ＡＤＤ（カラムアドレス）と不良アドレスとの比較が行われる。比較の結果、ヒューズ回路Ｆ０～Ｆｍのいずれかに記憶された不良アドレスと一致した場合には、対応するヒット信号ＨＩＴ（例えばＨＩＴ００）が活性化し、アクセス対象となるビット線が不良ビット線から冗長ビット線に切り替わる。これにより、不良アドレスが救済される。
　選択信号ＳＥＬ０～ＳＥＬｎは、ロウアクセス時に入力されるロウアドレスのうち、メモリマットを選択するために用いるアドレスによって排他的に選択される。特に限定されるものではないが、本実施形態ではロウアドレスの最上位ビットＸ１４ｂ及びデコード信号ＤＥＣ１ｂ，ＤＥＣ２ｂによってメモリマットの選択が行われるため、これらの信号Ｘ１４ｂ，ＤＥＣ１ｂ，ＤＥＣ２ｂをヒューズセット選択回路２１０に入力することにより、ヒューズセットＦＳ０～ＦＳｎのいずれか一つを選択する。
　そして、本実施形態においては、ヒューズセット選択回路２１０にリフレッシュステート信号ＲＥＦＳＴが供給されており、これがハイレベルに活性化している場合には、ヒューズセット選択回路２１０の動作が停止する。換言すれば、リフレッシュ動作時においては、リフレッシュアドレスＲＥＦＡが変化しても、選択信号ＳＥＬ０～ＳＥＬｎの変化が禁止される。このような動作を行っているのは、リフレッシュ動作においてはカラムアクセスが行われないため、ヒューズセットＦＳ０～ＦＳｎの選択動作を行う必要がないからである。
　図１８は一般的なヒューズセット選択回路の動作を説明するためのタイミング図であり、図１９は本実施形態によるヒューズセット選択回路２１０の動作を説明するためのタイミング図である。
　図１８に示すように、一般的なヒューズセット選択回路においては、リフレッシュ動作時においても選択信号ＳＥＬ０～ＳＥＬｎの生成を行うことから、バンクアクティブ信号ＭＣＢＡＴが活性化する度に選択信号ＳＥＬ０～ＳＥＬｎの値が変化する。これに対し、本実施形態においては、リフレッシュ動作時においてはバンクアクティブ信号ＭＣＢＡＴが活性化しても選択信号ＳＥＬ０～ＳＥＬｎの値が変化しない。このように、本実施形態においてはリフレッシュ動作時におけるヒューズセットＦＳ０～ＦＳｎの無駄な選択動作が行われないことから、選択信号ＳＥＬ０～ＳＥＬｎの変化による消費電流の発生を防止することができる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、フラッシュメモリやＲｅＲＡＭなど他の種類の半導体メモリデバイスに適用することも可能であるし、メモリセルアレイを含むロジック系半導体デバイスに提供することも可能である。
１０　　　半導体装置
１１　　　メモリセルアレイ
１２　　　ロウデコーダ
１３　　　カラムデコーダ
１４　　　モードレジスタ
１５　　　ＦＩＦＯ回路
１６　　　入出力回路
２１　　　アドレス端子
２２　　　コマンド端子
２３　　　クロック端子
２４　　　データ端子
２５　　　電源端子
３１　　　アドレス入力回路
３２　　　アドレスラッチ回路
３３　　　コマンド入力回路
３４　　　コマンドデコード回路
３５　　　リフレッシュ制御回路
３６　　　クロック入力回路
３７　　　タイミングジェネレータ
３８　　　内部電源発生回路
３９　　　ＤＬＬ回路
５０　　　リセット制御回路
５１　　　ＯＲゲート回路
５２　　　ＮＯＲゲート回路
６０　　　タイミング制御回路
６１，６２　　ディレイ回路
６３　　　ＮＯＲゲート回路
６４　　　ＯＲゲート回路
６５　　　ＡＮＤゲート回路
７０　　　バッファ回路
７１～７６　　　プリデコーダ
８０～８６　　リセット回路
９０～９７　　ＯＲゲート回路
１００　　リフレッシュカウンタ
２００　　カラムヒューズ回路
２１０　　ヒューズセット選択回路
ＢＬＴ，ＢＬＢ　　ビット線対
Ｃ　　　　セルキャパシタ
ＤＥＣ１～ＤＥＣ６　　デコード信号
ＤＦＴ　　テストモード信号
Ｆ０～Ｆｍ　　ヒューズ回路
ＦＳ０～ＦＳｎ　　ヒューズセット
Ｌ０～Ｌ７　　信号配線
ＭＣ　　　メモリセル
ＲＥＦＳＴ　　リフレッシュステート信号
ＲＳＴ　　リセット信号
ＲＸ０～ＲＸ１４　　レジスタ
Ｔｒ　　　セルトランジスタ

Claims (11)

  1. 　ロウアドレスをデコードすることによりデコード信号を生成するロウデコーダと、
    　前記デコード信号に基づいて選択的に活性化される複数のワード線と、複数のビット線と、前記複数のワード線と複数のビット線の交点に配置された複数のメモリセルとを含むメモリセルアレイと、
    　第１の制御信号が非活性化している場合には第２の制御信号に応答して前記デコード信号の値を初期値にリセットし、前記第１の制御信号が活性化している場合には前記第２の制御信号に応答した前記デコード信号のリセットを停止するリセット制御回路と、を備えることを特徴とする半導体装置。
  2. 　前記ロウデコーダは、前記第２の制御信号が活性化したことに応答して、前記デコード信号に基づいて選択された前記複数のワード線のいずれかを活性化し、前記第２の制御信号が非活性化したことに応答して前記選択されたワード線を非活性化させることを特徴とする請求項１に記載の半導体装置。
  3. 　前記リセット制御回路は、前記第１の制御信号が非活性化している場合、前記第２の制御信号が非活性化したことに応答して前記デコード信号の値を前記初期値にリセットすることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第２の制御信号が活性化した後、前記選択されたワード線が活性化するまでの時間を、前記第１の制御信号に基づいて制御するタイミング制御回路をさらに備えることを特徴とする請求項２に記載の半導体装置。
  5. 　前記第１の制御信号は、前記複数のメモリセルのリフレッシュを行うリフレッシュ動作時に活性化することを特徴とする請求項１に記載の半導体装置。
  6. 　前記リフレッシュ動作時に前記ロウアドレスを生成するリフレッシュカウンタをさらに備え、
    　前記リフレッシュカウンタの最下位ビットには、前記ロウアドレスの最下位ビットとは異なるビットが割り当てられていることを特徴とする請求項５に記載の半導体装置。
  7. 　前記複数のビット線のうち不良のあるビット線のカラムアドレスを記憶するヒューズ回路をそれぞれ複数個含み、前記ロウアドレスに基づき生成される選択信号によって選択される複数のヒューズセットと、
    　前記第１の制御信号が活性化している場合、前記ロウアドレスの変化に応答した前記選択信号の変化を禁止するヒューズセット選択回路と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１の制御信号は、テスト動作時に活性化することを特徴とする請求項１に記載の半導体装置。
  9. 　ロウアドレスをデコードすることによりデコード信号を生成するロウデコーダと、
    　前記デコード信号に基づいて選択的に活性化される複数のワード線と、複数のビット線と、前記複数のワード線と複数のビット線の交点に配置された複数のメモリセルとを含むメモリセルアレイと、
    　制御信号が非活性化している場合には、前記ロウアドレスの変化によって前記デコード信号が第１の値から第２の値に変化する際、前記デコード信号の値を初期値に一旦リセットし、前記制御信号が活性化している場合には、前記ロウアドレスの変化によって前記デコード信号が前記第１の値から前記第２の値に変化する際、前記デコード信号の値を前記初期値にリセットすることなく、前記第１の値から直接前記第２の値に遷移させるリセット制御回路と、を備えることを特徴とする半導体装置。
  10. 　前記制御信号は、前記複数のメモリセルのリフレッシュを行うリフレッシュ動作時に活性化することを特徴とする請求項９に記載の半導体装置。
  11. 　前記制御信号は、テスト動作時に活性化することを特徴とする請求項９に記載の半導体装置。
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