WO2014123064A1 - 半導体装置 - Google Patents

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WO2014123064A1
WO2014123064A1 PCT/JP2014/052205 JP2014052205W WO2014123064A1 WO 2014123064 A1 WO2014123064 A1 WO 2014123064A1 JP 2014052205 W JP2014052205 W JP 2014052205W WO 2014123064 A1 WO2014123064 A1 WO 2014123064A1
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signal
circuit
driver
semiconductor device
test
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PCT/JP2014/052205
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Inventor
由樹 細江
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ピーエスフォー ルクスコ エスエイアールエル
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    • G11C2029/1202—Word line control

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of switching between a test mode and a normal mode.
  • word lines are generally hierarchized into main word lines and sub word lines.
  • a plurality of sub word lines are associated with one main word line, and an access destination is determined by a combination of selections of the main word line and the sub word line.
  • the DRAM often has a test mode in addition to the normal mode.
  • the test mode is a mode for confirming the operation before shipment of the DRAM.
  • a plurality of sub word lines may be activated simultaneously in order to shorten the test time (see Patent Documents 1 and 2).
  • the main word driver and FX driver related to the selection of the sub word line are activated by a control signal sent from a predetermined control circuit, but the control method of these drivers may be different between the normal mode and the test mode. For this reason, the control circuit needs to be equipped with logic (logic circuit) for generating a control signal for the test mode.
  • logic logic circuit
  • the present inventor has conceived that an operation delay may occur in the control signal in the normal mode by mounting the logic for the test mode.
  • a semiconductor device decodes a plurality of sub-word lines to which a plurality of memory cells are connected and one or more of a plurality of decode signals respectively corresponding to the plurality of sub-word lines by decoding an address signal. And a driver circuit that activates a sub-word line corresponding to a decode signal having a predetermined logic level among the plurality of decode signals in response to the enable signal.
  • the decode circuit has a test signal activated If so, the logic level of the selected decode signal is periodically changed.
  • the present invention it is easy to suppress an operation delay in a semiconductor device having a normal mode and a test mode.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • the semiconductor device 10 is a DRAM integrated on a single semiconductor chip and has a memory cell array 11.
  • the memory cell array 11 includes a plurality of sub word lines SWL and a plurality of bit lines BL, and has a configuration in which memory cells MC are arranged at intersections thereof. Selection of the sub word line SWL is performed by the row decoder 12, and selection of the bit line BL is performed by the column decoder 13.
  • the semiconductor device 10 is provided with an address terminal 21, a command terminal 22, a clock terminal 23, a data terminal 24, and a power supply terminal 25 as external terminals.
  • the address terminal 21 is a terminal to which an address signal ADD is input from the outside.
  • the address signal ADD input to the address terminal 21 is supplied to the address latch circuit 32 via the address input circuit 31 and is latched by the address latch circuit 32.
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12, the column decoder 13, or the mode register 14.
  • the mode register 14 is a circuit in which a parameter indicating the operation mode of the semiconductor device 10 is set.
  • the command terminal 22 is a terminal to which a command signal CMD is input from the outside.
  • the command signal CMD includes a plurality of signals such as a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE.
  • a slash (/) at the head of the signal name means that the corresponding signal is an inverted signal or that the signal is a low active signal.
  • the command signal CMD input to the command terminal 22 is supplied to the command decoding circuit 34 via the command input circuit 33.
  • the command decode circuit 34 is a circuit that generates various internal commands by decoding the command signal CMD.
  • the internal commands include an active signal IACT, a column signal ICOL, a refresh signal IREF, a mode register set signal MRS, and the like.
  • the active signal IACT is a signal that is activated when the command signal CMD indicates row access (active command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12. Thereby, the sub word line SWL designated by the address signal ADD is selected.
  • the column signal ICOL is a signal that is activated when the command signal CMD indicates column access (read command or write command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the column decoder 13. As a result, the bit line BL specified by the address signal ADD is selected.
  • the refresh signal IREF is a signal that is activated when the command signal CMD indicates a refresh command.
  • the refresh signal IREF is activated, row access is performed by the refresh control circuit 35, and a predetermined sub word line SWL is selected. As a result, the plurality of memory cells MC connected to the selected sub word line SWL are refreshed. Selection of the sub word line SWL is performed by a refresh counter (not shown) included in the refresh control circuit 35.
  • the mode register set signal MRS is a signal that is activated when the command signal CMD indicates a mode register set command. Therefore, if a mode register set command is input and a mode signal is input from the address terminal 21 in synchronization therewith, the set value of the mode register 14 can be rewritten.
  • the clock terminal 23 is a terminal to which external clock signals CK and / CK are input.
  • the external clock signal CK and the external clock signal / CK are complementary signals, and both are supplied to the clock input circuit 36.
  • the clock input circuit 36 generates an internal clock signal ICLK based on the external clock signals CK and / CK.
  • the internal clock signal ICLK is supplied to the timing generator 37, whereby various internal clock signals are generated.
  • Various internal clock signals generated by the timing generator 37 are supplied to circuit blocks such as the address latch circuit 32 and the command decode circuit 34, and define the operation timing of these circuit blocks.
  • the internal clock signal ICLK is also supplied to the DLL circuit 100.
  • the DLL circuit 100 is a clock generation circuit that generates an internal clock signal LCLK that is phase-controlled based on the internal clock signal ICLK.
  • the internal clock signal LCLK is supplied to the FIFO circuit 15 and the input / output circuit 16.
  • the read data DQ is output in synchronization with the internal clock signal LCLK.
  • the power supply terminal 25 is a terminal to which power supply potentials VDD and VSS are supplied.
  • the power supply potentials VDD and VSS supplied to the power supply terminal 25 are supplied to the internal power supply generation circuit 38.
  • the internal power supply generation circuit 38 generates various internal potentials VPP, VARY, VBLP, VPERI and the like based on the power supply potentials VDD and VSS.
  • the internal potential VPP is a potential mainly used in the row decoder 12, the internal potentials VARY and VBLP are mainly potentials used in the memory cell array 11, and the internal potential VPERI is used in many other circuit blocks. It is a potential.
  • FIG. 2 is a schematic diagram for explaining the relationship between the main word line MWL and the sub word selection signal line FX and the sub word line SWL.
  • a plurality of memory mats MAT are laid out in a matrix.
  • a sub word driver SWD for driving the sub word line SWL is arranged in the sub word driver area SW between the memory mats.
  • the sub-word line SWL is selectively activated by a sub-word selection signal FX (sub-word driver selection line signal).
  • the sub word selection signal FX is composed of complementary signals FXT and FXB.
  • FIG. 2 shows 8-bit sub word selection signals FXT0 to FXT7 and FXB0 to FXB7 extending in the Y direction. Among these, even-numbered subword selection signals FXT0, 2, 4, 6, FXB0, 2, 4, 6 are supplied to a subword driver SWD provided on the left side of the memory mat MAT, and odd-numbered subword selection signals FXT1,3. , 5, 7, FXB1, 3, 5, 7 are supplied to a sub word driver SWD provided on the right side of the memory mat MAT.
  • FIG. 2 shows two sub word drivers SWD connected to the main word line MWL 0 and two sub word drivers SWD connected to the main word line MWL 1.
  • FIG. 3 is a circuit diagram showing the relationship between the main word driver MWD, the FX driver FXD, and the sub word driver SWD.
  • the FX driver FXD and the main word driver MWD each include a decode circuit and a buffer circuit.
  • the decode circuit 141 of the main word driver MWD supplies MW Select ⁇ 3: 0> to the buffer circuit 142.
  • Four main word signals MWLB0 to MWLB3 are selectively activated by 4-bit MW Select ⁇ 3: 0>.
  • sub word lines SWL are associated with one main word signal MWLB.
  • 32 sub word lines SWL0 to SWL31 are controlled by four main word lines MWLB0 to MWLB3.
  • the decode circuit 151 of the sub word driver SWD supplies FX Select ⁇ 7: 0> to the buffer circuit 152.
  • the buffer circuit 152 selectively activates the subword selection signals FXB0 to FXB7 and FXT0 to FXT7 based on the 8-bit FX Select ⁇ 7: 0>.
  • the sub word driver SWD selects the sub word signal SWLB (sub word line SWL) based on the selection results of the sub word selection signals FXB and FXT and the main word signal MWLB.
  • the subword signals SWLB0-7 can be selected, and the other subword signals SWLB8-31 cannot be selected.
  • the sub word selection signal FX0 FXT0, FXB0
  • FX Select ⁇ 7: 0> the sub word signal SWLB0 is selected at the timing when the row enable signal RE is activated. More specifically, an AND gate (NAND gate and inverter) having two inputs of MW Select ⁇ 0> and FX Select ⁇ 0> is activated to activate the sub word signal SWLB0.
  • the row enable signal RE is supplied from the control circuit 122 described later.
  • the subword signals SWLB8-15 can be selected, and the other subword signals SWLB0-7, 16-31 cannot be selected.
  • the sub word selection signal FX0 FXT0, FXB0
  • FX Select ⁇ 7: 0> the sub word driver SWD8 is selected, so that the sub word signal SWLB8 is selected.
  • FIG. 4 is a schematic diagram showing the relationship among the main word driver MWD, the FX driver FXD, and the sub word driver SWD.
  • the main word driver MWD includes a decode circuit 141 and a drive circuit 142. Addresses X3 and X4, which are part of the row address, and a row enable signal RE are input to the main word driver MWD.
  • the drive circuit 142 (buffer circuit) is driven by the output signal (MW Select signal) from the decode circuit 141.
  • the FX driver FXD includes a decode circuit 151 and a drive circuit 152. Addresses X0 to X3, which are part of the row address, and a row enable signal RE are input to the FX driver FXD.
  • the drive circuit 152 buffer circuit
  • the drive circuit 152 is driven by the output signal (FX Select signal) from the decode circuit 151.
  • the sub word driver SWD selectively activates the sub word line SWL according to the sub word selection signal FX output from the FX driver FXD and the main word signal MWLB output from the main word driver MWD.
  • the main word driver MWD When the main word driver MWD is activated by the row enable signal RE, the main word driver MWD selectively activates the main word signal MWLB in accordance with the addresses X3 and X4 (low active). As a result, the potential of the sub word line SWL can be controlled by the sub word selection signal FXT.
  • the FX driver FXD When the FX driver FXD is activated by the row enable signal RE, the FX driver FXD activates the sub-word selection signal FX according to the addresses X0 to X2. Specifically, the subword selection signal FXT is at a high level and the subword selection signal FXB is at a low level.
  • the sub word driver SWD activates the designated sub word line SWL.
  • the sub word selection signal FXT is low level and the sub word selection signal FXB is high level.
  • the N-channel MOS transistor 163 (see FIG. 3) is turned on, the sub word line SWL is set to a low level (inactive). Note that the source potential of the N-channel MOS transistor 163 may be set to a negative potential.
  • the sub word driver SWD When the main word driver MWD is inactive, the sub word driver SWD is not activated regardless of the sub word selection signals FXT and FXB, and the sub word line SWL cannot be selected.
  • FIG. 5 is a functional block diagram of the FX driver FXD in the comparative example.
  • the drive circuit 152 of the FX driver FXD is controlled by the row enable signal RE supplied from the control circuit 122.
  • a clock signal TCLK is input to the control circuit 122.
  • the control circuit 122 does not use the clock signal TCLK and outputs the active signal IACT as it is as the row enable signal RE.
  • the control circuit 122 outputs the row enable signal RE in the form of synchronizing the active signal IACT with the clock signal TCLK. In this way, the control circuit 122 changes the row enable signal RE supplied to the drive circuit 152 depending on whether the normal mode or the test mode is set.
  • FIG. 6 is a circuit diagram of the decoding circuit 151 of the FX driver FXD in the comparative example.
  • the 3-bit address X0 to X2 of the row address is supplied to the FX driver FXD. Actually, it is often controlled by an address of 3 bits or more. However, in order to simplify the explanation, it is assumed that the FX driver FXD is controlled by a 3-bit address X0 to X2.
  • the 4-bit test address signals TQWLB0 to 3 are all set to a high level (inactive).
  • the first test signal TQWLENT which is the output of the NAND gate 102
  • the second test signal TQWLDIST is also at a low level.
  • the NAND gate 102 and the first NAND group 104 are not affected by the test address signals TQWLB0 to 3 and are controlled only by the addresses X0 to X2.
  • the outputs of the eight NAND gates included in the second NAND group 106 are FX Select ⁇ 7: 0> (see FIG. 3). In this way, FX ⁇ Select ⁇ 7: 0> (FXT0 to 8 and FXB0 to 8) is controlled by the 3-bit addresses X0 to X2.
  • test address signals TQWLB0 to 3 may be deactivated and FX Select ⁇ 7: 0> may be controlled by the addresses X0 to X2.
  • FX Select ⁇ 7: 0> may be controlled by the addresses X0 to X2.
  • a plurality of sub word lines SWL are simultaneously connected. It can also be activated. In other words, multiple bits of FX Select ⁇ 7: 0> can be activated simultaneously.
  • the second test signal TQWLDIST goes high and the first NAND group 104 is invalidated.
  • test address signal TQWLB directly controls the second NAND group 106, it is possible to simultaneously activate a plurality of bits FX Select ⁇ 7: 0> by the test address signals TQWLB0-3. As described above, a plurality of sub-word lines SWL can be simultaneously activated only by the FX driver FXD.
  • FIG. 7 is a circuit diagram of the decoding circuit 141 of the main word driver MWD in the comparative example.
  • the 2-bit address of addresses X3 and X4 among the row addresses is supplied to the main word driver MWD. Actually, it is often controlled by an address of 2 bits or more. However, in order to simplify the explanation, it is assumed here that the main word driver MWD is controlled by the 2-bit addresses X3 and X4.
  • the 2-bit test address signals TMWLB0 and TMWLB1 are both set to a high level (inactive).
  • the test signal TMWLENT becomes high level
  • MW Select ⁇ 3: 0> (MWLB0 to 3), which is the output of the third NAND group 108, is controlled by the addresses X3 and X4.
  • MW ⁇ 3: 0> may be controlled by the addresses X3 and X4, but a plurality of main word lines MWL can be simultaneously activated in order to shorten the test time.
  • FIG. 8 is a timing chart when a plurality of sub word lines SWL are simultaneously activated in the test mode of the comparative example.
  • all the main word signals MWLB0 to 3 are activated (low active) by activating the test address signal TMWLB (low active).
  • the subword selection signal FXT0 is activated (high active) by the addresses X0 to X2, and the other subword selection signals FXT1 to FXT7 are inactive.
  • the four sub word drivers SWD0, 8, 16, 24 are simultaneously activated, and the four sub word lines SWL0, 8, 16, 24 are simultaneously activated (simultaneously selected) (high active).
  • the test address signal TQWLB is not used.
  • FIG. 9 is a circuit diagram of the control circuit 122 in the comparative example.
  • the control circuit 122 is formed as a part of the row decoder 12 or the command decode circuit 34 in FIG.
  • An active signal IACT (high active) is input to the control circuit 122.
  • the active signal IACT is activated to a high level
  • the BL Equalize signal for precharging the bit line BL is deactivated, thereby releasing the equalized state of the bit line BL.
  • the row enable signal RE is activated with a slight delay, and a predetermined sub word line SWL is selected. Thereby, the charge accumulated in the corresponding memory cell is released to the bit line BL.
  • the SA Enable signal for activating the sense amplifier SA is activated, and the data read to the bit line is amplified.
  • one or more sub word lines SWL may be repeatedly activated / deactivated in synchronization with the clock signal TCLK.
  • the test mode circuit 120 is mounted on the control circuit 122 in order to synchronize the row enable signal RE with the clock signal TCLK in the test mode.
  • the clock signal TCLK is a kind of internal clock signal generated from the timing generator 37.
  • the BL Equalize signal is deactivated, and the row enable signal RE and the SA Enable signal are sequentially activated.
  • the test mode since the test mode signal TACTUDB is activated to a low level, the row enable signal RE is synchronized with the clock signal TCLK. As shown in FIG. 9, the BLqualEqualize signal and SA Enable signal are output without going through the test mode circuit 120.
  • FIG. 10 is an operation timing chart of the control circuit 122 in the test mode of the comparative example.
  • the test mode signal TACTUDB is set to low active.
  • the active signal IACT is activated to a high level
  • the BL Equalize signal is first deactivated (low level), and the row enable signal RE is repeatedly activated in synchronization with the rising edge of the clock signal TCLK.
  • the active state of the FX driver FXD is controlled by the row enable signal RE.
  • a disturb enable test (Distub Enable Test) for repeatedly activating one or more sub word lines SWL can also be performed.
  • the test mode circuit 120 changes the control method of the row enable signal RE depending on whether the test mode or the operation mode is set.
  • providing the test mode circuit 120 that substantially functions only in the test mode in the output path of the row enable signal RE causes a delay in transmission of the row enable signal RE in the normal mode. This is because even in the normal mode, the active signal IACT is output as the row enable signal RE after passing through the AND gate (see FIG. 9).
  • test mode circuit 120 is removed from the control circuit 122 by directly inputting the clock signal TCLK required in the test mode to the FX driver FXD instead of the control circuit 122.
  • FIG. 11 is a functional block diagram of the FX driver FXD in the present embodiment.
  • the clock signal TCLK is directly supplied to the decoding circuit 151 of the FX driver FXD instead of the control circuit 122.
  • the control circuit 122 generates the same row enable signal RE from the active signal IACT regardless of the normal mode or the test mode, and supplies it to the drive circuit 152.
  • the decode circuit 151 does not use the clock signal TCLK.
  • the test mode not the control circuit 122 but the decode circuit 151 operates in synchronization with the clock signal TCLK.
  • FIG. 12 is a circuit diagram of the control circuit 122 in the present embodiment.
  • the active signal IACT is directly output as the row enable signal RE without passing through the test mode circuit 120. That is, the same row enable signal RE is generated on the same path regardless of whether the test mode or the normal mode is set.
  • FIG. 13 is a circuit diagram of the decoding circuit 151 of the FX driver FXD in the present embodiment.
  • a test mode circuit 124 is added to the decoding circuit 151 of the comparative example.
  • a test mode signal TWLDISTT (high active), a clock signal TCLK, and an active signal IACT (high active) are input to the AND gate 126 included in the test mode circuit 124.
  • test mode when the active signal IACT becomes high active, the output of the AND gate 126 is synchronized with the clock signal TCLK.
  • the test mode circuit 124 is valid when all the test address signals TQWLB are at the high level, but the test mode circuit 124 is invalidated when any one of the test address signals TQWLB is at the low level. Even when the test mode circuit 124 is valid, all the outputs of the first NAND group 104 are at a high level when the clock signal TCLK is at a high level (second state), so that none of the sub word lines SWL can be selected. Become.
  • the output of the second NAND group 106 follows the addresses X0 to X2.
  • the selectable / unselectable state of the sub word line SWL is alternately changed by the clock signal TCLK. Therefore, when the sub word line SWL is in a selectable state, the sub word line SWL corresponding to the addresses X0 to X2 is selected.
  • the circuit configuration in the present embodiment of the decoding circuit 141 of the main word driver MWD is the same as that in the comparative example.
  • FIG. 14 is an operation timing chart of the control circuit 122 in the test mode of the present embodiment.
  • the test mode signal TWLDISTT becomes high active and the test mode is set.
  • the active signal IACT control signal
  • FX Select ⁇ 0> is repeatedly activated in synchronization with the clock signal TCLK.
  • the control circuit 122 that supplies the row enable signal RE to the main word driver MWD and the FX driver FXD supplies the same row enable signal RE through the same path in both the test mode and the normal mode. Since the row enable signal RE is a signal that determines the selection timing of the sub word line SWL, a delay in the timing of the row enable signal RE leads to an operation delay of the sub word line SWL.
  • the control circuit 122 according to the present embodiment does not require mounting of test mode logic like the test mode circuit 120. As a result, the operation delay of the row enable signal RE due to the mounting of the test mode function does not occur.
  • a test mode circuit 124 is added to the decoding circuit 151 of the FX driver FXD, but the test mode circuit 124 of the FX driver FXD is not interposed in the transmission path of the row enable signal RE. That is, since the clock signal TCLK is directly input to the test mode circuit 124 and the same row enable signal RE is input to the decode circuit 151 regardless of the normal mode or the test mode, the test mode and the normal mode are mounted. Even in such a semiconductor device, the logic (circuit) for the test mode does not delay the operation in the normal mode.

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Abstract

【課題】半導体装置において、テストモード用の回路により通常モードにおける動作速度が低下するのを抑止する。 【解決手段】半導体装置は、メインワードドライバ、サブワードドライバおよびＦＸドライバＦＸＤによりサブワード線を選択する。メインワードドライバは１以上のメインワード線を選択し、ＦＸドライバＦＸＤはFX Select信号によりサブワードドライバを選択的に活性化する。これらのドライバの選択にしたがって、サブワードドライバはサブワード線を選択する。メインワードドライバおよびＦＸドライバＦＸＤは、制御回路から供給されるロウイネーブル信号ＲＥにより活性化される。ＦＸドライバＦＸＤには、クロック信号ＴＣＬＫが直接供給される。テストモードにおいては、ＦＸドライバＦＸＤは、このクロック信号ＴＣＬＫに同期してFX Select信号を制御する。

Description

半導体装置
　本発明は半導体装置に関し、特に、テストモードと通常モードを切換可能な半導体装置に関する。
　半導体装置の代表例であるＤＲＡＭ（Dynamic Random Access Memory）においては、ワード線はメインワード線およびサブワード線に階層化されるのが一般的である。１本のメインワード線には複数のサブワード線が対応づけられ、メインワード線およびサブワード線それぞれの選択の組み合わせによりアクセス先が決定される。
　ＤＲＡＭは、通常モードのほかにテストモードを有することも多い。テストモードとは、ＤＲＡＭの出荷前に動作確認するためのモードである。テストモードにおいては、テスト時間を短縮するために複数のサブワード線を同時に活性化することもある（特許文献１，２参照）。
特開平１１－１３５７４８号公報 特開平９－６４２９５号公報
　サブワード線の選択に関わるメインワードドライバやＦＸドライバは、所定の制御回路から送られる制御信号により活性化されるが、通常モードとテストモードではこれらのドライバの制御方法が異なることがある。このため、制御回路はテストモード用の制御信号を生成するためのロジック（論理回路）を搭載する必要がある。本発明者は、このテストモード用のロジックを搭載することにより、通常モードの制御信号に動作遅延が生じる可能性があることに想到した。
　本発明に係る半導体装置は、それぞれ複数のメモリセルが接続された複数のサブワード線と、アドレス信号をデコードすることによって、複数のサブワード線にそれぞれ対応する複数のデコード信号の１以上を選択するデコード回路と、イネーブル信号に応答して、複数のデコード信号のうち所定の論理レベルであるデコード信号に対応するサブワード線を活性化させるドライバ回路と、を備え、デコード回路は、テスト信号が活性化している場合、選択されたデコード信号の論理レベルを周期的に変化させる。
　本発明によれば、通常モードとテストモードを備える半導体装置における動作遅延を抑制しやすくなる。
半導体装置の全体構成を示すブロック図である。 メモリセルアレイの構造を説明するための模式図である。 メインワードドライバ、ＦＸドライバおよびサブワードドライバの関係を示す回路図である。 メインワードドライバ、ＦＸドライバおよびサブワードドライバの関係を示す模式図である。 比較例におけるＦＸドライバの機能ブロック図である。 比較例におけるＦＸドライバのデコード回路の回路図である。 比較例におけるメインワードドライバのデコード回路の回路図である。 比較例のテストモードにおいて、複数のサブワード線を同時に活性化するときのタイミングチャートである。 比較例における制御回路の回路図である。 比較例のテストモードにおける制御回路の動作タイミングチャートである。 本実施形態におけるＦＸドライバの機能ブロック図である。 本実施形態における制御回路の回路図である。 本実施形態におけるＦＸドライバのデコード回路の回路図である。 本実施形態のテストモードにおける制御回路の動作タイミングチャートである。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
　本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のサブワード線ＳＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
　図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
　アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
　コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。
　アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるサブワード線ＳＷＬが選択される。
　カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
　したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路１００によって生成される。
　リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のサブワード線ＳＷＬが選択される。これにより、選択されたサブワード線ＳＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。サブワード線ＳＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。
　モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
　クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
　内部クロック信号ＩＣＬＫは、ＤＬＬ回路１００にも供給される。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
　電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹ，ＶＢＬＰは主にメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
　図２は、メインワード線ＭＷＬおよびサブワード選択信号線ＦＸとサブワード線ＳＷＬとの関係を説明するための模式図である。
　メモリセルアレイ１１には複数のメモリマットＭＡＴがマトリクス状にレイアウトされる。メモリマットとメモリマットの間のサブワードドライバ領域ＳＷには、サブワード線ＳＷＬを駆動するサブワードドライバＳＷＤが配置される。
　サブワード線ＳＷＬは、サブワード選択信号ＦＸ（サブワードドライバ選択線の信号）により選択的に活性化される。サブワード選択信号ＦＸは相補の信号ＦＸＴ，ＦＸＢからなり、図２ではＹ方向に延在する８ビット分のサブワード選択信号ＦＸＴ０～ＦＸＴ７，ＦＸＢ０～ＦＸＢ７が示されている。このうち、偶数番目のサブワード選択信号ＦＸＴ０，２，４，６，ＦＸＢ０，２，４，６はメモリマットＭＡＴの左側に設けられたサブワードドライバＳＷＤに供給され、奇数番目のサブワード選択信号ＦＸＴ１，３，５，７，ＦＸＢ１，３，５，７はメモリマットＭＡＴの右側に設けられたサブワードドライバＳＷＤに供給される。
　また、Ｘ方向に並ぶサブワードドライバＳＷＤは、同じメインワード線ＭＷＬと接続される。図２には、メインワード線ＭＷＬ０に接続された２つのサブワードドライバＳＷＤと、メインワード線ＭＷＬ１に接続された２つのサブワードドライバＳＷＤが図示されている。
　かかる構成により、活性化しているメインワード線ＭＷＬおよび活性化しているサブワード選択信号ＦＸに応じて、いずれかのサブワード線ＳＷＬが選択される。たとえば、メインワード線ＭＷＬ０とサブワード選択信号ＦＸ０（＝ＦＸＴ０，ＦＸＢ０）が活性化している場合には、サブワード線ＳＷＬ０が選択される。
　図３は、メインワードドライバＭＷＤ、ＦＸドライバＦＸＤおよびサブワードドライバＳＷＤの関係を示す回路図である。詳しくは後述するが、ＦＸドライバＦＸＤとメインワードドライバＭＷＤは、いずれもデコード回路とバッファ回路を含む。まず、メインワードドライバＭＷＤのデコード回路１４１が、そのバッファ回路１４２にMW Select<3:0>を供給する。４ビットのMW Select<3:0>により４本のメインワード信号ＭＷＬＢ０～ＭＷＬＢ３が選択的に活性化される。
　本実施形態においては、１本のメインワード信号ＭＷＬＢにつき８本のサブワード線ＳＷＬが対応づけられるものとする。図３では、４本のメインワード線ＭＷＬＢ０～ＭＷＬＢ３により３２本のサブワード線ＳＷＬ０～３１が制御対象となっている。サブワードドライバＳＷＤのデコード回路１５１は、そのバッファ回路１５２にFX Select<7:0>を供給する。バッファ回路１５２は、８ビットのFX Select<7:0>に基づき、サブワード選択信号ＦＸＢ０～７，ＦＸＴ０～７を選択的に活性化する。サブワードドライバＳＷＤは、サブワード選択信号ＦＸＢ，ＦＸＴおよびメインワード信号ＭＷＬＢの選択結果に基づいて、サブワード信号ＳＷＬＢ（サブワード線ＳＷＬ）を選択する。
　たとえば、MW Select<3:0>により、メインワード信号ＭＷＬＢ０が活性化（ローアクティブ）されると、サブワード信号ＳＷＬＢ０～７が選択可能となり、他のサブワード信号ＳＷＬＢ８～３１は選択不可能になる。ここで、FX Select<7:0>により、サブワード選択信号ＦＸ０（ＦＸＴ０，ＦＸＢ０）が活性化されると、ロウイネーブル信号ＲＥが活性化するタイミングにて、サブワード信号ＳＷＬＢ０が選択される。より具体的には、MW Select<0>とFX Select<0>を２入力とするＡＮＤゲート（ＮＡＮＤゲートとインバータ）がハイアクティブとなることで、サブワード信号ＳＷＬＢ０が活性化される。ロウイネーブル信号ＲＥは、後述の制御回路１２２から供給される。
　また、MW Select<3:0>により、メインワード信号ＭＷＬＢ１が活性化されると、サブワード信号ＳＷＬＢ８～１５が選択可能となり、他のサブワード信号ＳＷＬＢ０～７，１６～３１は選択不可能になる。ここで、FX Select<7:0>により、サブワード選択信号ＦＸ０（ＦＸＴ０，ＦＸＢ０）が活性化されると、サブワードドライバＳＷＤ８が選択されるため、サブワード信号ＳＷＬＢ８が選択される。
　図４は、メインワードドライバＭＷＤ、ＦＸドライバＦＸＤおよびサブワードドライバＳＷＤの関係を示す模式図である。
　メインワードドライバＭＷＤは、デコード回路１４１とドライブ回路１４２を含む。メインワードドライバＭＷＤには、ロウアドレスの一部であるアドレスＸ３，Ｘ４とロウイネーブル信号ＲＥが入力される。デコード回路１４１からの出力信号（MW Select信号）により、ドライブ回路１４２（バッファ回路）がドライブされる。
　ＦＸドライバＦＸＤは、デコード回路１５１とドライブ回路１５２を含む。ＦＸドライバＦＸＤには、ロウアドレスの一部であるアドレスＸ０～Ｘ３とロウイネーブル信号ＲＥが入力される。デコード回路１５１からの出力信号（FX Select信号）により、ドライブ回路１５２（バッファ回路）がドライブされる。
　サブワードドライバＳＷＤは、ＦＸドライバＦＸＤから出力されるサブワード選択信号ＦＸおよびメインワードドライバＭＷＤから出力されるメインワード信号ＭＷＬＢにしたがってサブワード線ＳＷＬを選択的に活性化する。
　メインワードドライバＭＷＤは、ロウイネーブル信号ＲＥにより活性化されるとき、アドレスＸ３，Ｘ４にしたがってメインワード信号ＭＷＬＢを選択的に活性化する（ローアクティブ）。この結果、サブワード線ＳＷＬの電位はサブワード選択信号ＦＸＴにより制御可能となる。
　ＦＸドライバＦＸＤは、ロウイネーブル信号ＲＥにより活性化されるとき、アドレスＸ０～Ｘ２にしたがってサブワード選択信号ＦＸを活性化する。具体的には、サブワード選択信号ＦＸＴはハイレベル、サブワード選択信号ＦＸＢはローレベルとなる。サブワードドライバＳＷＤは、指定されたサブワード線ＳＷＬを活性化する。
　ＦＸドライバＦＸＤが非活性のときには、サブワード選択信号ＦＸＴはローレベル、サブワード選択信号ＦＸＢはハイレベルとなる。このとき、Ｎチャンネル型ＭＯＳトランジスタ１６３（図３参照）がオンとなるので、サブワード線ＳＷＬはローレベル（非活性）に設定される。なお、Ｎチャンネル型ＭＯＳトランジスタ１６３のソース電位は負電位に設定されてもよい。
　なお、メインワードドライバＭＷＤが非活性のときには、サブワード選択信号ＦＸＴ，ＦＸＢに関わらず、サブワードドライバＳＷＤは活性化されず、サブワード線ＳＷＬは選択不可能となる。
　次に、テストモードと通常モードに応じて、ロウイネーブル信号ＲＥの制御方法を変更するタイプの回路構成を比較例として説明し、その問題点を指摘する。その上で、本実施形態における半導体装置１０について説明する。なお、テストモードおよび通常モードは、図１のモードレジスタ１４により設定される。
［比較例］
　図５は、比較例におけるＦＸドライバＦＸＤの機能ブロック図である。
　比較例においては、ＦＸドライバＦＸＤのドライブ回路１５２は、制御回路１２２から供給されるロウイネーブル信号ＲＥによって制御される。制御回路１２２には、クロック信号ＴＣＬＫが入力される。通常モードのときには、制御回路１２２はクロック信号ＴＣＬＫを使用せず、アクティブ信号ＩＡＣＴをそのままロウイネーブル信号ＲＥとして出力する。一方、テストモードのときには、制御回路１２２はアクティブ信号ＩＡＣＴをクロック信号ＴＣＬＫに同期させたかたちでロウイネーブル信号ＲＥを出力する。このように、制御回路１２２が、通常モードとテストモードのいずれであるかに応じて、ドライブ回路１５２に供給するロウイネーブル信号ＲＥを変化させる。
　図６は、比較例におけるＦＸドライバＦＸＤのデコード回路１５１の回路図である。
　ＦＸドライバＦＸＤには、ロウアドレスのうちアドレスＸ０～Ｘ２の３ビットのアドレスが供給される。実際には、３ビット以上のアドレスにより制御されることが多いが、ここでは説明を簡潔にするために、３ビットのアドレスＸ０～Ｘ２によりＦＸドライバＦＸＤを制御するものとして説明する。
　通常モードにおいては、４ビットのテストアドレス信号ＴＱＷＬＢ０～３はいずれもハイレベル（非活性）に設定される。この結果、ＮＡＮＤゲート１０２の出力である第１テスト信号ＴＱＷＬＥＮＴはローレベル、第２テスト信号ＴＱＷＬＤＩＳＴもローレベルとなる。このとき、ＮＡＮＤゲート１０２や第１ＮＡＮＤグループ１０４は、テストアドレス信号ＴＱＷＬＢ０～３に影響されず、アドレスＸ０～Ｘ２のみにより制御される。なお、第２ＮＡＮＤグループ１０６に含まれる８つのＮＡＮＤゲートの出力がFX Select<7:0>となる（図３参照）。このように、３ビットのアドレスＸ０～Ｘ２により、FX Select<7:0>（ＦＸＴ０～８とＦＸＢ０～８）が制御される。
　テストモードにおいても、テストアドレス信号ＴＱＷＬＢ０～３を非活性として、アドレスＸ０～Ｘ２によりFX Select<7:0>を制御してもよいが、テスト時間を短縮するために複数のサブワード線ＳＷＬを同時に活性化することもできる。いいかえれば、複数ビットのFX Select<7:0>を同時に活性化できる。４ビットのテストアドレス信号ＴＱＷＬＢ０～３のうちの１以上を活性化（ローアクティブ）すると、第２テスト信号ＴＱＷＬＤＩＳＴがハイレベルとなり、第１ＮＡＮＤグループ１０４は無効化される。また、テストアドレス信号ＴＱＷＬＢが第２ＮＡＮＤグループ１０６を直接制御するため、テストアドレス信号ＴＱＷＬＢ０～３により、複数ビットのFX Select<7:0>を同時に活性化することもできる。このように、ＦＸドライバＦＸＤだけでも複数のサブワード線ＳＷＬを同時に活性化可能である。
　図７は、比較例におけるメインワードドライバＭＷＤのデコード回路１４１の回路図である。
　メインワードドライバＭＷＤには、ロウアドレスのうちアドレスＸ３，Ｘ４の２ビットのアドレスが供給される。実際には、２ビット以上のアドレスにより制御されることが多いが、ここでは説明を簡潔にするために、２ビットのアドレスＸ３，Ｘ４によりメインワードドライバＭＷＤを制御するものとして説明する。
　通常モードにおいては、２ビットのテストアドレス信号ＴＭＷＬＢ０，ＴＭＷＬＢ１はいずれもハイレベル（非活性）に設定される。この結果、テスト信号ＴＭＷＬＥＮＴはハイレベルとなり、第３ＮＡＮＤグループ１０８の出力であるMW Select<3:0>（ＭＷＬＢ０～３）は、アドレスＸ３，Ｘ４により制御される。
　テストモードにおいても、アドレスＸ３，Ｘ４によりMW Select<3:0>を制御してもよいが、テスト時間を短縮するため、複数のメインワード線ＭＷＬを同時に活性化することもできる。
　図８は、比較例のテストモードにおいて、複数のサブワード線ＳＷＬを同時に活性化するときのタイミングチャートである。
　図８に示す例では、テストアドレス信号ＴＭＷＬＢの活性化（ローアクティブ）により、すべてのメインワード信号ＭＷＬＢ０～３が活性化している（ローアクティブ）。また、アドレスＸ０～Ｘ２により、サブワード選択信号ＦＸＴ０のみが活性化し（ハイアクティブ）、それ以外のサブワード選択信号ＦＸＴ１～ＦＸＴ７は非活性となっている。この結果、４つのサブワードドライバＳＷＤ０，８，１６，２４が同時に活性化され、４本のサブワード線ＳＷＬ０，８，１６，２４が同時活性化（同時選択）されている（ハイアクティブ）。なお、図８に示すタイムチャートでは、テストアドレス信号ＴＱＷＬＢは使っていない。
　図９は、比較例における制御回路１２２の回路図である。
　制御回路１２２は、図１のロウデコーダ１２またはコマンドデコード回路３４の一部として形成される。制御回路１２２には、アクティブ信号ＩＡＣＴ（ハイアクティブ）が入力される。アクティブ信号ＩＡＣＴがハイレベルに活性化すると、ビット線ＢＬをプリチャージするためのBL Equalize信号が非活性化され、これによりビット線ＢＬのイコライズ状態が解除される。次に、少し遅れてロウイネーブル信号ＲＥが活性化し、所定のサブワード線ＳＷＬが選択される。これにより、ビット線ＢＬには対応するメモリセルに蓄積されていた電荷が解放される。最後に、センスアンプＳＡを活性化するためのSA Enable信号が活性化され、ビット線に読み出されたデータが増幅される。
　テストモードにおいては、１以上のサブワード線ＳＷＬをクロック信号ＴＣＬＫに同期させて繰り返し活性化・非活性化させることがある。通常モードにおいては、サブワード線ＳＷＬをクロック信号ＴＣＬＫに同期して繰り返し活性化・非活性化させる必要はない。比較例では、テストモードのときにロウイネーブル信号ＲＥをクロック信号ＴＣＬＫに同期させるために、制御回路１２２にテストモード回路１２０を搭載している。クロック信号ＴＣＬＫは、タイミングジェネレータ３７から生成される内部クロック信号の一種である。
　通常モードにおいては、アクティブ信号ＩＡＣＴが活性化すると、BL Equalize信号は非活性化され、ロウイネーブル信号ＲＥおよびSA Enable信号は順次活性化する。一方、テストモードにおいては、テストモード信号ＴＡＣＴＵＤＢがローレベルに活性化されるため、ロウイネーブル信号ＲＥはクロック信号ＴＣＬＫに同期する。図９に示すように、BL Equalize信号やSA Enable信号は、テストモード回路１２０を経由せずに出力される。
　図１０は、比較例のテストモードにおける制御回路１２２の動作タイミングチャートである。
　テストモードにおいては、テストモード信号ＴＡＣＴＵＤＢがローアクティブに設定される。ここで、アクティブ信号ＩＡＣＴがハイレベルに活性化すると、まず、BL Equalize信号が非活性（ローレベル）となり、クロック信号ＴＣＬＫのライズエッジに同期してロウイネーブル信号ＲＥが繰り返し活性化される。ロウイネーブル信号ＲＥにより、ＦＸドライバＦＸＤの活性状態が制御される。このような制御方法により、１以上のサブワード線ＳＷＬを繰り返し活性化させるディスターブイネーブルテスト（Distub Enable Test）を行うこともできる。
　比較例の方式によれば、テストモードにおいて、複数のサブワード線ＳＷＬを選択しつつ、それらの選択状態・非選択状態をクロック信号ＴＣＬＫに同期させることができる。テストモード回路１２０は、テストモードと動作モードのいずれであるかに応じて、ロウイネーブル信号ＲＥの制御方法を変更している。しかし、テストモードでしか実質的に機能しないテストモード回路１２０をロウイネーブル信号ＲＥの出力経路に設けることは、通常モードにおけるロウイネーブル信号ＲＥの伝送を遅延させる原因となる。通常モードにおいても、アクティブ信号ＩＡＣＴは、ＡＮＤゲートを通過してからロウイネーブル信号ＲＥとして出力されるためである（図９参照）。
［実施形態］
　以下、上記の問題点を解決するための本実施形態における回路構成について説明する。本実施形態においては、テストモードのときに必要なクロック信号ＴＣＬＫを制御回路１２２ではなく、ＦＸドライバＦＸＤに直接入力することで、制御回路１２２からテストモード回路１２０を取り除いている。
　図１１は、本実施形態におけるＦＸドライバＦＸＤの機能ブロック図である。
　本実施形態においては、クロック信号ＴＣＬＫは、制御回路１２２ではなくＦＸドライバＦＸＤのデコード回路１５１に直接供給される。制御回路１２２は、通常モードであるかテストモードであるかに関わらずアクティブ信号ＩＡＣＴから同一のロウイネーブル信号ＲＥを生成し、ドライブ回路１５２に供給する。通常モードのときには、デコード回路１５１はクロック信号ＴＣＬＫを使用しない。一方、テストモードのときには、制御回路１２２ではなくデコード回路１５１がクロック信号ＴＣＬＫに同期して動作する。
　図１２は、本実施形態における制御回路１２２の回路図である。
　図１２に示すように、本実施形態においては、アクティブ信号ＩＡＣＴは、テストモード回路１２０を経由せずにそのままロウイネーブル信号ＲＥとして出力される。すなわち、テストモードと通常モードのいずれであるかに関わらず、同一のロウイネーブル信号ＲＥが同一経路にて生成される。
　図１３は、本実施形態におけるＦＸドライバＦＸＤのデコード回路１５１の回路図である。
　本実施形態におけるデコード回路１５１は、比較例のデコード回路１５１にテストモード回路１２４が追加されている。テストモード回路１２４に含まれるＡＮＤゲート１２６には、テストモード信号ＴＷＬＤＩＳＴＴ（ハイアクティブ）、クロック信号ＴＣＬＫおよびアクティブ信号ＩＡＣＴ（ハイアクティブ）が入力される。
　テストモードにおいて、アクティブ信号ＩＡＣＴがハイアクティブになると、ＡＮＤゲート１２６の出力はクロック信号ＴＣＬＫに同期する。ただし、テストアドレス信号ＴＱＷＬＢがすべてハイレベルのときテストモード回路１２４は有効であるが、テストアドレス信号ＴＱＷＬＢのいずれかがローレベルとなるとテストモード回路１２４は無効化される。テストモード回路１２４が有効なときであっても、クロック信号ＴＣＬＫがハイレベル（第２状態）となると第１ＮＡＮＤグループ１０４の出力はすべてハイレベルとなるため、いずれのサブワード線ＳＷＬも選択不可能となる。
　クロック信号ＴＣＬＫがローレベル（第１状態）に変化すると、第２ＮＡＮＤグループ１０６の出力はアドレスＸ０～Ｘ２にしたがう。この結果、クロック信号ＴＣＬＫによりサブワード線ＳＷＬの選択可能・選択不可能状態が交互に変化する。したがって、サブワード線ＳＷＬが選択可能状態にあるとき、アドレスＸ０～Ｘ２に対応するサブワード線ＳＷＬが選択されることになる。
　なお、メインワードドライバＭＷＤのデコード回路１４１の本実施形態における回路構成は、比較例と同じである。
　図１４は、本実施形態のテストモードにおける制御回路１２２の動作タイミングチャートである。
　ここでは、メインワード信号ＭＷＬＢ０およびＦＸドライバＦＸＤ０が選択されているとする。すなわち、サブワード線ＳＷＬ０のみが活性化されるものとする。まず、テストモード信号ＴＷＬＤＩＳＴＴがハイアクティブとなりテストモードが設定される。アクティブ信号ＩＡＣＴ（制御信号）がハイレベルに活性化されると、FX Select<0>がクロック信号ＴＣＬＫに同期して繰り返し活性化される。これにあわせて、サブワード選択信号ＦＸＴ０が繰り返し活性化され、サブワード線ＳＷＬ０も繰り返し活性化されるディスターブイネーブルテストを行うこともできる。
　図１４では、メインワード信号ＭＷＬＢ０のみをローアクティブにしているが、すべてのメインワード信号ＭＷＬＢ０～３をローアクティブにすれば、サブワード線ＳＷＬ０，８，１６，２４を同時に活性化できる。このように、サブワード線ＳＷＬの選択状態は、テストモード回路１２４に入力されるクロック信号ＴＣＬＫに同期して変化する。
　以上、実施形態に基づいて、半導体装置１０を説明した。本実施形態においては、ロウイネーブル信号ＲＥをメインワードドライバＭＷＤやＦＸドライバＦＸＤに供給する制御回路１２２は、テストモードと通常モードのいずれにおいても同一経路にて同一のロウイネーブル信号ＲＥを供給する。ロウイネーブル信号ＲＥは、サブワード線ＳＷＬの選択タイミングを決める信号であるため、ロウイネーブル信号ＲＥのタイミングの遅延はサブワード線ＳＷＬの動作遅延につながる。本実施形態の制御回路１２２には、テストモード回路１２０のようなテストモード用のロジックの実装が不要であり、この結果、テストモード機能の実装によるロウイネーブル信号ＲＥの動作遅延は生じない。
　その代わりに、ＦＸドライバＦＸＤのデコード回路１５１にテストモード回路１２４が追加されているが、ＦＸドライバＦＸＤのテストモード回路１２４は、ロウイネーブル信号ＲＥの伝送経路には介在していない。すなわち、テストモード回路１２４にクロック信号ＴＣＬＫを直接入力し、通常モードかテストモードかに関わらずデコード回路１５１には同一のロウイネーブル信号ＲＥを入力する構成であるため、テストモードと通常モードを搭載する半導体装置であっても、テストモードのためのロジック（回路）が通常モードの動作を遅延させない。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　１０　半導体装置
　１１　メモリセルアレイ
　１２　ロウデコーダ
　１３　カラムデコーダ
　１４　モードレジスタ　
　１５　ＦＩＦＯ回路
　１６　入出力回路
　３１　アドレス入力回路
　３２　アドレスラッチ回路
　３３　コマンド入力回路
　３４　コマンドでコード回路
　３５　リフレッシュ制御回路
　３６　クロック入力回路
　３７　タイミングジェネレータ
　３８　内部電源発生回路
　１００　ＤＬＬ回路
　１２０　テストモード回路
　１２２　制御回路
　１２４　テストモード回路
　１４１　デコード回路
　１４２　ドライブ回路
　１５１　デコード回路
　１５２　ドライブ回路
　ＢＬ　ビット線
　ＳＷＬ　サブワード線
　ＭＣ　メモリセル
　ＭＡＴ　メモリマット
　ＩＡＣＴ　アクティブ信号
　ＲＥ　ロウイネーブル信号
　ＳＷＤ　サブワードドライバ
　ＭＷＤ　メインワードドライバ
　ＦＸＤ　ＦＸドライバ
　ＦＸ　サブワード選択信号
　ＴＣＬＫ　クロック信号

Claims (12)

  1. 　それぞれ複数のメモリセルが接続された複数のサブワード線と、
    　アドレス信号をデコードすることによって、前記複数のサブワード線にそれぞれ対応する複数のデコード信号の１以上を選択するデコード回路と、
    　イネーブル信号に応答して、複数のデコード信号のうち所定の論理レベルであるデコード信号に対応するサブワード線を活性化させるドライバ回路と、を備え、
    　前記デコード回路は、テスト信号が活性化している場合、選択されたデコード信号の論理レベルを周期的に変化させることを特徴とする半導体装置。
  2. 　前記デコード回路は、前記テスト信号が非活性化している場合、選択された１以上のデコード信号を前記所定の論理レベルに固定することを特徴とする請求項１に記載の半導体装置。
  3. 　前記イネーブル信号は、前記デコード回路に前記アドレス信号が供給された後に活性化することを特徴とする請求項１に記載の半導体装置。
  4. 　前記デコード回路は、前記テスト信号が活性化している場合、クロック信号に同期して前記デコード信号の論理レベルを周期的に変化させることを特徴とする請求項１に記載の半導体装置。
  5. 　前記ドライバ回路に前記イネーブル信号を供給する制御回路、を更に備え、
    　前記制御回路は、前記テスト信号の活性状態に関わらず、同一経路から前記イネーブル信号を生成することを特徴とする請求項１に記載の半導体装置。
  6. 　それぞれ複数のメモリセルが接続された複数のサブワード線と、
    　アドレス信号をデコードすることによって、前記複数のサブワード線にそれぞれ対応する複数のデコード信号の１以上を選択するデコード回路と、
    　複数のデコード信号のうち所定の論理レベルであるデコード信号に対応するサブワード線を活性化させるドライバ回路と、
    　前記デコード回路にクロック信号を供給するゲート回路と、を備えることを特徴とすることを特徴とする半導体装置。
  7. 　前記クロック信号は、テスト時に供給されるクロック信号であることを特徴とする請求項６記載の半導体装置。
  8. 　前記ゲート回路には、さらにアクティブ信号が入力されることを特徴とする請求項７記載の半導体装置。
  9. 　前記ゲート回路には、さらにテストモードであることを示すテストモード信号が入力されることを特徴とする請求項８記載の半導体装置。
  10. 　前記ゲート回路には、さらにテストアドレスが供給されるテストアドレス信号が入力されることを特徴とする請求項９記載の半導体装置。
  11. 　前記ドライバ回路を活性化させるためのイネーブル信号を供給する制御回路、を更に備え、
    　前記制御回路は、前記テスト信号の活性状態に関わらず、同一経路から前記イネーブル信号を生成することを特徴とする請求項６に記載の半導体装置。
  12. 　前記ドライバ回路を活性化させるためのイネーブル信号を供給する制御回路であって、前記クロック信号を用いることなくアクティブ信号に基づいて前記イネーブル信号を生成する制御回路を備えることを特徴とする請求項６に記載の半導体装置。
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