JP2007527091A

JP2007527091A - 遅延障害を検出するためのセルフタイミング型メモリを強化するｄｆｔ技術

Info

Publication number: JP2007527091A
Application number: JP2007501438A
Authority: JP
Inventors: モハメドアジマネ; アナンタマジヒ
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2004-03-05
Filing date: 2005-03-03
Publication date: 2007-09-20
Also published as: EP1728255A1; WO2005088644A1; US20070257716A1

Abstract

本発明は、クロックモニタ（１５２）とセルフタイミング型メモリの内部メモリブロック（１２５）との間に挿入されるテストシステム（１００）に関する。例示の実施例において、テストシステム（１００）は、クロックモニタ（１５２）からの内部クロック信号（１０４）と、外部クロック信号（ＣＬ）と、制御信号（ＣＳ）とを受信する。テストシステムのマルチプレクサ（１１０）は、制御信号（ＣＳ）に応じて、セルフタイミング型メモリの動作のノーマルモードにおいて内部メモリブロック（１２５）に内部クロック信号（１０４）を供給し、セルフタイミング型メモリのテストモード（１０８）において外部クロック信号（ＣＬ）を内部メモリブロック（１２５）に供給する。テストシステム（１００）は、テストモードにおいて外部クロック信号（ＣＬ）を直接供給することにより、内部メモリブロック（１２５）のクロックサイクルの制御を可能とする。したがって、内部メモリブロックは、小さな遅延障害の検出を可能とするよう適正に強化される。

Description

この出願は、２００４年３月５日に出願の“DFT Technique for Stressing Self-Timed Semiconductor Memories to Detect Delay Faults”と題された仮出願（通し番号６０／５５０，４１６）の優先権を主張するものであり、その全部が参照により編入される。

本発明は、半導体メモリのテストの分野に関し、特に、半導体メモリの遅延障害を検出するためのテスト（ＤＦＴ）方法のデザインに関する。

集積回路の体系化され自動化されたテストは、益々重要になっている。集積回路の新しい出現の度に、構成要素密度、システム機能の数及びクロック速度が相当に大きくなっている。集積回路は、最も精緻で高価な従来のテスト方法を用いても処理欠陥がもはや検出できないような複雑さ及び速度に達している。しかしながら、需要者は、実際の使用においてそれらの隠れた欠陥が現われこれにより例えば生命維持システム又は航空機制御システムが信頼性のないものとなるような製品を受け付けるものではない。

セルフタイミング型の半導体メモリは、当業界においてはよく知られており、高速用途に用いられるのが好ましい。このセルフタイミング型のメモリにおける読出及び書込サイクルは、クロック信号の正又は負のエッジにより起動される。このメモリサイクルは、その完了まで、当該クロックエッジとは無関係に継続する。５０％から外れるデューティサイクルの供給は、遅延障害の検出に影響を及ぼす。５０％を下回るデューティサイクルは、メモリアドレスデコーダにおいて緩慢な立ち上がりの作用を生じる遅延障害の検出を可能とする。５０％を超えるデューティサイクルは、メモリアドレスデコーダにおいて緩慢な立下りの作用を生じる遅延障害の検出を可能とする。さらに、クロックデューティサイクルは、センス増幅器、ビットライン、プリチャージ回路及びディスチャージ回路を強化し、十分に遅延障害検出を向上させる。この分野では、適正なテストパターンが実現されたときに「急速な」テストが遅延障害を強化することが知られている。しかしながら、高周波数のビルトインセルフテスト（ＢＩＳＴ）の実施には、ＢＩＳＴのための領域をかなり増大させ、多くの用途において許容されない。但し、外部クロックのデューティサイクルを変えることは、セルフタイミング型の半導体メモリの遅延障害の検出に影響を与えない。何故なら、外部クロックの正又は負のエッジは、当該クロックサイクルの端部を制御しないからである。セルフタイミング型メモリにおいては、ダミーブロックに応じて読取／書込動作の終了が内部的に定められる。したがって、緩慢な立ち上がり及び緩慢な立下りの遅延を検出するためにメモリテストを難しいタスクにする外部クロックのデューティサイクルを増大又は減少させることにより、高感度化動作を制御することはできない。

セルフタイミング型の半導体メモリにおいて緩慢な立ち上がり及び緩慢な立下り遅延を検出するための高速テストの欠点を克服する方策を提供する必要性がある。

本発明は、高速テスト以外のセルフタイミング型の半導体メモリにおける緩慢立ち上がり及び緩慢立下り遅延を検出するのに有益であることが判明した。本発明は、デューティサイクルが緩慢立ち上がり及び緩慢立下り遅延を検出するためのパラメータになるようなセルフタイミング型半導体メモリの内部ブロックの制御性を向上させる技術を提供するものである。

本発明による一実施例によれば、外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法が提供される。本方法は、前記セルフタイミング型メモリのクロックモニタから内部クロック信号を受信すること、外部クロック信号を受信すること、及び制御信号を受信することを含む。前記制御信号に応じて、前記セルフタイミング型メモリの動作のノーマルモードにおいて前記内部クロック信号を前記内部メモリブロックに、前記セルフタイミング型メモリのテストモードにおいて前記外部クロック信号を前記内部メモリブロックに供給する。

本発明による他の実施例では、内部メモリブロックを有するセルフタイミング型メモリが設けられる。外部クロック信号を受信し、これに基づいて内部クロック信号を内部メモリブロックに供給するクロックモニタが設けられる。クロックモニタと内部メモリブロックとの間にはテストシステムを介在する。このテストシステムは、前記内部クロック信号を受信するために前記クロックモニタとの信号伝送をなす内部クロック信号入力ポートと、前記外部クロック信号を受信するための外部クロック信号入力ポートと、制御信号を受信するための制御信号入力ポートと、前記内部メモリブロックとの信号伝送のための出力ポートと、前記内部クロック信号入力ポート、前記外部クロック信号入力ポート、前記制御信号入力ポート及び前記出力ポートとの信号伝送のためのマルチプレクサとを有し、

当該制御回路は、前記内部クロック信号、前記外部クロック信号及び前記制御信号を受信し、前記制御信号に基づいて前記セルフタイミング型メモリの動作のノーマルモードにおいて前記出力ポートを介して前記内部クロック信号を前記内部メモリブロックに供給し前記セルフタイミング型メモリのテストモードにおいて前記外部クロック信号を前記内部メモリブロックに供給する。

本発明による他の実施例によれば、少なくとも１つの内部メモリブロックと、外部クロック信号を受信しこれに基づいて内部クロック信号を前記少なくとも１つの内部メモリブロックに供給するクロックモニタと、前記クロックモニタと前記少なくとも１つの内部メモリブロックとの間に介在するテストシステムと、を有するセルフタイミング型メモリが提供される。前記テストシステムは、少なくとも１つの内部クロック信号を受信するために前記クロックモニタとの信号伝送をなすための少なくとも１つの内部クロック信号入力ポートと、前記外部クロック信号を受信するための外部クロック信号入力ポートと、制御信号を受信するための制御信号入力ポートと、少なくとも１つの内部メモリブロックとの信号伝送のための少なくとも１つの出力ポートと、前記少なくとも１つの内部クロック信号入力ポート、前記外部クロック信号入力ポート、前記制御信号入力ポート及び前記少なくとも１つの出力ポートとの信号伝送のための制御回路とを有し、前記制御回路は、前記少なくとも１つの内部クロック信号、前記外部クロック信号及び前記制御信号を受信し、前記制御信号に基づいて前記セルフタイミング型メモリの動作のノーマルモードにおいて前記少なくとも１つの出力ポートを介して前記少なくとも１つの内部クロック信号を前記少なくとも１つの内部メモリブロックに供給し前記セルフタイミング型メモリのテストモードにおいて前記外部クロック信号を前記少なくとも１つの内部メモリブロックのうちの少なくとも１つに供給する。

本発明の上記要約は、本発明の開示される各実施例又は全ての態様を表すことを意図したものではない。他の態様及び例示の実施例は、図面及び以下の詳細な説明において提供される。

本発明は、添付図面に関連して本発明の様々な実施例の次の詳細な説明を考慮してより深く理解することができるものである。

本発明は、様々な変更や代替形態に適用できるが、その特定のものは、図面に例示として示されており、以下に詳細に説明する。但し、その意図は、本発明を説明した特定の実施例に限定するものではないことを理解されたい。これとは対照的に、添付の請求項によって規定されるような本発明の主旨及び範囲内にある全ての変更例、等価概念及び代替例をカバーする意図である。

セルフタイミング型半導体メモリにおいては、セルフタイミング動作によりデューティサイクル作用が消失する。読取／書込動作の終了は、内部で定められる。したがって、メモリテストを緩慢立ち上がり及び緩慢立下り遅延の検出のために困難なタスクとするセルフタイミング機能メモリの内部メモリブロックにおける動作の始まり又は終わりを制御することは不可能である。

セルフタイミング型メモリのこの欠点は、本発明によるセルフタイミング型メモリをテストするためのテストシステムを組み入れることにより克服される。このテストシステムは、デューティサイクルが緩慢立ち上がり及び緩慢立下り遅延を検出するためのパラメータとなるように内部メモリブロックの制御を可能とするデザイン・フォア・テスト（ＤＦＴ；Design For Test）技術に基づいている。本発明によるテストシステムを用いてセルフタイミング型メモリの内部機能の始まりと終わりの外部制御を可能とすることにより、遅延障害を検出するために当該デューティサイクルを増大又は減少させることが可能となる。好ましくは、このテストシステムは、遅延障害の検出にかなりのインパクトを呈する内部メモリブロックのデューティサイクルを変更するために実現される。例えば、アドレスデコーダを制御することによって、脆弱な抵抗性開口欠陥によるメモリのワードラインにおける小さな遅延障害を検出することができる。

図１を参照すると、内部クロック信号ＰＨＩＸにより制御される２−４アドレスデコーダ１２５が示される。アドレスデコーダ１５０の制御ロジックたるクロックモニタ１５２は、外部クロック信号ＣＬの正又は負のエッジに基づいて始動させられる。そして制御ロジック１５２は、内部クロック信号ＰＨＩＸを発生する。ワードラインのアクティブ化及び非アクティブ化は、内部クロック信号ＰＨＩＸの正又は負のエッジに基づいて制御される。したがって、当該ワードラインのアクティブ化及び非アクティブ化は、外部クロック信号ＣＬに応じたものとなる。これにより、緩慢立ち上がり及び緩慢立下り遅延障害の検出は、内部クロック信号ＰＨＩＸのデューティサイクルに依存し、外部クロック信号ＣＬには依存しないものとなる。チップセレクトＣＳは、メモリの動作をアクティブにする信号である。一例のメモリでは、ＣＳが論理「１」であるとき、読出又は書込動作のためにメモリがアクティブとされる。他の例のメモリでは、ＣＳが論理「０」であるとき、読出又は書込動作のためにメモリがアクティブとされる。したがって、メモリのデザインに応じて、inv_2（１０９）をバッファと置き換えることができる。

図２を参照すると、２−４アドレスデコーダ１２５に接続される本発明によるテストシステム１００が示される。テストシステム１００は、クロックモニタ１５２からの内部クロック信号ＰＨＩＸと外部クロック信号ＣＬとをそれぞれ受信するクロック信号入力ポート１０４及び１０６を含む。制御入力ポート１０８で受信された制御信号に応じて、マルチプレクサ１１０は、出力ポート１０２を介して内部クロック信号１０７（ＰＨＩＸ）又は外部クロック信号ＣＬをアドレスデコーダ１２５に供給する。受信した制御信号に応じて、マルチプレクサ１１０は、ノーマルモードでは内部クロック信号ＰＨＩＸをアドレスデコーダ１２５に、或いはテストモードでは外部クロック信号ＣＬを供給する。クロックモニタ１５２とアドレスデコーダ１２５との間にテストシステム１００を挿入することによって、テストモードにおいて外部クロック信号ＣＬをアドレスデコーダ１２５に直接供給することにより、アドレスデコーダ１２５のクロックサイクルの制御が可能となる。したがって、ワードラインのアクティブ化及び非アクティブ化の開始及び終了は、遅延障害の検出を可能とする外部クロック信号ＣＬにより簡単に制御される。ここで分かるように、当該テストシステムは、センス増幅器、列（カラム）及びバンクデコーダ、プリチャージ及びディスチャージ回路、並びに入力／出力ラッチなどの内部メモリクロックにより制御される複数の内部メモリブロックをカバーするよう簡単に拡張される。

図３Ａないし図３Ｃを参照すると、本発明によるテストシステムの３つの実施例は、２つの内部メモリブロック１５０及び１５１にそれぞれ結合される形で示される。単に簡単に示すため、図３Ａないし図３Ｃにおける描写は、２つの内部メモリブロックに限定している。これから分かるように、実施例は、２つを超える数の内部メモリブロックに拡張することができる。

図３Ａに示される実現形態では、２つのテストシステム１００，１００´がクロックモニタ１５２と内部メモリブロック１５０及び１５１の各々との間に挿入される。すなわち、１つのテストシステムは、１つの内部メモリブロック１５０及び１５１をそれぞれ制御するために用いられる。バッファ１３１は、クロックモニタ１５２をテストシステム１００，１００´の入力に結合する。

或いは、図３Ｂに示されるように、２つの出力ポート２０１及び２０２をそれぞれ有する１つのテストシステム２００は、クロックモニタ１５２と内部メモリブロック１５０及び１５１の各々との間に挿入される。制御入力ポート２０８で受信された制御信号に応じて、マルチプレクサ２１０は、出力ポート２０１及び２０２を介して、入力ポート２０４で受信した内部クロック信号ＰＨＩＸを、或いは入力ポート２０６で受信した外部クロック信号ＣＬを、内部メモリブロック１５０及び１５１にそれぞれ供給する。この受信した制御信号に応じて、テストシステム２００は、ノーマルモードにおいては内部クロック信号ＰＨＩＸを内部メモリブロック１５０及び１５１に、或いはテストモードにおいては外部クロック信号ＣＬを供給する。バッファ２３１は、クロックモニタ１５２の１つの出力をテストシステム２００の入力に結合する。

図３Ｃに示される例示の実施例では、テストシステム３００は、入力ポート３０４及び３０５を介して内部メモリブロック１５０及び１５１それぞれのための２つの内部クロック信号を受信する。制御入力ポート３０８で受信した制御信号に応じて、マルチプレクサ３１０は、出力ポート３０１及び３０２を介して、入力ポート３０４及び３０５で受信した内部クロック信号を、或いは、入力ポート３０６で受信した外部クロック信号ＣＬを、内部メモリブロック１５０及び１５１にそれぞれ供給する。バッファ３３１，３３２は、クロックモニタ１５２の出力をテストシステム３００の入力３０４，３０５と結合する。

図４を参照する。本発明の実施例によるテストシステム４１０は、セルフタイミング型メモリ４１５に結合される。テストシステム４１０は、アドレスデコーダのためのクロック４３０とメモリ４１５の他のブロックを制御するための内部クロック４２５（ＰＨＩＸ）とを発生する。テストシステム４１０は、テストモード入力４１１、外部クロック信号入力４１２及びチップセレクト４１３を有する。

他の例示の実施例においては、制御信号入力ポート及び外部クロック信号入力ポートがメモリのものと同じチップ上に実現されるテスト回路に接続される。このテスト回路は、テストシステムの動作のモードを制御する。例えば、テスト回路は、テストモードを開始させるための制御信号、及び（オプションとしては当該テストモード中において）テストモードを終了させるための制御信号を供給する。１つの例示実施例では、テストシステムは、制御信号が何ら受信されないときにノーマルモードで動作する。テストモード中の制御信号の供給により、例えば、所定のテストパターンに応じて異なる内部メモリブロックに外部クロック信号の供給を切り換えることにより１つのテストシステムを用いて複数の内部メモリブロックのテストが可能となる。テスト回路は、例えば内部メモリブロックの５０％デューティサイクルよりも小さいか又は大きなデューティサイクルを有する、遅延障害検出用の所定テストパターンに応じた外部クロック信号を発生し、それをテストモード中にテストシステムに供給する。

本発明によるテストシステムは、セルフタイミング型メモリにおける遅延障害を検出する能力を格段に向上させるテストモードにおいて外部クロック信号により内部メモリブロックを強化するためのＤＦＴ技術を容易に実現する。テストシステムの回路は、現行技術を用いたセルフタイミング型半導体メモリの現行の設計に容易に統合される。さらに、このテストシステムは、そのテスト能力を相当に向上させるとともに、その実現のための領域面でのオーバヘッドを最小限で済ますものである。本発明の実施例を実現するプロセスを、図５に示すことができる。方法７００は、外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する。内部クロック信号は、セルフタイミング型メモリのクロックモニタから受信される（７１０）。外部クロック信号は受信される（７２０）。制御信号は受信される（７３０）。その制御信号状態に基づいて（７４０）、内部クロック信号は、セルフタイミング型メモリの動作のノーマルモードの間に内部メモリブロックに供給可能となり（７５０）、外部クロック信号は、セルフタイミング型メモリのテストモードの間内部メモリブロックに供給可能となる（７６０）。

当業者であれば、本発明の他の沢山の実施例を添付の請求項に規定されるような本発明の主旨及び範囲から逸脱することなく見出すことができる。

内部クロック信号を発生するためのクロックモニタを伴うアドレスデコーダを概略的に示す簡略化されたブロック図（先行技術）。本発明によるテストシステムを伴う図１に示されるアドレスデコーダを概略的に示す簡略化されたブロック図（先行技術）。本発明によるテストシステムの一実施例を概略的に示す簡略化されたブロック図。本発明によるテストシステムの他の実施例を概略的に示す簡略化されたブロック図。本発明によるテストシステムのさらに他の実施例を概略的に示す簡略化されたブロック図。本発明の実施例によるテストシステムに結合された詳細なセルフタイミング型メモリブロック図。本発明による実施例を実現する際のステップのフローチャート。

Claims

外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法であって、前記セルフタイミング型メモリのクロックモニタから内部クロック信号を受信すること、外部クロック信号を受信すること、制御信号を受信すること、及び前記制御信号に応じて前記セルフタイミング型メモリの動作のノーマルモードにおいて前記内部クロック信号を前記内部メモリブロックに前記セルフタイミング型メモリのテストモードにおいて前記外部クロック信号を前記内部メモリブロックに供給することを含む方法。
請求項１に記載の外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法であって、前記テストモードにおいて受信される前記外部クロック信号は、所定のテストパターンに応じて発生される、方法。
請求項２に記載の外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法であって、前記テストモードにおいて受信される前記外部クロック信号は、前記内部メモリブロックの５０％デューティサイクルよりも小さなデューティサイクルを有する、方法。
請求項２に記載の外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法であって、前記テストモードにおいて受信される前記外部クロック信号は、前記内部メモリブロックの５０％デューティサイクルよりも大きなデューティサイクルを有する、方法。
請求項１に記載の外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法であって、前記内部クロック信号は、制御信号のないときに前記内部メモリブロックに供給される、方法。
請求項１に記載の外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法であって、前記テストモードの開始を示す制御信号が供給される、方法。
請求項６に記載の外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法であって、前記テストモードの終了を示す制御信号が供給される、方法。
請求項７に記載の外部クロック信号をセルフタイミング型メモリの内部メモリブロックに供給する方法であって、前記テストモードにおいて少なくとも１つの制御信号が供給される、方法。
内部メモリブロックと、
外部クロック信号を受信しこれに基づいて内部クロック信号を前記内部メモリブロックに供給するクロックモニタと、
前記クロックモニタと前記内部メモリブロックとの間に介在するテストシステムと、
を有するセルフタイミング型メモリであって、
前記テストシステムは、前記内部クロック信号を受信するために前記クロックモニタとの信号伝送をなす内部クロック信号入力ポートと、前記外部クロック信号を受信するための外部クロック信号入力ポートと、制御信号を受信するための制御信号入力ポートと、前記内部メモリブロックとの信号伝送のための出力ポートと、前記内部クロック信号入力ポート、前記外部クロック信号入力ポート、前記制御信号入力ポート及び前記出力ポートとの信号伝送のためのマルチプレクサとを有し、
当該制御回路は、前記内部クロック信号、前記外部クロック信号及び前記制御信号を受信し、前記制御信号に基づいて前記セルフタイミング型メモリの動作のノーマルモードにおいて前記出力ポートを介して前記内部クロック信号を前記内部メモリブロックに供給し前記セルフタイミング型メモリのテストモードにおいて前記外部クロック信号を前記内部メモリブロックに供給する、
メモリ。
請求項９に記載のセルフタイミング型メモリであって、前記クロックモニタは、前記外部クロック信号を受信する入力ポートを有し、前記入力ポートは、前記テストシステムの前記外部クロック信号入力ポートに接続される、メモリ。
請求項１０に記載のセルフタイミング型メモリであって、前記テストシステムとの信号伝送のためのテスト回路を有し、前記テスト回路は、前記テストシステムに制御信号を供給し、テストモードにおいて前記テストシステムに前記外部クロック信号を供給する、メモリ。
請求項９に記載のセルフタイミング型メモリであって、前記内部メモリブロックは、アドレスデコーダを有する、メモリ。
請求項９に記載のセルフタイミング型メモリであって、前記内部メモリブロックは、センス増幅器を有する、メモリ。
請求項９に記載のセルフタイミング型メモリであって、前記内部メモリブロックは、カラム及びバンクデコーダを有する、メモリ。
請求項９に記載のセルフタイミング型メモリであって、前記内部メモリブロックは、プリチャージ及びディスチャージ回路を有する、メモリ。
請求項９に記載のセルフタイミング型メモリであって、前記内部メモリブロックは、入力／出力ラッチを有する、メモリ。
少なくとも１つの内部メモリブロックと、
外部クロック信号を受信しこれに基づいて内部クロック信号を前記少なくとも１つの内部メモリブロックに供給するクロックモニタと、
前記クロックモニタと前記少なくとも１つの内部メモリブロックとの間に介在するテストシステムと、
を有するセルフタイミング型メモリであって、
前記テストシステムは、少なくとも１つの内部クロック信号を受信するために前記クロックモニタとの信号伝送をなすための少なくとも１つの内部クロック信号入力ポートと、前記外部クロック信号を受信するための外部クロック信号入力ポートと、制御信号を受信するための制御信号入力ポートと、少なくとも１つの内部メモリブロックとの信号伝送のための少なくとも１つの出力ポートと、前記少なくとも１つの内部クロック信号入力ポート、前記外部クロック信号入力ポート、前記制御信号入力ポート及び前記少なくとも１つの出力ポートとの信号伝送のための制御回路とを有し、
前記制御回路は、前記少なくとも１つの内部クロック信号、前記外部クロック信号及び前記制御信号を受信し、前記制御信号に基づいて前記セルフタイミング型メモリの動作のノーマルモードにおいて前記少なくとも１つの出力ポートを介して前記少なくとも１つの内部クロック信号を前記少なくとも１つの内部メモリブロックに供給し前記セルフタイミング型メモリのテストモードにおいて前記外部クロック信号を前記少なくとも１つの内部メモリブロックのうちの少なくとも１つに供給する、
メモリ。
請求項１７に記載のセルフタイミング型メモリであって、前記制御回路は、マルチプレクサを有する、メモリ。
請求項１８に記載のセルフタイミング型メモリであって、前記少なくとも１つの内部メモリブロックは、アドレスデコーダを有する、メモリ。
請求項１９に記載のセルフタイミング型メモリであって、前記少なくとも１つの内部メモリブロックは、センス増幅器を有する、メモリ。
請求項２０に記載のセルフタイミング型メモリであって、前記少なくとも１つの内部メモリブロックは、カラム及びバンクデコーダを有する、メモリ。
請求項２１に記載のセルフタイミング型メモリであって、前記少なくとも１つの内部メモリブロックは、プリチャージ及びディスチャージ回路を有する、メモリ。
請求項２２に記載のセルフタイミング型メモリであって、前記少なくとも１つの内部メモリブロックは、入力／出力ラッチを有する、メモリ。
請求項２３に記載のセルフタイミング型メモリであって、前記テストシステムとの信号伝送のためのテスト回路を有し、このテスト回路は、制御信号を前記テストシステムに供給し、テストモードにおいて前記テストシステムに前記外部クロック信号を供給する、メモリ。