JP2001332099A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のＤＲＡＭマクロセルを搭載する論理混
載メモリ集積回路等の機能試験を効率化し、その試験精
度を高める。 【解決手段】 各ＤＲＡＭマクロセル（ＤＲＡＭ）のＤ
ＦＴ回路（ＤＦＴ）に、アクセス評価のための試験動作
時、試験制御信号ＴＡＣＣを選択的に有効レベルとする
機能を持たせるとともに、各ＤＲＡＭマクロセルに、そ
の起動制御信号たるクロック信号ＣＬＫＮに従ってこれ
と所定の時間関係を有する内部制御信号ＣＯＬＣを生成
するメモリ制御回路ＣＴＬと、試験制御信号ＴＡＣＣが
無効レベルとされる通常動作時は、内部制御信号ＣＯＬ
Ｃを出力ラッチ制御信号ＯＬＣとして出力データラッチ
ＯＬに伝達し、試験制御信号ＴＡＣＣが有効レベルとさ
れる上記試験動作時には、外部の試験装置ＴＳＴから供
給されるテスト用出力ラッチ制御信号ＴＯＬＣをそのま
ま出力ラッチ制御信号ＯＬＣとして出力データラッチＯ
Ｌに伝達するマルチプレクサＭＸＬとを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、それぞれＤＦＴ回路を備える複数の
ＤＲＡＭマクロセルを搭載する論理混載メモリ集積回路
ならびにその機能試験の効率化及び精度向上に利用して
特に有効な技術に関する。

【０００２】

【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）をそれぞれ含むダ
イナミック型メモリセルが格子配列されてなるメモリア
レイをその基本構成要素とするダイナミック型ＲＡＭ
（ランダムアクセスメモリ）がある。また、ゲートアレ
イ等からなる論理部と、それぞれダイナミック型ＲＡＭ
を基本構成要素とする複数のＤＲＡＭマクロセルとを搭
載する論理混載メモリ集積回路の半導体集積回路装置が
ある。

【０００３】一方、大容量化されつつあるダイナミック
型ＲＡＭ等の機能試験を効率化し、その開発時における
ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を短縮す
る一つの手段として、ＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ
Ｔｅｓｔ）技術があり、ＤＦＴ回路を内蔵するダイナミ
ック型ＲＡＭ等が検討されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、それぞれＤＦＴ回路を備える複数のＤ
ＲＡＭマクロセルを搭載する論理混載メモリ集積回路の
開発に従事し、次の問題点に気付いた。すなわち、この
論理混載メモリ集積回路は、後述する図１の実施例と同
様に、それぞれＤＦＴ回路を備える例えば８個のＤＲＡ
ＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７と、多数の論理ゲ
ートセルが組み合わされてなる論理部ＬＣとを備え、所
定のクロック信号に従って同期動作する。ＤＲＡＭマク
ロセルＤＲＡＭ０〜ＤＲＡＭ７のそれぞれは、上記クロ
ック信号又はこれをもとに生成される内部制御信号に従
って動作を開始し、その読み出しデータは、出力データ
ラッチに取り込まれた後、外部のアクセス装置に出力さ
れる。

【０００５】周知のように、ＤＲＡＭマクロセルＤＲＡ
Ｍ０〜ＤＲＡＭ７のそれぞれは、その動作特性に応じて
異なるアクセスタイムを有する。また、アクセスタイム
の評価は、例えばダイナミック型ＲＡＭ（ＤＲＡＭ）単
体であれば、図６に例示されるように、外部の試験装置
ＴＳＴから起動制御信号たるクロック信号ＣＬＫを入力
した後、ダイナミック型ＲＡＭのデータ出力端子ＤＯか
ら正常な出力データが出力されるまでの時間を測定する
ことによって行われる。

【０００６】ところが、上記論理混載メモリ集積回路で
は、図７に例示されるように、ＤＲＡＭマクロセルＤＲ
ＡＭ０〜ＤＲＡＭ７の前段及び後段に、論理部ＬＣの比
較的複雑な論理回路が接続される。また、各ＤＲＡＭマ
クロセルの読み出しデータＲＤは、出力データラッチＯ
Ｌを介して外部出力され、その出力データラッチＯＬへ
の取り込みは、メモリ制御回路ＣＴＬから出力される出
力ラッチ制御信号ＯＬＣに従って固定したタイミングで
行われる。このため、各ＤＲＡＭマクロセルのアクセス
タイムを精度良く判定することが困難となり、これによ
って論理混載メモリ集積回路の試験工数が増大し、その
試験精度も低下する。

【０００７】この発明の目的は、複数のＤＲＡＭマクロ
セルを搭載する論理混載メモリ集積回路等の機能試験を
効率化し、その試験精度を高めることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、それぞれＤＦＴ回路を備える
複数のＤＲＡＭマクロセルを搭載する論理混載メモリ集
積回路等において、各ＤＲＡＭマクロセルのＤＦＴ回路
に、アクセス評価のための試験動作時に所定の試験制御
信号を選択的に有効レベルとする機能を持たせるととも
に、各ＤＲＡＭマクロセルに、その起動制御信号たる第
１の制御信号に従ってこれと所定の時間関係を有する第
２の制御信号を生成する制御部と、出力ラッチ制御信号
に従って指定アドレスの読み出しデータを取り込む出力
データラッチと、上記試験制御信号が無効レベルとされ
る通常動作時は、上記第２の制御信号を出力ラッチ制御
信号として出力データラッチに伝達し、試験制御信号が
有効レベルとされる上記試験動作時には、外部の試験装
置から供給される第３の制御信号を出力ラッチ制御信号
として出力データラッチに伝達するマルチプレクサとを
設ける。

【００１０】上記手段によれば、第１及び第３の制御信
号の時間関係を変化させながら、出力データラッチを介
して出力される読み出しデータの正常性を判定すること
で、各ＤＲＡＭマクロセルのアクセスタイムを容易にし
かも効率良く評価することができる。この結果、論理混
載メモリ集積回路等のアクセス評価に関する機能試験を
効率化し、その試験精度を高めることができる。

【００１１】

【発明の実施の形態】図１には、この発明が適用された
論理混載メモリ集積回路（半導体集積回路装置）の一実
施例の基板配置図が示されている。同図をもとに、まず
この実施例の論理混載メモリ集積回路のブロック構成及
び基板配置の概要について説明する。なお、この実施例
の論理混載メモリ集積回路は、特に制限されないが、コ
ンピュータシステムの所定のボードに搭載され、例えば
そのキャッシュメモリを構成する。また、論理混載メモ
リ集積回路の基板配置に関する以下の記述では、図１の
位置関係をもって半導体基板ＣＨＩＰ面での上下左右を
表す。

【００１２】図１において、本実施例の論理混載メモリ
集積回路は、特に制限されないが、半導体基板ＣＨＩＰ
の上辺側に配置される４個の機能ブロックつまりＤＲＡ
ＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置
される４個のＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ
７とを備える。これらのＤＲＡＭマクロセルのそれぞれ
は、後述するように、ＤＦＴ回路（ＤＦＴ）を備え、特
に制限されないが、６４ＫＷ（キロワード）×２８８ｂ
（ビット）の記憶容量を有する。

【００１３】論理混載メモリ集積回路は、さらに、各Ｄ
ＲＡＭマクロセルの内側にそれぞれ配置される８個のＳ
ＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基
板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマ
クロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳ
ＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７
の内側には、半導体基板ＣＨＩＰの横の中心線に沿っ
て、多数の入出力セルＩＯＣが列状に配置され、これら
の入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、
図示されない多数のゲートアレイとチップ端子に対応す
るパッドＰＡＤとを含む論理部ＬＣが配置される。論理
部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合
わされ、所定の論理回路を構成する。また、パッドＰＡ
Ｄは、パッケージに形成された配線層を介して対応する
バンプに結合され、論理混載メモリ集積回路のＤＲＡＭ
マクロセルのアクセス評価に関するプローブ試験が行わ
れるときには、試験装置との間を接続するための接触端
子となる。

【００１４】図２には、図１の論理混載メモリ集積回路
に搭載されるＤＲＡＭマクロセルの一実施例のブロック
図が示されている。同図をもとに、論理混載メモリ集積
回路に搭載されるＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲ
ＡＭ７の構成及び動作の概要について説明する。なお、
ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７は、付与さ
れる識別番号が異なることを除き、すべて同一構成とさ
れる。

【００１５】図２において、この実施例のＤＲＡＭマク
ロセルは、そのレイアウト所要面積の大半を占めて配置
されるメモリアレイＭＡＲＹを基本構成要素とする。メ
モリアレイＭＡＲＹは、特に制限されないが、図の水平
方向に平行して配置される実質４，０９６本のワード線
と、図の垂直方向に平行して配置される実質１，１５２
組の相補ビット線とを含む。これらのワード線及び相補
ビット線の交点には、それぞれ情報蓄積キャパシタ及び
アドレス選択ＭＯＳＦＥＴを含む合計１８，８７４，３
６８個のダイナミック型メモリセルが格子状に配置され
る。

【００１６】メモリアレイＭＡＲＹを構成するワード線
は、図の左方においてロウアドレスデコーダＲＤに結合
され、択一的に所定の選択レベルとされる。ロウアドレ
スデコーダＲＤには、ロウアドレスバッファＲＢから１
２ビットの内部ロウアドレス信号が供給される。このロ
ウアドレスバッファＲＢには、マクロセル入力端子ＲＡ
０〜ＲＡＢを介して１２ビットのロウアドレスＲＡ０〜
ＲＡＢ（ここで、例えばロウアドレス等の１０を超える
追番については、アルファベットで表す場合がある。以
下同様）が供給される。また、マクロセル入力端子ＣＬ
ＫＮから入力バッファＩＢ１を介してクロック信号ＣＬ
ＫＮ（第１の制御信号）つまり内部クロック信号ｃｌｋ
ｎが供給されるとともに、マクロセル入力端子ＳＩＤか
らスキャンインデータＳＩＤつまり内部スキャンインデ
ータｓｉｄが供給され、さらにマクロセル入力端子ＳＣ
Ｋから入力バッファＩＢ２を介してスキャンクロック信
号ＳＣＫつまり内部スキャンクロック信号ｓｃｋが供給
される。

【００１７】なお、内部クロック信号ｃｌｋｎ及び内部
スキャンクロック信号ｓｃｋは、入力データラッチＩ
Ｌ，カラムアドレスバッファＣＢ，制御信号バッファＳ
ＢならびにＤＦＴ信号バッファＤＢにも共通に供給され
る。また、内部スキャンインデータｓｉｄは、これらの
ラッチ及びバッファと出力データラッチＯＬ（出力ラッ
チ）を構成するフリップフロップのスキャンイン端子及
びスキャンアウト端子をチェーン結合する形で連結さ
れ、試験診断のためのスキャン経路を構成する。このス
キャン経路の終端は、マクロセル出力端子ＳＯＤに結合
される。

【００１８】この結果、この実施例のＤＲＡＭマクロセ
ルでは、試験動作時、スキャンイン端子ＳＩＤから各ラ
ッチ及びバッファに対して所望の試験データをシリアル
に入力することができるとともに、各ラッチ又はバッフ
ァに保持されるデータをスキャンアウト端子ＳＯＤを介
してシリアルに出力することができ、これによってＤＲ
ＡＭマクロセルの試験診断を効率良く実施できるものと
される。

【００１９】ロウアドレスバッファＲＢは、ＤＲＡＭマ
クロセルが通常のアクセスモードで選択状態とされると
き、前段のアクセスユニットからマクロセル入力端子Ｒ
Ａ０〜ＲＡＢを介して入力されるロウアドレスＲＡ０〜
ＲＡＢを内部クロック信号ｃｌｋｎに従って取り込み、
保持するとともに、これらのロウアドレスをもとに、そ
れぞれ非反転及び反転信号からなる内部ロウアドレス信
号を生成して、ロウアドレスデコーダＲＤに供給する。
また、ＤＲＡＭマクロセルが試験診断のためのテストモ
ードとされるときには、その保持データ又はマクロセル
入力端子ＳＩＤからシリアルに入力されるスキャンイン
データを内部スキャンクロック信号ｓｃｋに従って順次
シフトし、出力データラッチＯＬに伝達する。

【００２０】ロウアドレスデコーダＲＤは、ロウアドレ
スバッファＲＢから供給される１２ビットの内部ロウア
ドレス信号をデコードして、メモリアレイＭＡＲＹの対
応するワード線を択一的に所定の選択レベルとする。メ
モリアレイＭＡＲＹでは、選択ワード線に結合される実
質１，１５２個のメモリセルの微小読み出し信号が対応
する相補ビット線に出力され、図示されないセンスアン
プによって増幅された後、ハイレベル又はロウレベルの
２値読み出し信号とされる。

【００２１】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、図の下方においてメインアンプＭＡ及び
ライトアンプＷＡに結合される。これらのメインアンプ
ＭＡ及びライトアンプＷＡには、特に制限されないが、
カラムアドレスデコーダＣＤから図示されないそれぞれ
１６ビットの読み出し用又は書き込み用ビット線選択信
号が供給される。また、メインアンプＭＡから出力され
る合計２８８ビットの読み出しデータは、７２ビットず
つ四つのグループに分割されて出力データラッチＯＬに
伝達され、ライトアンプＷＡには、入力データラッチＩ
Ｌから７２ビット単位で書き込みデータが供給される。
カラムアドレスデコーダＣＤには、カラムアドレスバッ
ファＣＢから４ビットの内部カラムアドレス信号が供給
され、カラムアドレスバッファＣＢには、マクロセル入
力端子ＣＡ０〜ＣＡ３を介して４ビットのカラムアドレ
スＣＡ０〜ＣＡ３が供給される。

【００２２】出力データラッチＯＬには、内部スキャン
インデータｓｉｄ及び内部スキャンクロック信号ｓｃｋ
が供給されるとともに、マルチプレクサＭＸＬから出力
ラッチ制御信号ＯＬＣが供給される。マルチプレクサＭ
ＸＬの一方の入力端子には、メモリ制御回路ＣＴＬ（制
御部）から内部制御信号ＣＯＬＣ（第２の制御信号）が
供給される。また、その他方の入力端子には、マクロセ
ル入力端子ＴＯＬＣを介してテスト用出力ラッチ制御信
号ＴＯＬＣ（第３の制御信号）が供給され、その制御端
子には、ＤＦＴ回路から試験制御信号ＴＡＣＣが供給さ
れる。出力データラッチＯＬにより保持される合計２８
８ビットの読み出しデータは、７２ビットずつグループ
分割されたままマルチプレクサＭＸＯに供給される。

【００２３】一方、入力データラッチＩＬ及びカラムア
ドレスバッファＣＢには、内部クロック信号ｃｌｋｎ，
内部スキャンインデータｓｉｄならびに内部スキャンク
ロック信号ｓｃｋが供給される。また、マルチプレクサ
ＭＸＯの制御端子には、マクロセル入力端子ＭＳ０〜Ｍ
Ｓ３を介して４ビットの出力選択信号ＭＳ０〜ＭＳ３が
供給され、その７２ビットの出力信号は、出力セレクタ
ＯＳの一方の入力端子に供給される。出力セレクタＯＳ
の他方の入力端子は、対応するマクロセル入力端子ＷＤ
０〜ＷＤ７１に結合される。また、その制御端子には、
マクロセル入力端子ＤＷＭＣを介して試験出力制御信号
ＤＷＭＣが供給され、その出力端子は、対応するマクロ
セル出力端子ＤＯ０〜ＤＯ７１に結合される。

【００２４】この実施例において、メモリ制御回路ＣＴ
Ｌから出力される内部制御信号ＣＯＬＣは、実質的に前
記クロック信号ＣＬＫＮつまり内部クロック信号ｃｌｋ
ｎに従って生成され、このクロック信号ＣＬＫＮに対し
て所定の時間関係を有する。また、テスト用出力ラッチ
制御信号ＴＯＬＣは、ＤＲＡＭマクロセルのアクセス評
価のための試験動作が行われるとき、外部の試験装置か
らマクロセル入力端子ＴＯＬＣを介して入力され、出力
データラッチＯＬにおける読み出しデータのストローブ
タイミングを設定する。さらに、ＤＦＴ回路から出力さ
れる試験制御信号ＴＡＣＣは、通常無効レベルつまりロ
ウレベルとされ、アクセス評価のための試験動作が行わ
れるとき有効レベルつまりハイレベルとされる。

【００２５】一方、試験出力制御信号ＤＷＭＣは、ＤＲ
ＡＭマクロセルが通常の読み出し又は書き込みモードと
されるときロウレベルの無効レベルとされ、機能試験の
ためのテストモードとされるときハイレベルの有効レベ
ルとされる。また、ライトアンプＷＡには、マクロセル
入力端子ＷＥ０Ｎ〜ＷＥ３Ｎを介して入力される４ビッ
トのライトイネーブル信号ＷＥ０Ｎ〜ＷＥ３Ｎをもとに
生成される図示されない内部ライトイネーブル信号ｗｅ
０ｎ〜ｗｅ３ｎが供給される。

【００２６】メインアンプＭＡは、ＤＲＡＭマクロセル
が読み出しモードで選択状態とされるとき、メモリアレ
イＭＡＲＹの選択ワード線に結合される１，１５２個の
メモリセルから対応する相補ビット線を介して出力され
る読み出し信号を、カラムアドレスデコーダＣＤから供
給される読み出し用ビット線選択信号に従って２８８ビ
ットずつ選択して増幅し、出力データラッチＯＬに伝達
する。

【００２７】マルチプレクサＭＸＬは、論理混載メモリ
集積回路が通常の動作モードとされ試験制御信号ＴＡＣ
Ｃがロウレベルの無効レベルとされるとき、メモリ制御
回路ＣＴＬから出力される内部制御信号ＣＯＬＣを選択
し、出力ラッチ制御信号ＯＬＣとして出力データラッチ
ＯＬに供給する。また、論理混載メモリ集積回路がＤＲ
ＡＭマクロセルのアクセス評価のための試験モードとさ
れ試験制御信号ＴＡＣＣがハイレベルの有効レベルとさ
れるときは、試験装置ＴＳＴからマクロセル入力端子Ｔ
ＯＬＣから入力されるテスト用出力ラッチ制御信号ＴＯ
ＬＣを選択し、出力ラッチ制御信号ＯＬＣとして出力デ
ータラッチＯＬに供給する。

【００２８】出力データラッチＯＬは、メインアンプＭ
Ａから７２ビットずつグループ分割されて出力される合
計２８８ビットの読み出しデータを、上記マルチプレク
サＭＸＬから供給される出力ラッチ制御信号ＯＬＣに従
って取り込み、保持するとともに、グループ分割状態の
ままパラレルにマルチプレクサＭＸＯに伝達する。ま
た、ＤＲＡＭマクロセルが試験診断のためのテストモー
ドとされるときには、その保持データ又は内部スキャン
インデータｓｉｄを内部スキャンクロック信号ｓｃｋに
従って順次シフトし、入力データラッチＩＬに伝達す
る。

【００２９】これにより、この実施例のＤＲＡＭマクロ
セルでは、アクセス評価のための試験動作時、外部の試
験装置からマクロセル入力端子ＣＬＫＮを介して入力さ
れるクロック信号ＣＬＫＮと、マクロセル入力端子ＴＯ
ＬＣを介して入力されるテスト用出力ラッチ制御信号Ｔ
ＯＬＣとの間の時間関係を変化させることで、出力デー
タラッチＯＬにおける読み出しデータのストローブタイ
ミングを意図的に変化させ、ＤＲＡＭマクロセルのアク
セスタイムを評価することができるが、このことについ
ては、具体的な試験方法とともに後で詳細に説明する。

【００３０】マルチプレクサＭＸＯは、出力データラッ
チＯＬから伝達される合計２８８ビットの読み出しデー
タを、出力選択信号ＭＳ０〜ＭＳ３に従って７２ビット
選択し、出力セレクタＯＳに伝達する。また、出力セレ
クタＯＳは、ＤＲＡＭマクロセルが通常の読み出しモー
ドとされ試験出力制御信号ＤＷＭＣがロウレベルの無効
レベルとされるとき、マルチプレクサＭＸＯから伝達さ
れる７２ビットの読み出しデータを選択して、マクロセ
ル出力端子ＤＯ０〜ＤＯ７１を介して出力し、ＤＲＡＭ
マクロセルが機能試験のためのテストモードとされ試験
出力制御信号ＤＷＭＣがハイレベルの有効レベルとされ
るときには、外部の試験装置からマクロセル入力端子Ｗ
Ｄ０〜ＷＤ７１を介して入力される書き込みデータを選
択し、そのままマクロセル出力端子ＤＯ０〜ＤＯ７１を
介して出力する。

【００３１】一方、入力データラッチＩＬは、ＤＲＡＭ
マクロセルが通常の書き込みモードで選択状態とされる
とき、外部のアクセスユニットからマクロセル入力端子
ＷＤ０〜ＷＤ７１を介して入力される７２ビットの書き
込みデータを、内部クロック信号ｃｌｋｎに従って取り
込み、保持するとともに、ライトアンプＷＡを構成する
２８８個の単位ライトアンプのうち、書き込み用ビット
線選択信号により指定される７２個の単位ライトアンプ
に伝達する。このとき、ライトアンプＷＡの各単位ライ
トアンプは、内部ライトイネーブル信号ｗｅ０ｎ〜ｗｅ
３ｎのハイレベルを受けて７２個ずつ選択的に動作状態
となり、保持するそれぞれ７２ビット、合計２８８ビッ
トの書き込みデータをメモリアレイＭＡＲＹの選択ワー
ド線に結合される７２個ないし２８８個のメモリセルに
選択的に書き込む。

【００３２】カラムアドレスバッファＣＢは、マクロセ
ル入力端子ＣＡ０〜ＣＡ３を介して入力されるカラムア
ドレスＣＡ０〜ＣＡ３を、内部クロック信号ｃｌｋｎに
従って取り込み、保持するとともに、これらのカラムア
ドレスをもとにそれぞれ非反転及び反転信号からなる内
部カラムアドレス信号を生成し、カラムアドレスデコー
ダＣＤに供給する。カラムアドレスデコーダＣＤは、カ
ラムアドレスバッファＣＢから供給される内部カラムア
ドレス信号をデコードして、メインアンプＭＡに対する
読み出し用ビット線選択信号あるいはライトアンプＷＡ
に対する書き込み用ビット線選択信号を択一的にハイレ
ベルの選択レベルとする。

【００３３】言うまでもなく、入力データラッチＩＬ及
びカラムアドレスバッファＣＢは、ＤＲＡＭマクロセル
が試験診断のためのテストモードとされるとき、その保
持データ又は外部の試験装置から供給される内部スキャ
ンインデータｓｉｄを内部スキャンクロック信号ｓｃｋ
に従って順次シフトし、後段のカラムアドレスバッファ
ＣＢ及び制御信号バッファＳＢにそれぞれ伝達する機能
を併せ持つ。

【００３４】ＤＲＡＭマクロセルは、さらに、制御信号
バッファＳＢ及びＤＦＴ信号バッファＤＢと、これらの
バッファの出力信号をそれぞれ受けるメモリ制御回路Ｃ
ＴＬ及びＤＦＴ回路（ＤＦＴ）とを備える。

【００３５】このうち、制御信号バッファＳＢには、内
部クロック信号ｃｌｋｎ，内部スキャンインデータｓｉ
ｄならびに内部スキャンクロック信号ｓｃｋが供給され
るとともに、マクロセル入力端子ＲＡＳＮ，ＣＡＳＮ，
ＲＥＳＮ（及び入力バッファＩＢ４）ならびにＷＥ０Ｎ
〜ＷＥ３Ｎを介して、ロウアドレスストローブ信号ＲＡ
ＳＮ，カラムアドレスストローブ信号ＣＡＳＮ，リセッ
ト制御信号ＲＥＳＮならびにライトイネーブル信号ＷＥ
０Ｎ〜ＷＥ３Ｎが供給される。

【００３６】一方、ＤＦＴ信号バッファＤＢには、内部
クロック信号ｃｌｋｎ，内部スキャンインデータｓｉｄ
ならびに内部スキャンクロック信号ｓｃｋが供給され
る。また、マクロセル入力端子ＴＤＭＳ０〜ＴＤＭＳ５
を介して、ＤＦＴ信号の一部たる６ビットのＤＦＴエン
トリー信号ＴＤＭＳ０〜ＴＤＭＳ５が供給されるととも
に、マクロセル入力端子ＴＤＩＤ０〜ＴＤＩＤ２ならび
にＴＤＭＣＫＮを介してマクロセル識別信号ＴＤＩＤ０
〜ＴＤＩＤ２ならびにＤＦＴクロック信号ＴＤＭＣＫＮ
が供給される。ＤＦＴ信号バッファＤＢのスキャンアウ
トデータは、前述のように、マクロセル出力端子ＳＯＤ
を介して出力される。

【００３７】制御信号バッファＳＢは、外部のアクセス
ユニットからマクロセル入力端子ＲＡＳＮ，ＣＡＳＮ，
ＲＥＳＮ（及び入力バッファＩＢ４）ならびにＷＥ０Ｎ
〜ＷＥ３Ｎを介して起動制御信号として供給されるロウ
アドレスストローブ信号ＲＡＳＮ，カラムアドレススト
ローブ信号ＣＡＳＮ，リセット制御信号ＲＥＳＮならび
にライトイネーブル信号ＷＥ０Ｎ〜ＷＥ３Ｎを内部クロ
ック信号ｃｌｋｎに従って取り込み、保持するととも
に、メモリ制御回路ＣＴＬに伝達する。

【００３８】メモリ制御回路ＣＴＬは、外部のアクセス
ユニットから制御信号バッファＳＢを介して起動制御信
号として入力されるロウアドレスストローブ信号ＲＡＳ
Ｎ，カラムアドレスストローブ信号ＣＡＳＮ，リセット
制御信号ＲＥＳＮならびにライトイネーブル信号ＷＥ０
Ｎ〜ＷＥ３Ｎをもとに、ＤＲＡＭマクロセルの動作モー
ドを識別するとともに、前記内部制御信号ＣＯＬＣを含
む各種の内部制御信号を選択的に生成して、ＤＲＡＭマ
クロセルの各部に供給する。上記説明から明らかなよう
に、各起動制御信号は、クロック信号ＣＬＫＮつまり内
部クロック信号ｃｌｋｎに従って制御信号バッファＳＢ
に取り込まれ、メモリ制御回路ＣＴＬに伝達されるた
め、内部制御信号ＣＯＬＣは、クロック信号ＣＬＫＮつ
まり内部クロック信号ｃｌｋｎに対して所定の時間関係
を有するものとなる。

【００３９】一方、ＤＦＴ信号バッファＤＢは、例えば
ウエハ状態で行われる論理混載メモリ集積回路のプロー
ブ試験時において、外部の試験装置から論理混載メモリ
集積回路の論理部ＬＣならびにＤＦＴ信号バッファＤＢ
を介して入力されるＤＦＴ信号つまりＤＦＴエントリー
信号ＴＤＭＳ０〜ＴＤＭＳ５ならびにマクロセル識別信
号ＴＤＩＤ０〜ＴＤＩＤ２を、ＤＦＴクロック信号ＴＤ
ＭＣＫＮに従って取り込み、ＤＦＴ回路に伝達する。Ｄ
ＦＴ回路は、ＤＦＴエントリー信号ＴＤＭＳ０〜ＴＤＭ
Ｓ５をもとに、実施すべきＤＦＴ試験モードを判定し、
前記試験制御信号ＴＡＣＣ等を選択的に生成して、試験
動作を制御するとともに、その結果を外部の試験装置に
報告する。前記ＤＲＡＭマクロセルのアクセス評価のた
めの試験モードも、ＤＦＴエントリー信号ＴＤＭＳ０〜
ＴＤＭＳ５の各ビットの論理値が所定の組み合わせとさ
れることで選択的に指定され、実行される。

【００４０】なお、制御信号バッファＳＢ及びＤＦＴ信
号バッファＤＢは、ＤＲＡＭマクロセルが試験診断のた
めのテストモードとされるとき、その保持データ又は外
部の試験装置から供給される内部スキャンインデータｓ
ｉｄを内部スキャンクロック信号ｓｃｋに従って順次シ
フトし、伝達する機能を併せ持つ。これらのシフトデー
タは、最終的にはマクロセル出力端子ＳＯＤからスキャ
ンアウトデータＳＯＤとして外部の試験装置にシリアル
出力される。

【００４１】図３には、図１の論理混載メモリ集積回路
のＤＲＡＭマクロセルのアクセス評価時、つまりアクセ
ス評価のための試験動作時の一実施例の接続図が示され
ている。また、図４には、図１の論理混載メモリ集積回
路のＤＲＡＭマクロセルのアクセス評価時の一実施例の
接続概念図が示され、図５には、そのＤＲＡＭマクロセ
ルのアクセス評価時の一実施例の信号波形図が示されて
いる。これらの図をもとに、この実施例の論理混載メモ
リ集積回路のＤＲＡＭマクロセルのアクセス評価時の具
体的な接続形態及び試験方法について説明する。

【００４２】なお、図３では、論理混載メモリ集積回路
の論理部ＬＣならびにＤＲＡＭマクロセル（ＤＲＡＭ０
〜ＤＲＡＭ７）のアクセス評価のための試験動作に関す
る入力又は出力信号のみが例示される。また、図４で
は、論理混載メモリ集積回路（ＬＳＩ）に搭載される８
個のＤＲＡＭマクロセル（ＤＲＡＭ０〜ＤＲＡＭ７）が
単にＤＲＡＭとして示されるとともに、メモリアレイＭ
ＡＲＹ，メモリ制御回路ＣＴＬ，ＤＦＴ回路（ＤＦ
Ｔ），マルチプレクサＭＸＬならびに出力データラッチ
ＯＬが、各ＤＲＡＭマクロセルの構成要素として例示さ
れる。さらに、図４では、出力データラッチＯＬの出力
信号がそのまま出力データＤＯ、つまりＤＯ０〜ＤＯ７
１として示されているが、図５では、出力データラッチ
ＯＬのストローブタイミングを明らかにするため、出力
データラッチＯＬの各ビットの非反転出力端子における
出力信号を、ＯＬｏｕｔとして示した。

【００４３】まず、図３において、論理混載メモリ集積
回路がＤＲＡＭマクロセルのアクセス評価のための試験
モードとされるとき、その論理部ＬＣには、外部の試験
装置ＴＳＴから入力パッドＰＣＬＫＮを介して、同期化
信号となるクロック信号ＣＬＫＮが供給され、入力パッ
ドＰＴＯＬＣを介して、出力データラッチＯＬのストロ
ーブタイミングを設定するためのテスト用出力ラッチ制
御信号ＴＯＬＣが供給される。また、入力パッドＰＴＤ
ＭＳ０〜ＰＴＤＭＳ５を介して、アクセス評価のための
試験モードを指定する組み合わせでＤＦＴエントリー信
号ＴＤＭＳ０〜ＴＤＭＳ５が供給され、入力パッドＰＲ
Ａ０〜ＰＲＡＢならびにＰＣＡ０〜ＰＣＡ３を介して、
試験対象アドレスを指定するためのロウアドレスＲＡ０
〜ＲＡＢならびにカラムアドレスＣＡ０〜ＣＡ３が供給
される。

【００４４】この実施例において、論理混載メモリ集積
回路のＤＲＡＭマクロセルのアクセス評価のための試験
モードは、８個のＤＲＡＭマクロセル（ＤＲＡＭ０〜Ｄ
ＲＡＭ７）のうち１個を択一的に指定しながら実施する
ことが可能とされ、ＤＦＴエントリー信号ＴＤＭＳ０〜
ＴＤＭＳ５は、試験対象となるＤＲＡＭマクロセルを択
一的に指定するための選択信号としても用いられる。

【００４５】論理混載メモリ集積回路の論理部ＬＣに
は、さらに、入力パッドＰＭＳ０〜ＰＭＳ３を介して出
力選択信号ＭＳ０〜ＭＳ３が供給され、入力パッドＰＷ
Ｄ０〜ＰＷＤ７１を介して７２ビットの書き込みデータ
が供給される。また、指定されたＤＲＡＭマクロセルの
読み出しデータは、出力パッドＰＤＯ０〜ＰＤＯ７１を
介して７２ビット単位で試験装置ＴＳＴに出力される。

【００４６】論理混載メモリ集積回路の論理部ＬＣは、
外部の試験装置ＴＳＴから供給される上記各種の試験信
号を各ＤＲＡＭマクロセルに伝達する。

【００４７】各ＤＲＡＭマクロセルのＤＦＴ回路は、外
部の試験装置ＴＳＴから論理部ＬＣを介して供給される
ＤＦＴエントリー信号ＴＤＭＳ０〜ＴＤＭＳ５をもと
に、ＤＲＡＭマクロセルのアクセス評価のための試験モ
ードを識別し、前記試験制御信号ＴＡＣＣをハイレベル
とする。また、ＤＦＴエントリー信号ＴＤＭＳ０〜ＴＤ
ＭＳ５をもとに、対応するＤＲＡＭマクロセルが試験対
象として指定されているかどうかを識別し、アクセス評
価のための試験動作を実行する。

【００４８】図４に再掲されるように、試験装置ＴＳＴ
から論理混載メモリ集積回路の入力パッドＰＣＬＫＮを
介して入力されるクロック信号ＣＬＫＮは、論理部ＬＣ
を介してＤＲＡＭマクロセルのメモリアレイＭＡＲＹ，
メモリ制御回路ＣＴＬならびにＤＦＴ回路に供給され、
入力パッドＰＴＯＬＣを介して入力されるテスト用出力
ラッチ制御信号ＴＯＬＣは、ＤＲＡＭマクロセルのマル
チプレクサＭＸＬの一方の入力端子に供給される。この
マルチプレクサＭＸＬの他方の入力端子には、メモリ制
御回路ＣＴＬから、クロック信号ＣＬＫＮをもとに生成
されクロック信号ＣＬＫＮに対して所定の時間関係を有
する内部制御信号ＣＯＬＣが供給され、マルチプレクサ
ＭＸＬの制御端子には、ＤＦＴ回路から試験制御信号Ｔ
ＡＣＣが供給される。マルチプレクサＭＸＬの出力信号
は、出力ラッチ制御信号ＯＬＣとして出力データラッチ
ＯＬの制御端子に供給される。

【００４９】ここで、試験装置ＴＳＴから論理部ＬＣを
介してＤＲＡＭマクロセルに供給されるクロック信号Ｃ
ＬＫＮは、特に制限されないが、図５に示されるよう
に、所定の周期を有するデューティ５０％のパルス信号
とされる。また、試験対象として指定されたＤＲＡＭマ
クロセルは、クロック信号ＣＬＫＮの例えばタイミング
Ｔ１における立ち上がりを受けて、メモリアレイＭＡＲ
Ｙの指定アドレスに対する試験読み出し動作を開始し、
そのアクセスタイムに相当する時間が経過したタイミン
グＴ２で、メモリアレイＭＡＲＹの指定アドレスから読
み出された読み出しデータＲＤを出力データラッチＯＬ
に伝達する。

【００５０】一方、各ＤＲＡＭマクロセルのＤＦＴ回路
は、前述のように、論理混載メモリ集積回路が通常の動
作モードとされるとき、試験制御信号ＴＡＣＣをロウレ
ベルの無効レベルとし、論理混載メモリ集積回路がＤＲ
ＡＭマクロセルのアクセス評価のための試験モードとさ
れるときは、試験装置ＴＳＴから供給されるＤＦＴ信号
ＴＤＭＳ０〜ＴＤＭＳ５をもとに、該試験モードが指定
されたことを識別し、試験制御信号ＴＡＣＣをハイレベ
ルの有効レベルとする。

【００５１】各ＤＲＡＭマクロセルのマルチプレクサＭ
ＸＬは、論理混載メモリ集積回路が通常の動作モードと
され試験制御信号ＴＡＣＣがロウレベルの無効レベルと
されるとき、メモリ制御回路ＣＴＬから供給される内部
制御信号ＣＯＬＣを選択し、出力ラッチ制御信号ＯＬＣ
として出力データラッチＯＬに供給する。また、論理混
載メモリ集積回路がＤＲＡＭマクロセルのアクセス評価
のための試験モードとされ試験制御信号ＴＡＣＣがハイ
レベルの有効レベルとされるときは、外部の試験装置Ｔ
ＳＴから供給されるテスト用出力ラッチ制御信号ＴＯＬ
Ｃを選択し、出力ラッチ制御信号ＯＬＣとして出力デー
タラッチＯＬに供給する。

【００５２】論理混載メモリ集積回路がＤＲＡＭマクロ
セルのアクセス評価のための試験モードとされるとき、
テスト用出力ラッチ制御信号ＴＯＬＣの立ち上がりは、
図５に例示されるように、例えばタイミングＴ３１〜Ｔ
３３となるべく順次スキャンされ、変化される。また、
外部の試験装置ＴＳＴは、テスト用出力ラッチ制御信号
ＴＯＬＣの各立ち上がりタイミングで出力データラッチ
ＯＬに取り込まれ出力端子ＤＯつまり出力パッドＰＤＯ
０〜ＰＤＯ７１を介して出力される読み出しデータを、
タイミングＴ４、つまりテスタ入力ストローブ信号ＴＤ
ＳＴの立ち上がりタイミングでストローブして内部に取
り込み、書き込みデータＷＤ０〜ＷＤ７１として与えた
期待値と比較照合して、その正常性を判定する。

【００５３】この結果、テスト用出力ラッチ制御信号Ｔ
ＯＬＣのタイミングＴ３１〜Ｔ３３のうち、正常な読み
出しデータが得られた時点でのタイミングとして、各Ｄ
ＲＡＭマクロセルのアクセスタイムを個別に、しかも比
較的容易に判定することができ、これによって論理混載
メモリ集積回路のアクセス評価に関する機能試験を効率
化し、その試験精度を高めることができるものである。

【００５４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）それぞれＤＦＴ回路を備える複数のＤＲＡＭマク
ロセルを搭載する論理混載メモリ集積回路等において、
各ＤＲＡＭマクロセルのＤＦＴ回路に、アクセス評価の
ための試験動作時に所定の試験制御信号を選択的に有効
レベルとする機能を持たせるとともに、各ＤＲＡＭマク
ロセルに、その起動制御信号たる第１の制御信号に従っ
てこれと所定の時間関係を有する第２の制御信号を生成
する制御部と、出力ラッチ制御信号に従って指定アドレ
スの読み出しデータを取り込む出力データラッチと、上
記試験制御信号が無効レベルとされる通常動作時は第２
の制御信号を出力ラッチ制御信号として出力データラッ
チに伝達し、試験制御信号が有効レベルとされる上記試
験動作時には、外部の試験装置から供給される第３の制
御信号を伝達するマルチプレクサとを設けることで、第
１及び第３の制御信号の時間関係を変化させながら、出
力データラッチを介して出力される読み出しデータの正
常性を判定することにより、各ＤＲＡＭマクロセルのア
クセスタイムを容易にしかも効率良く評価することがで
きるという効果が得られる。

【００５５】（２）上記（１）項により、論理混載メモ
リ集積回路等のアクセス評価に関する機能試験を効率化
することができるという効果が得られる。 （３）上記（１）項により、論理混載メモリ集積回路等
のアクセス評価に関する機能試験の精度を高めることが
できるという効果が得られる。

【００５６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理混載メモリ集積回路には、任意
数のＤＲＡＭマクロセル及びＳＲＡＭマクロセルを搭載
することができるし、同様なＤＦＴ回路やアクセス評価
機能は、ＳＲＡＭマクロセルにも持たせることができ
る。論理混載メモリ集積回路ならびにそのＤＲＡＭマク
ロセルＤＲＡＭ０〜ＤＲＡＭ７が形成される半導体基板
ＣＨＩＰの形状は任意であるし、各ブロックの配置位置
や形状も同様である。

【００５７】図２において、ＤＲＡＭマクロセルＤＲＡ
Ｍ０〜ＤＲＡＭ７のメモリアレイＭＡＲＹは、任意数の
ワード線及び相補ビット線を備えることができるし、そ
の記憶容量も任意に設定できる。また、各ＤＲＡＭマク
ロセルは、任意数の冗長素子を含むことができるし、そ
のビット構成、つまり同時に入力又は出力されるデータ
のビット数も任意に設定できる。メモリアレイＭＡＲＹ
は、任意数のサブメモリアレイに分割できるし、周辺回
路についても同様である。各ＤＲＡＭマクロセルのブロ
ック構成やアドレス信号，起動制御信号ならびに各内部
制御信号の組み合わせ及びその有効レベル等は、種々の
実施形態をとりうる。

【００５８】図３において、ＤＲＡＭマクロセルのアク
セス評価のための試験動作時、外部の試験装置ＴＳＴか
ら入力される試験信号の種別及び組み合わせは、任意に
設定することができる。また、これらの試験動作は、ス
キャン経路を介して実施してもよいし、このスキャン経
路自体も、複数経路に分けて構成することができる。図
５において、テスト用出力ラッチ制御信号ＴＯＬＣは、
その立ち上がりタイミングの刻みを小さくしてきめ細か
く変化させることができる。各信号の絶対的なレベル及
び時間関係等は、本発明の主旨に何ら制約を与えない。

【００５９】ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ
７は、必ずしもマクロセルとしての形態をとることを必
須条件とはしない。また、各ＤＲＡＭマクロセルは、必
ずしもＤＦＴ回路を備えることを必須条件とはしない
し、試験診断のためのスキャン経路を備えることを必須
条件ともしない。

【００６０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である複数
のＤＲＡＭマクロセルを搭載する論理混載メモリ集積回
路に適用した場合について説明したが、それに限定され
るものではなく、例えば、前述のようにＳＲＡＭマクロ
セル等の各種メモリマクロセルを搭載するものや、各種
デジタルユニットをマクロセルとして搭載するシングル
チップマイクロコンピュータ等にも適用できる。この発
明は、少なくともそのアクセスタイムの評価を必要とす
る機能ブロックを搭載する半導体集積回路装置ならびに
このような半導体集積回路装置を含む装置又はシステム
に広く適用できる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、それぞれＤＦＴ回路を備え
る複数のＤＲＡＭマクロセルを搭載する論理混載メモリ
集積回路等において、各ＤＲＡＭマクロセルのＤＦＴ回
路に、アクセス評価のための試験動作時に所定の試験制
御信号を選択的に有効レベルとする機能を持たせるとと
もに、各ＤＲＡＭマクロセルに、その起動制御信号たる
第１の制御信号に従ってこれと所定の時間関係を有する
第２の制御信号を生成する制御部と、出力ラッチ制御信
号に従って指定アドレスの読み出しデータを取り込む出
力データラッチと、上記試験制御信号が無効レベルとさ
れる通常動作時は、上記第２の制御信号を出力ラッチ制
御信号として出力データラッチに伝達し、試験制御信号
が有効レベルとされる上記試験動作時には、外部の試験
装置から供給される第３の制御信号を出力ラッチ制御信
号として出力データラッチに伝達するマルチプレクサと
を設ける。

【００６２】これにより、第１及び第３の制御信号の時
間関係を変化させながら、出力データラッチを介して出
力される読み出しデータの正常性を判定することによ
り、各ＤＲＡＭマクロセルのアクセスタイムを容易にし
かも効率良く評価することができる。この結果、論理混
載メモリ集積回路等のアクセス評価に関する機能試験を
効率化し、その試験精度を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用された論理混載メモリ集積回路
の一実施例を示す基板配置図である。

【図２】図１の論理混載メモリ集積回路に搭載されるＤ
ＲＡＭマクロセルの一実施例を示すブロック図である。

【図３】図１の論理混載メモリ集積回路のＤＲＡＭマク
ロセルのアクセス評価時の一実施例を示す接続図であ
る。

【図４】図１の論理混載メモリ集積回路のＤＲＡＭマク
ロセルのアクセス評価時の一実施例を示す接続概念図で
ある。

【図５】図１の論理混載メモリ集積回路のＤＲＡＭマク
ロセルのアクセス評価時の一実施例を示す信号波形図で
ある。

【図６】この発明に先立って本願発明者等が開発したダ
イナミック型ＲＡＭのアクセス評価時の一例を示す接続
概念図である。

【図７】この発明に先立って本願発明者等が開発した論
理混載メモリ集積回路のＤＲＡＭマクロセルのアクセス
評価時の一例を示す接続概念図である。

【符号の説明】

ＣＨＩＰ…半導体基板（チップ）、ＤＲＡＭ０〜ＤＲＡ
Ｍ７…ＤＲＡＭマクロセル、ＤＦＴ…ＤＦＴ回路、ＳＲ
ＡＭ０〜ＳＲＡＭ７…ＳＲＡＭマクロセル、ＬＣ…論理
部、ＰＡＤ…パッド、ＩＯＣ…入出力セル。ＭＡＲＹ…
メモリアレイ、ＲＤ…ロウアドレスデコーダ、ＲＢ…ロ
ウアドレスバッファ、ＭＡ…メインアンプ、ＷＡ…ライ
トアンプ、ＣＤ…カラムアドレスデコーダ、ＣＢ…カラ
ムアドレスバッファ、ＩＬ…入力データラッチ、ＯＬ…
出力データラッチ、ＭＸＬ，ＭＸＯ…マルチプレクサ、
ＯＳ…出力セレクタ、ＣＴＬ…メモリ制御回路、ＳＢ…
制御信号バッファ、ＤＢ…ＤＦＴ信号バッファ、ＣＬＫ
Ｎ…クロック信号又はそのマクロセル入力端子、ＳＩＤ
…スキャンインデータ又はそのマクロセル入力端子、Ｓ
ＣＫ…スキャンクロック信号又はそのマクロセル入力端
子、ＲＡ０〜ＲＡＢ…ロウアドレスあるいはそのマクロ
セル入力端子、ＴＯＬＣ…テスト用出力ラッチ制御信号
又はそのマクロセル入力端子、ＭＳ０〜ＭＳ３…出力選
択信号又はそのマクロセル入力端子、ＤＷＭＣ…試験出
力制御信号又はそのマクロセル入力端子、ＤＯ０〜ＤＯ
７１…出力データあるいはそのマクロセル出力端子、Ｗ
Ｄ０〜ＷＤ７１…書き込みデータあるいはそのマクロセ
ル入力端子、ＣＡ０〜ＣＡ３…カラムアドレスあるいは
そのマクロセル入力端子、ＲＡＳＮ…ロウアドレススト
ローブ信号又はそのマクロセル入力端子、ＣＡＳＮ…カ
ラムアドレスストローブ信号又はそのマクロセル入力端
子、ＲＥＳＮ…リセット制御信号又はそのマクロセル入
力端子、ＷＥ０Ｎ〜ＷＥ３Ｎ…ライトイネーブル信号あ
るいはそのマクロセル入力端子、ＴＤＭＳ０〜ＴＤＭＳ
５…ＤＦＴエントリー信号あるいはそのマクロセル入力
端子、ＴＤＩＤ０〜ＴＤＩＤ２…マクロセル識別信号あ
るいはそのマクロセル入力端子、ＴＤＭＣＫＮ…ＤＦＴ
クロック信号又はそのマクロセル入力端子、ＳＯＤ…ス
キャンアウトデータ又はそのマクロセル出力端子、ＩＢ
１〜ＩＢ４…入力バッファ。ＴＳＴ…試験装置、ＰＣＬ
ＫＮ…クロック信号入力パッド、ＰＴＯＬＣ…テスト用
出力ラッチ制御信号入力パッド、ＰＴＤＭＳ０〜ＰＴＤ
ＭＳ５…ＤＦＴエントリー信号入力パッド、ＰＲＡ０〜
ＰＲＡＢ…ロウアドレス入力パッド、ＰＣＡ０〜ＰＣＡ
３…カラムアドレス入力パッド、ＰＭＳ０〜ＰＭＳ３…
出力選択信号入力パッド、ＰＷＤ０〜ＰＷＤ７１…書き
込みデータ入力パッド、ＰＤＯ０〜ＰＤＯ７１……読み
出しデータ出力パッド。ＬＳＩ…論理混載メモリ集積回
路、ＤＲＡＭ…ダイナミック型ＲＡＭ又はＤＲＡＭマク
ロセル、ＲＤ…読み出しデータ、ＯＬＣ…出力ラッチ制
御信号、ＤＯ…出力データ、ＴＤＳＴ…テスタ入力スト
ローブ信号、Ｔ１〜Ｔ２，Ｔ３１〜Ｔ３３，Ｔ４…タイ
ミング。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮岡 修一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 横山 勇治 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 赤▲崎▼ 博 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 2G032 AA07 AC10 AG01 AG07 AH04 AK14 AK16 5B024 AA15 BA21 CA07 CA16 EA01 5L106 AA01 DD03 DD08 DD12 DD32 GG05 GG07

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の制御信号に従って該第１の制御信
   号と所定の時間関係にある第２の制御信号を生成する制
   御部を含み、かつ、 上記第１の制御信号に従って動作を開始して所定の出力
   信号を生成し、該出力信号を、通常動作時は上記第２の
   制御信号に従って出力ラッチに取り込み、所定の試験動
   作時には外部供給される第３の制御信号に従って出力ラ
   ッチに取り込む機能ブロックを具備することを特徴とす
   る半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記試験動作は、上記第３の制御信号の上記第１の制御
   信号に対する時間関係を変化させながら、上記出力ラッ
   チを介して出力される上記出力信号の正常性を確認する
   ことにより、上記機能ブロックのアクセスタイムを評価
   するためのものであることを特徴とする半導体集積回路
   装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体集積回路装置は、論理混載メモリ集積回路で
   あって、 上記機能ブロックは、ダイナミック型ＲＡＭを基本構成
   要素とするＤＲＡＭマクロセルであることを特徴とする
   半導体集積回路装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記機能ブロックは、上記試験動作時、所定の試験制御
   信号を選択的に有効レベルとするＤＦＴ回路と、 上記試験制御信号が無効レベルとされるとき、上記第２
   の制御信号を上記出力ラッチに伝達し、上記試験制御信
   号が有効レベルとされるときには、上記第３の制御信号
   を上記出力ラッチに伝達するマルチプレクサとを具備す
   るものであることを特徴とする半導体集積回路装置。