KR100302247B1 - 클럭 동기형 메모리 내장 반도체 집적 회로 장치 - Google Patents

Abstract

반도체 집적 회로 장치(1)는 클럭 신호에 동기해서 동작하는 SDRAM 모듈(2), 이 SDRAM 모듈과 데이타 전송을 통해 필요한 처리를 수행하는 논리 회로(3), 외부로부터의 신호를 이 SDRAM 모듈(2)의 동작 클럭에 대응하는 클럭 신호에 동기해서 취입 전송하는 직접 메모리 액세스 회로(4), 및 테스트 모드 지시 신호(TE)에 따라서 논리 회로와 직접 메모리 액세스 회로(4)의 출력 신호 중 한 쪽을 선택해서 SDRAM 모듈에 부여하는 셀렉터(5)를 포함한다. 신호 스큐(skew)의 영향을 받지 않고 외부로부터 동기형 메모리에 직접 고속으로 액세스해서 동기형 메모리의 테스트를 수행할 수 있다.

Description

클럭 동기형 메모리 내장 반도체 집적 회로 장치

본 발명은 DRAM(Dynamic Random Memory Acess)등의 대기억 용량 메모리와 프로세서등의 논리 회로를 동일 반도체 기판상에 집적화한 반도체 집적 회로 장치에 관한, 특히, 클럭 신호에 동기해서 동작하는 동기형 메모리와 논리 회로를 집적화한 반도체 집적 회로 장치에 관한 것이다. 보다 특정하게는, 이 동기형 메모리를 외부에서 테스트하기 위한 구성에 관한 것이다.

최근, 프로세스 등의 논리회로(이하, 간단히 논리 회로로 칭한다)와 대기억 용량의 DRAM을 동일 칩(반도체 기판) 상에 집적화한 DRAM 내장 논리 반도체 집적 회로 장치가 개발되어지고 있다. 이러한 DRAM 내장 논리 반도체 집적 회로 장치에 있어서는 논리 회로와 DRAM 간의 배선을 짧게 할 수 있고, 또 그 배선의 기생 용량 및 저항도 작게 해서 고속으로 신호 및 데이타 전송을 할 수 있다. 또, 논리 회로와 DRAM과는 내부 배선만으로 상호 접속되기 때문에, 핀 단자수의 제한을 받지 않게 되고, 따라서 데이타 버스의 폭을 넓혀서, 전송 데이타의 비트 폭을 크게 할 수 있고 고속의 데이타 전송을 할 수 있다.

이러한 DRAM 내장 논리 반도체 집적 회로 장치는 논리 회로만이 패드를 통해서 핀 단자에 결합된다. 따라서, 내장된 DRAM의 기능을 테스트 하는 경우, 논리 회로를 통해서 테스트를 할 필요가 있다. 따라서, 이 경우 테스트를 하기 위한 제어를 논리 회로가 행하게 되므로, 논리 회로의 부하가 크게 된다. 또 외부로부터 DRAM의 기능 테스트를 행하기 위한 명령을 논리 회로에 부여하고 이 논리 회로로부터 기능 테스트를 행하기 위한 제어 신호를 DRAM에 부여하며 테스트 결과를 논리 회로를 통해서 판독할 필요가 있다. 그래서, DRAM의 기능 테스트를 논리 회로를 통해서 실행함으로써 DRAM의 동작 타이밍 마진 등의 테스트를 정확하게 할 수 없다. 또, 프로그램 용량의 관점에서도, 논리 회로가 발생하는 테스트 패턴의 수도 제한을 받고 충분한 테스트를 할 수 없어서 DRAM의 신뢰성을 충분히 파악하는 것이 곤란하다. 그래서 외부로부터 직접 전용 시험 장치을 통해서 DRAM을 테스트 할 필요가 발생한다.

도 24는 종래의 DRAM 내장 논리 반도체 집적 회로의 전체 구성을 개략적으로 도시한 도면이다. 도 24에 있어서, DRAM 내장 논리 반도체 집적 회로 장치(이하, 단순히 반도체 집적 회로 장치로 칭한다)(900)는 DRAM 모듈(902)과, 이 DRAM 모듈(902)에 대해 데이타 액세스를 수행하는 것과 함께, 외부로부터 부여되는 명령 또는 내장한 프로그램에 따라서 소정의 처리를 하는 논리 회로(904)와, 테스트 패드(907)을 통해서 부여되는 테스트 모드 지시 신호(TE)에 따라서 논리 회로(904)의 입출력 노드와 테스트 용의 패드 TPa … TPb, TPc … TPd 중 한 쪽을 선택해서 DRAM 모듈(902)에 전기적으로 접속하는 선택 회로(906)를 포함한다. 논리 회로(904)에는 패드 LPa … LPb, LPc … LPd, LPe … LPf을 통해서 외부로부터 데이타 및 신호가 부여된다. 통상, 이 반도체 메모리 집적 회로(900)에 있어서는 칩 주변을 따라서 패드가 배치되어 있지만 도 24에 있어서는 그 일부의 패드만을 도시한다.

선택 회로(906)는 패드(907)을 통해서 부여된 테스트 모드 지시 신호(TE)의 활성화시, 테스트 패드 TPa ∼TPb, TPc ∼ TPd를 DRAM 모듈(902)에 전기적으로 접속한다. DRAM 모듈(902)은 복수의 메모리 셀, 메모리 셀 선택 회로 및 선택 회로에 대한 제어 회로를 포함한다. 따라서 도 24에 도시한 구성에 있어서는 테스트 모드 지시 신호(TE)를 활성화함으로써 DRAM 모듈(902)에 대해 외부로부터 직접 액세스 할 수 있고, DRAM 모듈(902)에 대해 종래 이용되어지고 있는 테스트 프로그램에 따라서 테스트를 할 수 있다.

도 25는 도 24에 도시한 반도체 집적 회로 장치의 보다 구체적인 구성을 도시한 도이다. 도 25에 있어서, DRAM 모듈(902)은 256 비트폭의 기록 데이타를 수신하는 데이타 입력 노드(WD), 제어 신호를 수신하는 제어 신호 입력 노드(CD), 16 비트폭의 어드레스 신호를 수신하는 어드레스 신호 입력 노드(AD), 및 256 비트폭의 데이타를 출력하는 출력 노드(RD)를 포함한다.

테스트를 위해서, 8 비트폭의 기록 데이타를 수신하는 기록 데이타 입력 패드(WPD), 제어 신호를 수신하는 제어 신호 입력 패드(CPD), 16 비트의 어드레스 신호를 수신하는 어드레스 입력 패드(APD), 8 비트폭의 판독 데이타를 수신하는 판독 데이타 패드(RPD) 및 DRAM 모듈(902)로부터 판독된 256 비트폭의 데이타 중 8 비트의 데이타를 선택하기 위한 어드레스 신호를 수신하는 데이타 선택 어드레스 입력 패드(SPD)가 제공된다. 기록 패드(WPD)에 대해서는 8 비트의 외부로부터 부여되는 기록 데이타를 256 비트의 테스트 데이타로 확장하는 분배 회로(908)가 제공되어지고, 판독 데이타 패드(RPD)에 대해서는 데이타 선택 어드레스 패드(SPD)로부터 부여된 데이타 선택용 어드레스 신호에 따라서 256 비트의 데이타로부터 8 비트의 데이타를 선택하기 위한 선택 회로(909)가 제공된다.

선택 회로(906)는 논리 회로(904)로부터의 256 비트의 기록 데이타와 분배 회로(908)로부터의 256 비트의 기록 데이타 중 한 쪽을 선택하는 스위칭 회로(906w), 논리 회로(904)로부터의 제어 신호와 제어 신호 입력 패드(CPD)로부터 부여된 제어 신호 중 한 쪽을 선택하는 스위칭 회로(906c), DRAM 모듈(902)로부터 판독된 256 비트의 데이타를 논리 회로(904) 및 선택 회로(909) 중 한 쪽으로 전달하는 스위칭 회로(906r)를 포함한다. 이러한 스위칭 회로(906w, 906c, 906a, 및 906r)의 접속 경로는 테스트 모드 지시 신호(TE)에 의해 설정된다. 다음으로 상기 도 25에 도시한 반도체 집적 회로 장치의 동작을 도 26을 참조해서 설명한다.

선택 회로(906)는 테스트 모드 지시 신호(TE)의 활성화에 의해 패드 CPD, APD, RPD 및 DRAM 모듈(902)을 접속시킨다. 데이타 기록시에 있어서는 어드레스 입력 패드 APD에 어드레스 신호 A0가 부여되고, 또 제어 신호 입력 패드CD에데이타 기록을 표시하는 기록 지시 신호(기록)가 부여된다. 또, 기록 데이타 입력 패드 WPD에 기록 데이타 WD0가 부여되고 분배 회로(908)에 의해 256 비트의 기록 데이타로 확장된다. DRAM 모듈(902)에는, 패드로부터의 내부 배선, 분배 회로(908) 및 선택 회로(906)에 걸친 지연에 의해 어드레스 신호, 제어 신호 및 기록 데이타가 지연되어 도달한다. 따라서, 상기 DRAM 모듈(902)의 입력 노드 AD, CD 및 WD에 있어서는 도달하는 신호에 스큐가 발생한다. 이 스큐가 경과하고 DRAM 모듈(902)의 입력 노드 WD, CD 및 AD의 신호가 확정되면 데이타 기록이 DRAM 모듈(902) 내에서 수행되어진다.

데이타 판독을 수행하는 경우에는 데이타 기록시와 동일하게 어드레스 입력 패드 APD에 어드레스 신호 A1이 부여되고, 제어 신호 입력 패드 CPD에 데이타 판독 지시 신호(판독)가 부여된다. DRAM 모듈(902)의 입력 노드 AD 및 CD에서는 도달한 어드레스 신호 및 제어 신호의 변화시에 있어서, 변화한 신호가 확정하기까지 똑같은 모양의 스큐가 발생한다. DRAM 모듈(902)에 있어서, 판독 지시가 부여되면, 메모리 셀의 선택 동작이 부여된 어드레스 신호 A1에 따라서 행해지고, 256 비트의 데이타 RD1<0:255>가 판독 데이타 출력 노드 RD에 표시된다. 이 판독 데이타가 표시되면 데이타 선택 어드레스 입력 패드 SPD에 데이타 선택용의 어드레스 RDSA1이 부여된다. 이 패드 SPD로부터 선택 회로(909) 사이의 배선 지연에 의해 선택 회로(909)의 노드 SD에 부여되는 데이타 선택 어드레스도 확정할 때까지 스큐가 발생한다. 이 데이타 선택 어드레스 RDSA1가 선택 회로(909)의 노드 SD에 있어서 확정하면, 256 비트 중에서 8 비트의 데이타 RD1<0:7>가 선택된 판독 데이타 출력 패드 RPD에 부여된다. 계속해서 데이타 판독을 하는 경우에 있어서도 DRAM 모듈(902)로부터의 판독 데이타가 변화기 때문에 DRAM 모듈(902)의 판독 데이타 출력노드 RD에 있어서 스큐가 생기고 동시에 판독 데이타 출력 패드 RPD에 있어서도 스큐가 발생한다.

도 26에 있어서는 데이타 판독 동작시에 있어서도 기록 데이타 입력 패드 WPD에 기록 데이타 WD1, WD2가 부여되는것으로 도시되어 있다. 이것은 기록 데이타에 있어서도 DRAM 모듈(902)의 기록 데이타 입력 노드 WD에 있어서 스큐가 생기는 것을 명확히 표시하기 때문이다. 데이타 판독 동작시 기록 데이타 입력 패드 WPD에 특별히 기록 데이타를 부여할 필요는 없다. 부여되더라도, DRAM 모듈(902)는 데이타 판독시, 기록 데이타 입력 노드 WD에 부여된 데이타를 무시한다.(기록 데이타 입력 버퍼 및 기록 드라이버를 비동작 상태로 한다)

도 26에서 도시한 것처럼, 패드에 부여된 신호가 DRAM 모듈(902)의 대응 노드에 도달할 때까지 통과하는 경로의 전기적 특성이 다르기 때문에, 신호가 변화는 경우에는, 배선 지연 및 변화 비트 수 등에 의해 확정 타이밍에 시프트가 있고, 따라서 스큐가 발생한다. DRAM 모듈(902)는 부여된 제어 신호에 따라서 어드레스 신호를 취입하고 데이타 액세스를 수행한다. 이와같이 단지 제어 신호에 동기해서 어드레스 신호를 취입하는 DRAM 모듈(902)을 외부로부터 직접 액세스 해서 테스트할 때의 동작 사이클은 어드레스 입력 패드 APD에 부여되는 어드레스 신호의 변화로부터 다음 변화시 까지의 기간으로 부여된다. DRAM 모듈(902)는 이 동작 사이클 보다도 짧은 기간 확정 상태로 되는 어드레스 신호에 따라서 메모리 셀의 선택을 수행한다. 이러한 DRAM 모듈(902)의 동작 사이클은 비교적 길기 때문에 이 스큐가 동작 사이클 내에 있어서 점유하는 기간은 작고 이 스큐가 DRAM 모듈(902)의 동작에 대해서 미치는 영향은 거의 무시할 수 있다.

최근 제어 신호와 다른 클럭 신호에 동기해서 데이타 입출력및 외부로부터의 신호를 취입하는 동기형 메모리가 이용되어 오고 있다. 예를 들면 시스템 클럭인 클럭 신호에 동기해서 데이타의 입출력을 행하기 때문에 데이타 전송속도가 클럭 신호의 속도로 된다. 또 클럭 신호를 기준으로해서 외부로부터의 신호를 취입하기 때문에 외부 신호 상호간의 타이밍의 시프트(스큐)를 고려할 필요가 없이 내부 회로의 동작을 빠른 타이밍으로 개시하게 할 수 있고 고속 액세스가 가능하게 된다. 이러한 동기형 메모리 중 하나로서 동기형 DRAM(SDRAM)이 있다. 이 SDRAM을 도 24에 도시한 DRAM 모듈과 대체해서 이용하는 경우, 논리회로와 메모리 간의 데이타 전송을 수행하는 경우에, 클럭 신호에 따라서 SDRAM 모듈을 동작시킬 수 있고 보다 고속 동작하는 DRAM 내장 논리 반도체 집적 회로 장치를 실현할 수 있다. 이러한 경우에 신뢰성을 보증하기 위해서는 내장 SDRAM 모듈을 외부로부터 기능 테스트를 수행할 필요가 있다. 이 경우 도 25에 도시한 구성에 있어서 DRAM 모듈(902)을 SDRAM 모듈로 치환한 것을 생각할 수 있다.

도 27은 SDRAM 모듈 내장 논리 반도체 집적 회로 장치의 중요 부분의 구성을 개략적으로 도시한 도이다. 도 27에 있어서 SDRAM 모듈(910)과 논리 회로(912)의 사이에 테스트 모드 지시 신호(TE)에 응답해서 신호의 경로를 스위칭하는 스위칭 회로(906)가 구성되어진다. SDRAM 모듈(910)은 클럭 신호에 동기해서 동작하기 위해서 논리 회로(912)로부터 클럭 신호가 출력되고, 또 테스트 시에 있어서는 외부로부터의 패드 CKPD를 통해서 클럭 신호가 부여된다. 선택 회로(906)는 이 논리 회로(912)로부터의 클럭 신호와 패드 CKPD로부터의 클럭 신호 중 한 쪽을 선택하기 위한 스위칭 회로(906ck)를 포함한다. 다른 구성은 도 25에 도시하는 구성과 동일하고 대응하는 부분에는 동일한 참조부호를 붙인다.

SDRAM 모듈(910)은 그 클럭 입력 노드 CKD에 부여된 클럭 신호 CLK에 동기해서 노드 WD, CD 및 AD에 부여된 신호를 취입하고 또 판독 데이타 출력 노드 RD로부터 클럭 신호에 동기해서 데이타를 출력한다. 이후에 도 27에 도시한 반도체 집적 회로 장치의 동작을 도 28에 표시한 타이밍 차트도를 참조해서 설명한다.

테스트 모드 동작시에 있어서는 테스트 모드 지시 신호(TE)가 활성화되어 , 선택 회로(906)가 SDRAM 모듈(910)과 논리회로(912)를 분리시키고, SDRAM 모듈(910)을 패드를 통해서 외부로부터 액세스 가능한 상태로 설정한다. 클럭 입력 패드 CKPD에 부여되는 클럭 신호가 선택 회로(906)를 통해서 SDRAM 모듈(910)의 클럭 입력 노드 CKD에 부여된다. 이 패드 CKPD에 부여되는 클럭신호는 지연되어 SDRAM 모듈(910)의 클럭 입력 노드 CKD에 부여될 뿐이다.

패드 CKPD에 외부로부터 부여되는 클럭 신호의 각 클럭 사이클마다 어드레스 입력 패드 APD에 어드레스 신호가 부여된다. 입력 패드 APD에 부여되는 어드레스 신호는 복수 비트를 갖고 있어서 각 비트의 변화 타이밍이 다르고, SDRAM 모듈(910)의 어드레스 입력 노드 AD에 도달하는 어드레스 신호에는 스큐가 존재한다.

제어 신호 입력 패드 CPD에 부여되는 제어 신호는 SDRAM 모듈(910)의 제어 신호 입력 노드 CD에 부여되지만 그 신호 상태의 변화시에 있어서 똑같이 스큐가 발생한다(기록 동작 지시 신호와 판독 동작 지시 신호 양자가 변화하기 때문에 양자의 변화 타이밍의 최악의 경우및 최상의 경우를 고려할 필요가 있다) . 똑같이 기록 데이타 입력 패드 WPD에 부여되는 기록 데이타는 8 비트 데이타이고 분배 회로(908)에 의해 256 비트로 확장되기 때문에 선택 회로(906)을 통해서 SDRAM 모듈(910)에 부여될 때 스큐가 발생한다. 어드레스 신호도 똑같이 스큐가 발생한다.

어드레스 입력 패드 APD에는 클럭 입력 패드 CKD에 부여되는 클럭 신호의 상승단에서 확정상태로 되도록 어드레스 신호가 부여된다. SDRAM 모듈(910)은 클럭 입력 노드 CKD에 부여되는 클럭 신호의 상승단에서 부여된 신호를 취입한다. 따라서, 클럭 입력 패드 CKPD에 부여되는 클럭 신호의 사이클 #0에 있어서 부여된 어드레스 신호 A1이 그 제어 신호 입력 노드 CD에 부여된 데이타 판독 신호(판독)에 의해 취입되고, 데이타 판독 동작이 수행되어진다. SDRAM 모듈(910)에어서 이 어드레스 신호 A1에 따라서 내부에서 메모리 셀을 선택한다. SDRAM 모듈(910)은 통상의 SDRAM과 똑같은 모양의 구성을 갖추고 있고, 데이타 판독 지시 부여로부터 데이타를 실제로 출력하기까지는 칼럼 판독 대기시간(CAS 대기시간) CL로 불리는 기간이 필요하다. 도 28에 있어서는 칼럼 판독 대기시간 CL이 1 인 경우 데이타 판독 동작을 도시한다. 따라서, 이 어드레스 신호 A1에 의해 지정된 메모리 셀의 데이타 RD1<0:255>는 클럭 입력 패드 CKPD에 부여되는 클럭 신호의 사이클 #1에서 확정상태로 된다. SDRAM 모듈(910)의 데이타 출력 노드 RD는 선택 회로(906r)을 통해서 선택 회로(909)에 결합되고 이 경로의 부하 용량 때문에 판독 데이타에 스큐가 발생한다. 이 클럭 입력 패드 CKPD에 부여된 클럭 신호의 사이클 #1에 있어서 패드 SPD에 데이타 선택용 어드레스가 인가되고 선택 회로(909)는 그 노드 SD에 부여된 데이타 선택 어드레스 RDSA1에 따라서 8 비트 데이타 RD1<0:7>을 선택해서 출력한다.

이 클럭 입력 패드 CKPD의 클럭 신호의 사이클 #1에 있어서도, 다시 데이타 판독 지시가 부여되어 그 어드레스 신호 A2에 따라서 다음 데이타의 판독이 수행되어진다. 이 클럭 입력 패드 CKPD에 부여되는 클럭 신호의 사이클 #2에 있어서도 똑같이 어드레스 신호 A3에 따라서 데이타 판독이 수행되어진다. 다음의 판독 지시에 대해서 데이타 선택 어드레스 RDSA2가 부여되고 다음의 판독 데이타 RD2<0:7>가 판독된다. 이 경우에 있어서는 선택 회로(909)의 선택 동작에 의해 패드 RPD에 부여된 판독 데이타에 스큐가 발생한다.

여기에서 도 28에 있어서는 데이타 판독 동작시에 있어서도 기록 데이타 입력 패드 WPD에 기록 데이타 WD1, WD2, WD3, 및 WD4를 순차 인가하는 상태를 도시한다. 이것은 SDRAM 모듈(910)에 전달되는 기록 데이타가 그 변화시 스큐가 발생하는 것을 명확히 표시하기 위한 것이다. 데이타 판독시에 기록 데이타가 부여되어도 SDRAM 모듈(910)은 판독 지시에 따라서 데이타 판독을 수행하고, 데이타 기록은 수행하지 않기 때문에 어떠한 오동작은 발생하지 않는다. 이것은 데이타 기록시에 있어서 판독 데이타 선택을 위한 어드세스 RDSA가 부여되는 경우도 동일하다.

도 28에 도시한 것처럼 SDRAM 모듈(910)의 동작 사이클은 제어 신호 입력 패드 CKPD에 부여되는 클럭 신호의 사이클에 의해 결정된다. 이 클럭 신호는 고속의 클럭 신호이다. 따라서 스큐의 시간폭이 동일해도 SDRAM 모듈(910)에 있어서 스큐가 클럭 사이클에 있어서 점유하고 있는 비율도 24 및 도 25에 도시한 비동기형 DRAM의 경우와 비교하면 크게 된다. SDRAM 모듈(910)에 있어서는 그 클럭 입력 노드 CKD에 부여되는 클럭 신호의 상승단에 동기해서 외부로부터 부여되는 데이타를 취입하고 또는 이 클럭 신호에 동기해서 데이타의 출력을 수행한다. 따라서 스큐가 큰 경우, 정확한 신호를 취입할 수 없고 정확한 동작을 수행할 수 없게 되는 문제가 발생한다. 스큐가 크게 되는 경우 이 SDRAM 모듈(910)의 각 입력 노드에 부여되는 신호가 유효 상태로 되는 기간이 짧게 되고 예를 들면 동작 모드 지정 신호의 변화시에 있어서 외부의 시험 장치는 이 스큐를 고려해서 동작할 필요가 있고, 실효 클럭 사이클이 짧게 되며 고속으로 SDRAM 모듈의 테스트를 외부로부터 정확히 수행할 수 없게 되는 문제가 발생한다.

도 28에 도시한 SDRAM 모듈(910)에 있어서는 버스트 길이(데이타 기록/판독 지시가 부여될 때 1개의 데이타 입출력 노드당에 연속해서 기록/출력되는 데이타의 수)는 1이다. 그러므로 버스트 길이가 복수의 경우인데도 데이타 판독시에 있어서 도 27에 도시한 선택 회로(909)에 의한 선택 동작이 수행되어져 판독 데이타에 스큐가 발생하고 또 판독 데이타도 각 버스트 사이클마다 변화하기 때문에 똑같은 모양의 스큐가 발생한다.

또 칼럼 판독 대기시간 CL은 SDRAM 모듈(910)의 클럭 사이클에 따라서 변경 가능하다(데이타 판독시 필요한 시간은 클럭 사이클에 연계하지 않고 일정하기 때문).

도 29는 칼럼 판독 대기시간 CL이 3인 경우의 데이타 판독 동작을 도시한 도이다. 이 칼럼 판독 대기시간 CL이 3인 경우에는 SDRAM 모듈(910)에 있어서 그 클럭 입력 노드 CLKD에 부여된 클럭 신호에 따라서 데이타 판독 모드 지시를 어드레스 신호와 동시에 취입한 후 3 클럭 사이클 경과후에 어드레스 지정된 메모리 셀의 데이타 RD1<0:255>가 확정된다. 따라서 SDRAM 모듈(910)의 클럭 입력 노드 CKD에 부여되는 클럭 신호의 사이클 #3에 있어서 데이타가 출력된다.

따라서 칼럼 판독 대기시간 CL이 변화한 경우 거기에 따라서 외부로부터 데이타 선택용 어드레스 신호를 패드 SPD에 부여할 필요가 있고, 칼럼 판독 대기시간 CL의 값에 따라서 데이타 선택용의 어드레스 신호를 부여한 타이밍을 변경할 필요가 있고 외부의 시험 장치의 부하를 크게 되는 문제가 발생한다.

따라서 고속의 클럭 신호에 동기해서 동작하는 SDRAM 모듈을 이용하는 경우, 단순히 신호 /RAS, /CAS에 따라서 어드레스 신호를 취입하는 클럭 비동기형 DRAM 모듈을 외부로부터 테스트하는 구성을 이용하면 정확히 고속으로 테스트를 수행할 수 없게 된다는 문제가 발생한다.

본 발명의 목적은 외부로부터 정확하고 고속으로 SDRAM 모듈 등의 동기형 메모리의 테스트를 수행할 수 있는 동기형 메모리 내장 논리 반도체 집적 회로 장치를 제공하는데 있다.

본 발명은 요약하면 셀렉터와 패드 사이에 클럭 신호에 동기해서 동작하는 동기형 직접 메모리 액세스 회로를 설치한다.

즉, 본 발명에 관한 반도체 집적 회로 장치는 클럭 신호에 동기해서 동작하는 동기형 메모리와, 이 동기형 메모리와 동일 반도체 기판상에 형성되고 또한 동기형 메모리와 데이타의 전송을 하는 논리회로와, 반도체 기판 외부로부터 부여되는 데이타를 포함하는 신호를 클럭 신호에 대응하는 테스트 클럭 신호에 동기해서 취입하는 동기형 직접 메모리 액세스 회로와, 테스트 모드 지시 신호에 응답해서 논리회로 및 동기형 직접 메모리 액세스 회로의 출력 신호 중 한 쪽을 선택해서 동기형 메모리에 부여하는 선택 회로를 구비하고 있다.

클럭 신호에 동기해서 외부로부터 부여되는 신호를 취입하고 있기 때문에 이 동기형 직접 메모리 액세스 회로의 출력 신호는 클럭 신호에 동기해서 확정 상태로 되고, 변화 타이밍이 똑같기 때문에 스큐가 극히 적은 신호가 동기형 메모리에 전달된다. 따라서 이 클럭 신호에 동기해서 취입함으로써 동기형 메모리에 부여되는 신호의 유효 기간을 충분히 길게 할 수 있고 스큐의 영향을 최소한으로 할 수 있으며, 따라서 고속 동작이 가능하게 되고 또 정확히 동기형 메모리를 동작시킬 수 있다.

도 1은 본 발명의 제1의 실시예에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도.

도 2는 도 1에 도시한 반도체 집적 회로 장치의 동작을 표시하는 타이밍 차트도.

도 3은 본 발명의 제1의 실시예에 따른 반도체 집적 회로 장치의 구성을 구체적으로 도시한 도.

도 4는 도 3에 도시한 반도체 회로 장치의 동작을 표시하는 타이밍 차트도.

도 5는 테스트 클럭 신호와 동기형 메모리 동작용 클럭 신호의 작용을 설명하기 위한 타이밍 차트도.

도 6a는 테스트 클럭 신호에 동기해서 래치하는 래치 회로의 구성을 도시하고, 도 6b는 도 6a에 도시한 래치 회로의 동작을 표시하는 타이밍 차트도.

도 7은 보수의 테스트 클럭 신호에 동기해서 래치하는 래치 회로의 구성예를 도시한 도.

도 8은 래치 회로의 또 다른 구성을 도시하는 도.

도 9는 도 8에 도시한 회로의 동작을 표시하는 타이밍 차트도.

도 10a ∼ 10d는 SDRAM 모듈내의 어레이 구성을 개략적으로 도시한도.

도 11은 8 비트 기록 데이타로부터 256 비트 기록 데이타를 생성하는 신호 분배 회로의 구성을 개략적으로 도시한 도.

도 12는 도 3에 도시한 선택 회로의 구성을 개략적으로 도시한 도.

도 13은 본 발명의 제2의 실시예에 따른 반도체 집적 회로 장치 전체의 구성을 개략적으로 도시한 도.

도 14는 도 13에 도시한 신호 분배 회로의 구성을 개략적으로 도시한 도.

도 15는 도 13에 도시한 신호 분배 회로의 제2의 구성을 개략적으로 도시한 도.

도 16은 도 13에 도시한 반도체 집적 회로 장치의 동작을 도시한 타이밍 차트도.

도 17은 도 13에 도시한 시프터(shifter)의 구성을 개략적으로 도시한 도.

도 18은 도 13에 도시한 신호 배분 회로의 제3의 구성을 개략적으로 도시한 도.

도 19는 도 18에 도시한 디코더의 구성을 개략적으로 도시한 도.

도 20은 본 발명의 제2의 실시예에 대한 변경예의 구성을 개략적으로 도시한 도.

도 21은 본 발명의 제3의 실시예에 따른 반도체 집적 회로 장치 전체의 구성을 개략적으로 도시한 도.

도 22는 도 21에 도시한 압축 회로의 구성을 개략적으로 도시한 도.

도 23은 테스트 기록 데이타와 메모리 셀로의 기록 데이타와 판독 데이타와의 대응 관계를 개략적으로 도시한 도.

도 24는 종래의 비동기형 DRAM 내장 반도체 집적 회로 장치의 구성을 개략적으로 도시한 도.

도 25는 도 24에 도시한 구성을 보다 구체적으로 도시한 도.

도 26은 도 24에 도시한 반도체 집적 회로 장치의 동작을 표시한 타이밍 차트도.

도 27은 도 24에 도시한 반도체 집적 회로 장치를 동기형 메모리로 치환한 경우의 구성을 개략적으로 도시한 도.

도 28은 도 27에 도시한 반도체 집적 회로 장치의 동작을 표시하는 타이밍 챠트도.

도 29는 도 27에 도시한 반도체 집적 회로 장치의 동작을 표시하는 타이밍 차트도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 집적 회로 장치

2 : SDRAM 모듈

3 : 논리 회로

5 : 셀렉터

4 : 직접 메모리 액세스 회로

4a, 4c, 4e, 4g : 래치 회로

4b : 신호 배분 회로

4h : 시프터

4f : 선택 회로

8 : 외부 패드 군

8d ∼ 8n : 패드군

8p : 패드

4j : 압축회로

4k : 래치

[제1의 실시예]

도 1은 본 발명의 제1의 실시예에 따른 반도체 집적 회로 장치의 전체의 구성을 개략적으로 도시한 도이다. 도 1에 있어서, 반도체 집적 회로 장치(1)은 데이타를 기억하고 동적 메모리 셀을 갖고 있는 동시에 클럭 신호에 동기해서 동작하는 SDRAM 모듈(2)와, SDRAM 모듈(2)와 데이타의 전송을 수행하는 논리 회로(3)과, 외부로부터 부여되는 신호(데이타를 포함한다)를 클럭 신호에 동기해서 취입하고 또 전송하는 (동기형) 직접 메모리 액세스 회로(4)와, 테스트 모드 지시 신호(TE)에 따라서 논리 회로(3)및 직접 메모리 액세스 회로(4)중 한 쪽의 출력 신호를 선택해서 SDRAM 모듈(2)에 부여하는 셀렉터(5)와, 도시하지 않은 외부에 설치된 시험 장치로부터 패드(7)을 통해서 부여되는 테스트 모드 지시 신호(TE)에 따라서 특정 패드 8a∼8b∼8c를 논리 회로(3) 및 직접 메모리 액세스 회로(4) 중의 하나에 전기적으로 접속하는 패드 스위칭 회로(6)을 포함한다. 논리 회로(3)은 또 나머지 패드 9a, 9b∼9c, 9d∼9e를 통해서 신호의 입출력을 수행한다. 패드 스위칭 회로(6)는 테스트 모드 지시 신호(TE)의 활성화시, 패드 8a∼8b∼8c를 직접 메모리 액세스 회로(4)에 전기적으로 접속한다. 테스트 모드 지시 신호(TE)의 비활성화시 패드 스위칭 회로(6)는 이러한 패드 8a∼8b∼8c를 논리 회로(3)에 전기적으로 접속한다. 시험용 패드를 통상 동작 모드시에 있어서 이용되는 패드와 공용하는 것에 의해 패드 점유 면적을 절감한다. 더우기 도 1에 있어서는 반도체 집적 회로 장치(1)의 칩 사방 주변을 따라 패드가 많이 배치되지만 이것은 도면을 간략화하기 위해 명확히 도시하지 않는다.(·로 도시함)

패드 8a∼8b∼8c에는 테스트 데이타, 테스트 동작에 필요한 제어 신호 및 SDRAM 모듈(2)를 동기 동작하도록 하기 위한 클럭 신호가 부여된다. 직접 메모리 액세스 회로(4)는 이 외부로부터 부여되는 클럭 신호에 동기해서 패드 스위칭 회로(6)을 통해서 부여되는 신호(이하, 특별히 단정하지 않는한 데이타를 포함한다)를 취입하고 또 전송한다.

도 2는 도 1에 도시한 반도체 메모리 장치(1)의 동작을 도시하는 타이밍 차트도이다. 도 2에 있어서 외부 클럭 신호 EXTCLK는 패드 8a∼8c에 포함되는 클럭 입력 패드에 부여되는 외부 클럭 신호이고 또 외부 신호 EXTSIG은 이러한 패드 8a∼8c로 부여되는 어드레스 신호, 데이타 및 제어 신호를 대표적으로 표시한다. 패드 8a∼8c에 부여되는 외부 신호 EXTSIG는 도시되지 않은 외부에 설치된 시험장치로부터 클럭 신호 EXTCLK에 동기해서 부여된다. 직접 메모리 액세스 회로(4)는 테스트 동작시 패드 스위칭 회로(6)를 통해서 부여되는 외부 신호 EXTSIG를 외부 클럭 신호 EXTCLK에 동기해서 취입한다. 반도체 집적 회로장치(1) 내부에 있어서 신호의 스큐가 발생하는 것은 패드로부터 SDRAM 모듈에까지 도달하는 신호 경로의 배선 용량의 차이, 배선 길이의 차이, 배선 저항의 차이및 중간 회로에 걸리는 신호 변화 타이밍 차이 등에 기인하는 신호 전파 지연 변화 때문이다. 외부 클럭 신호 EXTCLK에 동기해서 직접 메모리 액세스 회로(4)에서 외부 신호 EXTSIG를 취입하는 것에 의한 이 직접 메모리 액세스 회로(4) 내부에서의 신호는 확정 상태인 외부 신호를 취입하는 것이기 때문에 스큐는 발생하지 않거나 발생되더라도 극히 조금이다(도에 있어서는 시험 장치로부터 패드에 인가되는 신호의 스큐는 없는 것으로 도시한다).

이 직접 메모리 액세스 회로(4)가 또 외부 클럭 신호 EXTCLK에 동기해서 그 내부 신호를 셀렉터(5)를 통해서 SDRAM 모듈(2)에 부여한다. 이 경우에 있어서도 직접 메모리 액세스 회로(4)로부터의 신호는 클럭 신호 EXTCLK에 동기해서 전달되어지기 때문에 그 확정 타이밍은 외부 클럭 신호 EXTCLK에 관련되서 결정되어지고, 스큐는 거의 발생하지 않거나 발생하더라도 극히 조금이다. SDRAM 모듈(2)에는 직접 메모리 액세스 회로(4) 및 셀렉터(5)을 통해서 외부 클럭 신호 EXTCLK이 전달된다. 따라서 SDRAM모듈(2)의 클럭 입력 노드에 부여되는 내부 클럭 신호 INTCLK는 단지 외부 클럭 신호 EXTCLK에 대해서 지연된 클럭 신호이다. 이 내부 클럭 신호 INTCLK의 상승단에 동기해서 SDRAM 모듈(2)이 부여된 신호를취입한다. 이 상태에 있어서 직접 메모리 액세스 회로(4)로부터의 신호는 클럭 신호에 동기해서 출력되어지고 내부 클럭 신호 INTCLK의 상승시에는 SDRAM 모듈의 입력부에 전달되어진 신호는 안정한 상태로 되어 있고 SDRAM 모듈(2)는 확실히 부여된 신호를 취입해서 내부 동작을 수행할 수 있다.

반도체 집적 회로 장치(1)의 내부 신호를, SDRAM 모듈(2)의 동작 클럭 신호 INTCLK에 대응하는 외부 클럭 신호 EXTCLK에 동기해서 취입 및 전송하는 것에 의해, 내부 신호의 변화 타이밍은, 이 외부 클럭 신호 EXTCLK의 변화 타이밍을 기준으로해서 결정되고, 스큐를 거의 억제한 내부 신호를 SDRAM 모듈(2)에 전달 할 수 있고, 외부로부터 직접 SDRAM 모듈(2)에 액세스해서 고속에서 스큐의 영향을 조금도 받지 않는 SDRAM 모듈(2)을 동작시킬 수 있고, 고속 동작 환경하에서 확실하게 SDRAM 모듈(2)의 테스트를 수행할 수 있다.

도 3은 도 1에 도시한 반도체 집적 회로 장치의 보다 구체적인 구성을 도시한 도이다. 도 3에 있어서, SDRAM 모듈(2)는 제어 신호 CTL<>를 수신하는 제어 신호 입력 노드군(2a), 11 비트의 열 어드레스 신호 RA<10:0>를 수신하는 열 어드레스 신호 입력 노드군(2b), 6 비트의 칼럼 어드레스 신호 CA<5:0>를 수신하는 칼럼 어드레스 신호 입력 노드군(2c), 기록 데이타에 대해 어느 비트에 마스크를 할 것인가를 나타내는 기록 데이타 마스크 신호 DM<31:0>를 수신하는 기록 마스크 입력 노드군(2d), 256 비트의 기록 데이타 WD<255:0>를 수신하는 데이타 입력 노드군(2e), 및 칼럼 판독 대기 시간 CL을 지정하는 대기 시간 데이타 CL<1:0>을 수신하는 입력 노드군(2f), 및 256 비트의 판독 데이타를 출력하는 데이타 출력 노드군(2g)를 포함한다. 이 SDRAM 모듈(2)은 클럭 신호 입력 노드(2h)에 부여되는 클럭 신호 CLK에 동기해서 데이타 입출력 및 부여된 신호의 취입을 수행한다.

열 어드레스 입력 노드군(2b) 및 칼럼 어드레스 신호 입력 노드군(2c) 각각에 대해서, 부여된 어드레스 신호를 래치하기 위한 래치 회로가 설치된다. SDRAM 모듈(2)는 전부 내부 배선에 의해 그 입력 노드에 접속되어 있고, 핀수를 줄일 필요는 없다. 따라서 이 SDRAM 모듈(2)에 있어서는 열 어드레스 신호 입력 노드군(2b)과 칼럼 어드레스 신호 입력 노드군(2c)이 각각 다르게 설치된다. 제어 신호 CTL< >에 포함된 동작 모드 지시 신호에 따라서 이러한 열 어드레스 신호 입력 노드군(2b) 및 칼럼 어드레스 신호 입력군(2c) 각각에 설치된 래치 회로를 동작시킨다.

논리 회로(3)도, 이 SDRAM 모듈(2)의 각 입력 노드군과 대응해서, 제어 신호 LCTL< >의 출력 노드군(3a), 열 어드레스 신호 LRA<10:0>의 출력 노드군(3b), 칼럼 어드레스 신호 LCA<5:0>의 출력 노드군(3c), 기록 마스크 데이타 LDM<255:0 >의 출력 노드군(3e), 클럭 신호 LCLK의 출력 노드(3f), 칼럼 판독 대기 시간 데이타 LCL<1:0>의 출력 노드군(3g), 및 데이타 LRD<255:0>의 입력 노드군(3e)을 포함한다.

또 도 1에 도시한 패드 8a∼8c에 대응하는 외부 패드군(8)은 제어 신호 ECTL< >의 입력 노드군(8d), 열 어드레스 신호 ERA<10:0>의 입력 패드군(8e), 칼럼 어드레스 신호 ECA<5:0>의 입력 패드군(8f), 기록 데이타 마스크 지시 데이타 EDM<31:0>의 입력 패드군(8g), 8 비트의 기록 데이타 EWD<7:0>의 입력 패드군(8h), SDRAM 모듈(2)로부터 판독된 256 비트의 판독 데이타 RD<255:0> 중 8 비트의 판독 데이타를 선택하기 위한 어드레스를 입력하는 출력 선택 어드레스 EOSEL<4:0>의 입력 패드(8i), 및 판독 데이타 ERD<0:7>을 출력하기 위한 데이타 출력 패드군(8j)을 포함한다.

외부 패드군(8)은 또한 외부로부터의 칼럼 판독 대기시간 데이타 ECL<0:1>의 패드군(8k), SDRAM 모듈(2)에 부여되는 클럭 신호를 수신하는 외부 클럭 신호 ECLK의 입력 패드(8l), 및 직접 메모리 액세스 회로(4)에 있어서 신호 전송 동작을 제어하는 테스트 클럭 신호 ETCLK를 수신하는 패드(8m)을 포함한다. 클럭 신호 ETCLK 및 ECLK는 동일한 주파수를 갖고 있는 클럭 신호이다. 2개의 클럭 신호 ECLK 및 ETCLK를 이용하고, 테스트 신호 ETCLK로 직접 메모리 액세스 회로(4)의 신호 전송을 수행하는 것에 의해, SDRAM 모듈(2)에 부여되는 신호의 SDRAM 모듈(2)의 클럭 입력 노드 CLK에 부여되는 클럭 신호에 대한 셋업(setup) 시간 및 홀드(hold) 시간의 윈도우(window)를 이 클럭 신호 CLK에 대해서 이동시킬 수 있고 동작 마진(margin)의 테스트를 수행할 수 있다.

외부 패드군(8)은 도 1에 도시한 패드 8a∼8b∼8c에 대응하고 직접 메모리 액세스 회로(4)와 외부 패드군(8)의 사이에는 도 1에 도시한 패드 스위칭 회로(6)가 배치된다. 따라서 도 3에 있어서는 도면을 간략화하기 위해 이 패드군을 선택적으로 논리 회로(3) 또는 직접 메모리 액세스 회로(4)에 접속하는 패드 스위칭 회로(6)은 도시하지 않고 있다.

직접 메모리 액세스 회로(4)는 패드 8m을 통해서 부여되는 테스트 클럭 신호 ETCLK의 예를 들면 상승에 동기해서 패드 8d∼8i을 통해서 부여되는 신호를 래치하는(취입하는) 래치 회로(4a)와, 래치 회로(4a)에서 래치된 데이타 중 기록 데이타를 256 비트의 기록 데이타로 확장하고 동시에 나머지 신호를 전달하는 신호 배분 회로(4b)와, 패드 8m으로부터의 테스트 클럭 신호 ETCLK의 예를 들면 하강에 동기해서 신호 배분 회로(4b)의 출력 신호를 래치하는 래치 회로(4c)와, 패드(7)을 통해서 부여되는 테스트 모드 지시 신호 TE에 따라서 래치 회로(4c)의 출력 신호, 패드(8l)로부터의 클럭 신호 ECLK 및 패드 8a로부터의 칼럼 판독 대기시간 ECL<0:1>과 논리 회로(3)의 출력 신호 중 한 쪽을 선택하는 셀렉터(5)를 포함한다. 래치 회로(4a) 및 4c는 각각 부여되는 신호를 테스트 클럭 신호 ETCLK의 1 사이클 기간동안 유지한다. 래치 회로 4a및 4c는 각각 테스트 클럭 회로 ETCLK의 다른 단(한쪽이 상승단, 다른 한쪽이 하강단)에 동기해서 부여된 신호를 래치한다. 따라서 패드 8d∼8i에 부여된 신호는 외부 클럭 신호 ETCLK의 1 사이클 경과 후 셀렉터(5)를 통해서 SDRAM 모듈(2)에 부여된다.

직접 메모리 액세스 회로(4)는 또한 테스트 클럭 신호 ETCLK에 동기해서 SDRAM 모듈(2)로부터 판독되어진 256 비트의 데이타 RD<255:0>를 래치하는 래치 회로(4e)와, 래치 회로(4c)로부터 부여되는 데이타 선택 어드레스 신호 OSEL<4:0>에 따라서 래치 회로(4e)가 래치하는 256 비트의 데이타로부터 8 비트의 데이타를 선택하는 선택 회로(4f)와, 테스트 클럭 신호ETCLK에 동기해서 선택 회로(4f)로부터의 판독 데이타를 래치해서 패드군(8j)에 부여하는 래치 회로(4g)를 포함한다.

래치 회로(4e)는 예를 들면 테스트 클럭 신호 ETCLK의 하강단에 부여된 데이타를 래치하고, 래치 회로(4g)는 선택 회로(4f)로부터 부여된 데이타의 전송 신호 ETCLK의 예를 들면 상승단에 출력한다. 이 SDRAM(2)의 데이타 출력 노드군(2g)는 또 논리 회로(3)의 데이타 입력 노드군(3e)에 접속된다. 테스트 동작시의 데이타 판독시에 있어서 논리 회로(3)는 비동작 상태이고, 이 SDRAM 모듈(2)로부터 테스트 데이타를 부여해도 전혀 문제는 발생하지 않는다. 셀렉터(5)을 통하지 않은 판독 데이타 RD<255:0>를 논리 회로(3)에 전달하는 것에 의해 통상 동작 모드시에 있어서 고속에서 SDRAM 모듈(2)로부터 논리 회로(3)에 스큐를 생기게 하지 않고 판독 데이타를 전송할 수 있다[셀렉터(5)의 게이트 지연이 없게 된다). 이러한 경우에 있어서도, SDRAM 모듈(2)의 데이타 출력 노드군(2g)는 어떤 패드 및 출력 셀렉터(5)에는 접속되지 않고 내부 배선만이 접속되기 때문에 큰 기생 용량은 존재하지 않고 작은 스큐로 고속에서 판독 데이타를 래치 회로(4e) 및 논리 회로(3)에 전송할 수 있다. 다음에 도 3에 도시한 반도체 집적 회로 장치의 테스트 시의 동작에 관해서 설명한다.

데이타 기록시의 동작은 도 2에 도시한 타이밍 챠트와 동일하다. 내부 클럭 신호 INTCLK이 SDRAM 모듈(2)의 클럭 입력 노드(2h)에 부여되고 클럭 신호 CLK의 상승단에, 셀렉터(5)를 통해서 부여되는 신호의 취입이 수행되어진다. 래치 회로 4a 및 4c는 각각 테스트 클럭 신호 ETCLK의 상승단 및 하강단에서 래치 상태로 되어 있고 래치 회로 4a 및 4c의 출력 노드는 패드로부터 분리되어져 있고, 또 래치 회로 4a 및 4c의 출력 신호의 변화 타이밍은 테스트 클럭 신호에 의해 결정되어지고 스큐는 거의 발생하지 않으며 셀렉터(5)를 통해서 SDRAM 모듈(2)에 신호가 부여된다. 다음으로 도 4를 참조해서 데이타 판독시의 동작에 관해서 설명한다.

외부 클럭 신호 ECLK의 사이클 #1에 있어서 외부의 제어 신호 ECTL(ECTL<>)을 데이타 판독을 지정하는 상태로 설정한다(판독). 이 외부 제어 신호 ECTL이 테스트 클럭 신호 ETCLK의 상승에 동기해서 래치 회로(4a)에 의해 래치된다. 다음으로 이 래치 회로(4a)에서 래치된 데이타는 신호 배분 회로(4b) 및 래치 회로(4c)를 통해서 전달되어져 외부 클럭 신호 ECLK의 클럭 사이클 #1의 하강에 동기해서 셀렉터(5)을 통해서 SDRAM 모듈(2)에 부여된다. SDRAM 모듈(2)에 대해서 또 외부 클럭 신호 ECLK가 직접 메모리 액세스 회로(4)를 통해서 부여된다.

SDRAM 모듈(2)는 외부 클럭 신호 ECLK의 클럭 사이클 #2에서의 클럭 신호 CLK의 상승에 동기해서 제어 신호 입력 노드군(2a)에 부여된 제어 신호 CTL< >을 취입하고 내부에서 데이타의 판독 동작을 개시한다. 칼럼 판독 대기시간 CL 이 1이기 때문에 이 내부 클럭 신호 CLK 다음의 상승단(외부 클럭 신호ECLK의 사이클 #3)에 있어서 판독 데이타 RD<255:0>가 SDRAM 모듈(2)로부터 출력된다. 이하 판독 지시가 각 클럭 사이클에 있어서 부여되어져 있고 SDRAM 모듈(2)로부터 데이타가 순차적으로 판독된다.

래치 회로(4e)는 테스트 클럭 신호 ETCLK의 하강단에서 이 SDRAM 모듈(2)로부터 판독된 데이타를 래치한다. 외부 클럭 신호 ECLK의 사이클 #3에 있어서 또 외부로부터 데이타 선택용 어드레스 EOSEL(EOSEL<4:0>)가 부여되어져 있고 래치 회로(4c)의 출력 신호가 이 외부 클럭 신호 ECLK의 클럭 사이클 #3의 하강에 동기해서 변화한다. 따라서 래치 회로(4e)의 출력 데이타 및 래치 회로(4c)로부터의 데이타 선택용 어드레스 신호가 동일한 타이밍에서 확정 상태로 되고 선택 회로(4f)가 이 부여된 데이타 선택용 어드레스 신호 OSEL<4:0>에 따라서 래치 회로(4e)의 래치하는 256 비트의 판독 데이타 RD<255:0>로부터 8 비트의 데이타를 선택한다. 래치 회로(4g)는 이 선택 회로(4f)의 출력 신호를 테스트 클럭 신호 ETCLK의 상승단에 동기해서 취입하는 래치이다. 따라서 외부 클럭 신호 ECLK의 사이클 #4의 테스트 클럭 신호 ETCLK 상승단에 동기해서 데이타 출력 패드군(8j)의 판독 데이타 ERD<7:0>가 변화한다(도 4의 (i)의 파형 참조). 이후에 이 테스트 클럭 신호 ETCLK의 상승단에 동기해서 데이타가 데이타 출력 노드군(8j)에 전달된다.

도 4(i)에 도시한 파형에 있어서는 테스트 클럭 신호 ETCLK의 상승단에 동기해서 래치 회로(4g)가 부여된 데이타를 래치해서 출력하고 있다. 따라서 이 래치 회로(4g)는 선택 회로(4f)로부터 부여된 데이타를 테스트 클럭 신호 ETCLK의 상승단에 동기해서 취입하고, 다음에 이 테스트 클럭 신호 ETCLK의 하강단에 동기해서 출력하도록 구성되어져도 좋다(도 4(ⅱ) 참조). 이 동작은 단지 래치 회로(4)에서 내부 구성을 2단의 플립 플롭으로 구성함으로써 실현된다(이 구성에 관해서는 후에 설명한다).

따라서 이 데이타 판독시에 있어서도 SDRAM 모듈(2)로부터 판독된 데이타는 테스트 클럭 신호 ETCLK에 동기해서 래치되고, 다음으로 이 테스트 클럭 신호 ETCLK에 동기해서 출력되기 때문에, 확정상태로 된 신호를 전달하고 있고, 따라서 확정 상태로 된 타이밍에서 신호(데이타)를 래치하고 동시에 전송하고 있다. 따라서 스큐가 거의 발생하지 않고 충분한 길이의 유효 상태 기간을 갖는 판독 데이타를 패드군(8j)에 전달할 수 있고 고속의 데이타 판독을 외부로부터 직접 SDRAM 모듈(2)에 액세스해서 수행할 수 있다. 다음에 각 부의 구성에 관해서 설명한다.

[2개의 클럭 신호의 작용]

도 5는 테스트 클럭 신호 ETCLK 및 SDRAM 모듈(2)에 부여된 클럭 신호 ECLK(CLK)의 타이밍 관계를 도시한 도이다. 지금 도 5에 도시한 것처럼 외부 클럭 신호 ECLK가 테스트 클럭 신호 ETCLK에 대해 지연 시간 tda을 갖고 있는 경우를 생각할 수 있다. SDRAM 모듈에는 이 외부 클럭 신호 ECLK가 지연된 신호 CLK가 부여된다. 직접 메모리 액세스 회로(4)로부터의 제어 신호 CTL< >는 테스트 클럭 신호 ETCLK의 하강에 동기해서 출력된다. SDRAM 모듈은 클럭 신호 CLK의 상승에 동기해서 부여된 신호를 취입하고 내부 동작을 수행한다. 따라서 이 경우 제어 신호 CTL< >의 셋업 시간 및 홀드 시간은 각각 tsa 및 tha가 된다.

외부 클럭 신호 ECLK가 테스트 클럭 신호 ETCLK에 대해 지연 시간 tdb를 갖고 있는 경우,(tdb>tda), SDRAM 모듈(2)에는 제어 신호 CTL< >이 외부 테스트 클럭 신호 ETCLK의 하강단에 동기해서 출력되기 때문에 그 확정 타이밍은 변화지 않는다. 한편 클럭 신호 CLK는 외부 클럭 신호 ECLK의 지연 신호이다. 따라서 이 경우 클럭 신호 CLK의 상승단에 대한 제어 신호 CTL< >의 변화시점이 이동하고 셋업 시간 및 홀드 시간은 각각 tsb 및 thb로 된다. 이 경우 홀드 시간 thb가 홀드 시간 tha보다도 짧게 되고, 한편 셋업 시간 tsb가 셋업 시간 tsa보다도 길게 된다.

따라서 이 외부로부터의 클럭 신호 ETCLK 및 ECLK의 위상을 다르게 하는 것에 의해 SDRAM 모듈의 셋업 시간 및 홀드 시간에 관한 마진을 테스트 할 수 있다.

[래치 회로의 구성]

도 6(a)는 도 3에 도시한 래치 회로(4a)의 구성예를 도시한 도이다. 도 6(a)에 있어서 래치 회로(4a)는 테스트 클럭 신호 ETCLK가 H 레벨 시에 온(on) 상태로 되는 전송 게이트(4aa)와, 전송 게이트(4aa)를 통해서 부여되는 신호 IN을 반전하는 인버터(4ab)와, 인버터(4ab)의 출력 신호를 반전해서 출력 신호 OUT를 생성하는 인버터(4ac)와, 인버터(4ab)의 출력 신호를 인버터(4ab)의 입력부에 전달하는 인버터(4ad)를 포함한다. 인터버 4ab 및 4ad는 래치 회로를 구성한다. 다음에 도 6(a)에 도시한 래치 회로(4a)의 동작을 도 6(b)에 도시한 파형도를 참조해서 설명한다.

테스트 클럭 신호 ETCLK가 H 레벨인 경우 전송 게이트(4aa)가 온 상태로 되어 입력 신호 IN을 취입해서 인버터(4ab)에 전달한다. 전송 게이트(7aa)를 통해서 부여된 입력 신호 IN는 인버터 4ab 및 4ad에 의해 래치된다. 인버터(4ac)가 이 인버터(4ab)의 출력 신호를 반전해서 출력 신호 OUT를 생성한다. 테스트 클럭 신호 ETCLK가 L 레벨로 되면 전송 게이트(4aa)가 오프(off) 상태로 되고 이 래치 회로(4a)가 래치 상태로 되고 출력 신호 OUT는 입력 신호 IN의 상태에 관계없이 그 상태는 변하지 않는다. 따라서 출력 신호 OUT는 테스트 클럭 신호 ETCLK의 상승단에 동기해서 변화하고, 1 클럭 사이클 동안 그 상태를 유지한다.

도 7은 도 3에 도시한 래치 회로(4c 및 4e)의 구성을 도시한 도이다. 도 7에 있어서 래치 회로(4c 및 4e)의 각각은 테스트 클럭 신호/ETCLK가 H 레벨인 경우에 도통하는 전송 게이트(14a)와, 전송 게이트(14a)를 통해서 부여되는 입력 신호 IN을 반전하는 인버터(14b)와, 인버터(14b)의 출력 신호를 반전해서 출력 신호 OUT를 생성하는 인버터(14c)와, 인버터(14b)의 출력 신호를 반전해서 인버터(14b)의 입력부에 전달하는 인버터(14d)를 포함한다.

도 7에 도시한 래치 회로(4c 및 4e)는 도 6에 도시한 래치 회로(4a)와, 부여된 테스트 클럭 신호의 위상이 다르다는 점을 제외하고 구성은 동일하다. 따라서 래치 회로(4c 및 4e)는 테스트 클럭 신호 ETCLK가 L 레벨(보수 테스트 클럭 신호/ETCLK가 H 레벨인 경우)인 경우, 입력 신호 IN을 취입하고 래치함과 동시에 출력하고, 테스트 클럭 신호 ETCLK가 L 레벨(보수의 테스트 클럭신호/ETCLK가 L 레벨인 경우), 그 출력 신호 OUT의 상태를 유지한다(래치한다). 이것에 의해 테스트 클럭 신호 ETCLK의 상승단에 동기해서 신호를 출력하는 래치 회로를 얻을 수 있다.

도 6(a)에 도시한 래치 회로(4a)와 동일한 구성을, 도 3에 도시한 데이타 출력용 래치회로(4a)가 갖고 있으면, 도 4의 (i)에 도시한 외부 판독 데이타 ERD<7:0>의 타이밍에서 데이타를 출력할 수 있다.

[데이타 출력용 래치 회로(4e)의 구성]

도 8은 도 3에 도시한 판독 데이타를 출력하는 래치 회로(4e)의 다른 구성을 도시하는 도이다. 도 8에 있어서 래치 회로(4g)는 입력 신호 IN을 수신하는 인버터(4ga)와, 입력 신호 IN와 테스크 클럭 신호 ETCLK를 수신하는 NAND 회로(4gb)와, 인버터(4ga)의 출력 신호와 테스트 클럭 신호 ETCLK를 수신하는 NAND 회로(4gc)와, NAND 회로(4gb 및 4gc)의 출력 신호를 래치하는 NAND 회로(4gd 및 4ge)를 포함한다. NAND 회로(4gd)는 NAND 회로(4gb 및 4ge)의 출력 신호를 수신한다. NAND 회로(4ge)는 NAND 회로(4gc 및 4gd)의 출력 신호를 수신한다.

래치 회로(4g)는 또한 보수의 테스트 클럭 신호 /ETCLK와 NAND 회로(4gd)의 출력 신호를 수신하는 NAND 회로(4gf)와, 보수의 테스트 클럭 신호 /ETCLK와 NAND 회로(4ge)의 출력 신호를 수신하는 NAND 회로(4gg)와, NAND 회로(4gf 및 4gg)의 출력 신호를 래치하는 NAND 회로(4gh 및 4gi)를 포함한다. NAND 회로(4gh)는 NAND 회로(4gf 및 4gi)의 출력 신호를 수신해서 출력 신호 OUT를 출력한다. NAND 회로(4gi)는 NAND 회로(4gh)의 출력 신호 OUT와 NAND 회로(4gg)의 출력 신호를 수신한다. 다음으로 도 8에 도시한 래치 회로의 동작을 도 9에 도시한 타이밍도를 참조해서 설명한다.

테스트 클럭 신호 ETCLK가 H 레벨인 경우 보수의 테스트 클럭 신호 /ETCLK는 L 레벨이다. 이 상태에 있어서는 NAND 회로(4gb 및 4gc)가 인버터로서 동작하고 입력 신호 IN 및 인버터(4ga)의 출력 신호가 NAND 회로(4gb 및 4gc)를 통해서 NAND 회로(4gd 및 4ge)에 전달되어 래치된다. 따라서 NAND 회로(4gd 및 4ge)의 출력 신호는 이 테스트 클럭 신호 ETCLK의 상승단에 동기해서 변화한다. 한편 NAND 회로(4gf 및 4gg)의 출력 신호는 H 레벨로 고정되어 있고 출력 신호 OUT의 상태는 변화지 않는다.

테스트 클럭 신호 ETCLK가 L 레벨로 하강하면 NAND 회로(4gb 및 4gc)의 출력 신호가 H 레벨로 되고 NAND 회로(4gd 및 4ge)의 출력 신호의 상태는 변화지 않는다. 한편 NAND 회로(4gf 및 4gg)가 인버터로서 동작하고 NAND 회로(4gd 및 4ge)의 출력 신호를 NAND 회로(4gh 및 4gi)에 전달한다. 따라서 테스트 클럭 신호 ETCLK의 하강에 동기해서 출력 신호 OUT의 상태가 변화한다. 이후에 이 테스트 클럭 신호 ETCLK의 상승단 및 하강단에 동기해서 입력 신호 IN의 전송이 수행되어진다.

따라서 도 8에 도시한 래치 회로를 이용하면 테스트 클럭 신호 ETCLK의 상승에 동기해서 입력 신호 IN을 취입하고 테스트 클럭 신호 ETCLK의 하강에 동기해서 출력 신호 OUT를 출력할 수 있다. 이것에 의해 도 4의 (ⅱ)에 도시한 판독 데이타 ERD<7:0>의 타이밍에서 선택 회로로부터 부여된 판독 데이타를 출력할 수 있다.

또 래치 회로(4a, 4c, 4e 및 4g)로서는 클럭 신호의 단에 동기해서 부여된 신호를 취입함과 동시에 래치 상태로 되는 D형 플립 플롭이 이용되어져도 좋다.

[메모리 셀 어레이 구성]

도 10a는 SDRAM 모듈(2)내의 메모리 어레이부의 구성을 개략적으로 도시한 도이다. 도 10a에 있어서 메모리 어레이는 4개의 메모리 매트 MAA, MAB, MAC및 MAD를 포함한다. 메모리 매트 MAA 및 MAC는 뱅크 A를 구성하고 메모리 매트 MAB 및 MAD는 뱅크 B를 구성한다. 뱅크의 지정은 열 및 칼럼 어드레스 신호 각각과 동시에 부여되는 도시되지 않은 뱅크 어드레스 신호에 의해 수행되어지고, 뱅크 A 및 B는 각각 상호 독립적으로 행 선택 동작을 활성/비활성화할 수 있다.

도 10b는 1개의 메모리 매트 MA의 구성을 개략적으로 도시한 도이다. 메모리 매트 MA(MAA-MAD)는 상위 블럭 UB 및 하위 블럭 LB로 분할된다. 이러한 블럭 UB 및 LB는 각각 8개의 행 블럭 URB0∼URB7 및 LRB0∼LRB7로 분할된다. 메모리 매트 MA에 대해 행을 선택하기 위한 열 디코터 RD및 열을 선택하기 위한 칼럼 디코더 CD가 설치된다. 열 디코더 RD는 상위 블럭 UB 및 하위 블럭 LB 각각에 있어서 1 개의 행 블럭내에서 워드선을 선택한다.

도 10c는 1개의 메모리 매트 MA의 열에 관한 구성을 개락적으로 도시한 도이다. 메모리 매트 MA는 16개의 열 블럭 CB0∼CBF로 분할되어진다. 이 열 블럭 CB0∼CBF는 도 10b에 도시한 상위 블럭 UB 및 하위 블럭 LB상에 걸쳐서 확장되어 배치해져 있다. 칼럼 디코터 CD는 열 블럭 CB0∼CBF 각각에 있어서 4개의 열을 동시에 선택한다. 상위 블럭 UB에 있어서는 4 비트의 메모리 셀이 선택되고, 하위 블럭 LB에 있어서는 4 비트의 메모리 셀이 선택된다. 따라서 열 블럭 CB0∼CBF 각각에 있어서 8 비트의 메모리 셀이 동시에 선택된다. 이것에 의해 1개의 메모리 매트 MA에 있어서는 동시에 8·16=128 비트의 메모리 셀이 선택된다.

도 10d는 1개의 뱅크에 관한 열 블럭의 구성을 도시하는 도이다. 1개의 메모리 매트가 16개의 열 블록 CB0∼CBF로 분할되기 때문에 1개의 뱅크에 있어서는 메모리 어레이가 32개의 열 블럭 B#0∼B#31로 분할되는 것과 등가가 된다. 열 블록 B#0∼B#31 각각에 있어서 8 비트의 메모리 셀이 동시에 선택되기 때문에 합계 256 비트의 메모리 셀이 동시에 선택된다. 열 블럭 B#0∼B#31 각각에 기록 드라이브 회로가 설치되어져 있다. 기록 데이타 마스크 지시 비트 DM<31:0>에 의해 열 블럭 단위로 데이타 기록에 대한 마스크가 수행된다.

도 11은 직접 메모리 액세스 회로에 포함되는 기록 데이타 확장부의 구성을 도시한 도이다. 도 11에 있어서 기록 데이타 비트 WD<0>∼WD<7> 각각에 대한 버퍼 BF0∼BF7가 설치된다. 버퍼 BF0∼BF7의 출력 신호는 각각 데이타 전송선 DL0∼DL7 상에 전달된다. 데이타 전송선 DL0는 열 블럭 B#0∼B#31 각각의 대응하는 데이타 선에 접속된다. 따라서 8 비트의 기록 데이타 WD<0>∼WD<7>가 열 블럭 B#0∼B#31의 각 글로벌 IO 버스쌍(GIO0∼GIO7)에 대응해서 확장된다. 이것에 의해 각 열 블럭 B#0∼B#31 각각에 있어서 8 비트의 기록 데이타 WD<0>∼WD<7>가 전달되고, 합계 256 비트의 기록 데이타 WD<255:0>가 8 비트의 기록 데이타 WD<0>∼WD<7>로부터 생성된다. 여기에서 글로벌 IO 버스선쌍은 각 열 블럭에 있어서 열 방향으로 확장되어 설치되는 데이타 전달선이다. 또 열 블럭 B#0∼B#31 각각에 마스크 지시 비트 WD<0>∼WD<7>가 대응해서 설치되고 기록 마스크가 수행되어진다.

[선택 회로(4f)의 구성]

도 12는 도 3에 도시한 선택 회로(4f)의 구성을 개략적으로 도시한 도이다. 도 12에 있어서 선택 회로(4f)는 래치 회로(4c)로부터 부여되는 데이타 선택 어드레스 신호 OSEL<4:0>를 디코더하는 디코더(4fa)와, SDRAM 모듈로부터의 256 비트의 판독 데이타에 대해 8 비트의 데이타의 조 각각에 대해서 설치되고, 디코더(4fa)가 출력하는 신호에 따라서 대응 8 비트의 데이타를 선택하는 선택기 4f0∼4f31을 포함한다. 도 12에 있어서는 판독 데이타 비트 RD0∼RD7이 열 블럭 B#0로부터 판독되고 비트 RD248∼RD255가 열 블럭 B#31로부터 판독된 경우가 하나의 예로서 도시된다. 즉 선택기 4f0∼4f31는 열 블록 B#0∼B#31 각각에 대응해서 설치된다. 디코더(4fa)는 5 비트의 데이타 선택용 어드레스 신호 OSEL<4:0>을 디코더하고 이러한 32개의 블럭 B#0∼B#31 중에 1개의 블럭을 지정하는 신호를 출력한다. 선택기(4f0∼4f31)은 각각 8 비트의 선택 회로를 포함하고 비선택시 출력 고 임피던스 상태로 된다. 선택기(4f0∼4f31)의 출력 신호가 도 3에 도시한 래치 회로(4g)에 부여된다.

선택기(4f0∼4f31)의 각각은 8 비트의 트랜스퍼 게이트(트랜스미션 게이트) 또는 트라이스테이트 버퍼로 구성된다. 데이타 기록시에 있어서 8 비트의 데이타가 각 블럭 B#0∼B#31 각각에 분배되어진다. 선택 회로(4f)에 있어서 데이타 선택용 어드레스 신호 OSEL<4:0>에 따라서 1개의 블럭을 선택해서 8 비트의 데이타를 판독하는 것에 의해, 기록 데이타 비트 WD<7:0>와 판독 데이타 ERD<7:0>의 논리의 일치/불일치를 봄으로써 각 열 블럭 단위로 불량을 검출할 수 있다.

또 직접 메모리 액세스 회로(4)에 있어서 나머지 어드레스 신호 및 제어 신호는 단지 내부에서 버퍼 처리되어 래치 회로 사이를 전송될 뿐이다.

이상과 같이 본 발명의 제1의 실시예에 따르면 외부로부터 패드를 통해 부여되는 신호(데이타를 포함)를 클럭 신호에 동기해서 취입 전송하고 있기 때문에, 각 신호가 확정된 타이밍에서 신호를 전송할 수 있고 또 확정 기간을 충분히 길게 얻을 수 있고 또 신호의 변화 개시 타이밍은 동일하게 되고 스큐의 영향을 받지 않고 고속의 클럭 신호에 동기해서 외부로부터 직접 SDRAM 모듈에 액세스 해서 테스트를 수행할 수 있다.

또 직접 메모리 액세스 회로의 신호의 취입 및 전송 타이밍을 규정하는 테스트 클럭 신호와 SDRAM 모듈의 동작 타이밍을 규정하는 클럭 신호를 다른 경로를 통해서 부여되도록 구성하고 있기 때문에 SDRAM 모듈에 대한 신호의 셋업 시간 및 홀드 시간을 외부로부터 변경할 수 있고, SDRAM의 동작 마진의 테스트를 수행할 수 있다.

또 이러한 클럭 신호 ETCLK 및 CLK로서는 동일 패드를 통해서 부여되는 신호가 이용되어져도 좋다.

[제2의 실시예]

도 13은 본 발명의 제2의 실시예에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도이다. 도 13에 도시한 반도체 집적 회로 장치에 있어서는 직접 메모리 액세스 회로(4)에 대해서, 어드레스 신호는, 패드군(8e)을 통해서 부여된다. 이 패드군(8e)에는 바람직하게는 외부로부터의 열 어드레스 신호 ERA<10:0>, 칼럼 어드레스 신호 ECA<5:0>, 및 데이타 출력용 어드레스 신호 EOSEL<4:0>가 시분할 다중화해서 부여된다. 또 기록 마스크 비트 EDM<31:0>는 부여되지 않고 전 비트에 대해 기록을 확실히 수행하기 위한 기록 지시 신호 EWALL을 수신하는 패드 8n이 설치된다.

열 어드레스 및 칼럼 어드레스 및 데이타 선택용 어드레스 입력 패드군을 공유하기 위해 SDRAM 모듈(2)이 갖고 있는 칼럼 판독 대기시간 CL의 값에 응답해서 래치 회로(4c)가 출력하는 데이타 선택용 어드레스 신호를 시프트(shift)하는 시프터(4h)가 설치된다. 이 시프터(4h)는 칼럼 판독 대기시간 CL+1 클럭 사이클 기간 시프트 동작을 수행한다. SDRAM 모듈(2)는 행 선택 지시가 부여되는 경우 및 열 선택 지시가 부여되는 경우는 다른 클럭 사이클이다. 이것은 표준 SDRAM 과 동일하다. 따라서 패드군(8e)을 열 및 칼럼 어드레스 신호에 대해 공통으로 이용하는 것에 의해 패드수를 절감할 수 있고, 시험 장치의 출력 단자수를 절감할 수 있다. 또 시프터(4h)를 이용하는 것에 의해 데이타 판독 지시가 부여된 경우에 데이타 선택용 어드레스 신호를 취입해도 정확히 칼럼 판독 대기시간 경과후에 나타나는 데이타를 래치 회로(4e)에서 래치한 후에 선택 회로(4f)에서 선택할 수 있다.

도 14는 도 13에 도시한 직접 메모리 액세스 회로(4e)의 열 및 칼럼 어드레스 신호에 관련한 부분의 구성을 도시한 도이다. 래치 회로(4a)는 외부로부터 부여되는 11 비트의 어드레스 신호 ERA<10:0> 중 6 비트의 신호 ERA를 테스트 클럭 신호 ETCLK 상승에 동기해서 취입하는 래치(4aa)를 포함한다.

신호 배분 회로(4b)는 이 래치(4aa)로부터의 6 비트의 데이타를 병렬로 수신해서 버퍼 처리하는 버퍼(4ba 및 4bb)를 포함한다. 래치 회로(4c)는 버퍼(4ba)가 출력하는 6 비트의 신호를 테스트 클럭 신호 /ETCLK의 상승에 응답해서 래치하고 SDRAM 모듈(2)의 6 비트 열 어드레스 신호 RA로서 출력하는 래치(4ca)와, 버퍼(4bb)가 출력하는 4 비트 신호를 테스트 클럭 신호 /ETCLK의 상승단에 응답해서 취입함과 동시에 래치해서 6 비트 칼럼 어드레스 신호 CA<5:0>로서 출력하는 래치(4cb)를 포함한다.

따라서 신호 배분 회로(4b)는 이 래치(4aa)로부터의 6 비트의 데이타를 병렬로 수신해서 버퍼 처리한 버퍼(4ba 및 4bb)를 포함한다. 래치 회로(4c)는 버퍼(4ba)가 출력하는 6 비트의 신호를 테스트 클럭 신호 /ETCLK의 상승단에 응답해서 래치하고 SDRAM 모듈(2)의 6 비트 열 어드레스 신호 RA로서 출력하는 래치(4ca)와, 버퍼(4bb)가 출력하는 4 비트의 신호를 테스트 클럭 신호 /ETCLK의 상승단에 응답해서 취입함과 동시에 래치해서 6 비트 칼럼 어드레스 신호 CA<5:0>로서 출력하는 래치(4cb)를 포함한다.

따라서, 신호 배분 회로(4b)는 단지 패드군(8e)에 부여되는 어드레스 신호를 열 어드레스 신호 및 칼럼 어드레스 신호로 분리한다. 이것에 의해 간단한 회로 구성으로 패드수를 절감하고 열 및 칼럼 어드레스 신호를 생성할 수 있다.

도 14에 도시한 구성에 있어서, 열 어드레스 신호 ERA<10:0>는 11 비트의 신호이고 한편 칼럼 어드레스 신호는 6 비트의 신호 CA<5:0>이다. 따라서 어드레스 입력 패드의 나머지 패드를 출력 데이타 선택용 어드레스 입력 패드로 이용할 수 있다.

도 15는 어드레스 분배를 위한 또 다른 구성을 도시한 도이다. 도 15에 도시한 도에 있어서는 패드군(8e)의 나머지 5 비트의 패드(8eb)에 대해, 클럭 신호 ETCLK에 동기해서, 부여된 어드레스 신호를 래치하는 래치(4ab)가 설치된다. 패드군(8e)에 포함되는 6 비트의 패드(8ea)는 도 14에 도시한 구성과 동일하게 래치(4aa)에 결합된다.

신호 배분 회로(4b)에 있어서 래치(4ab)에 대해서 병렬로, 5 비트의 버퍼(4bc 및 4bd)가 병렬로 설치된다.

래치 회로(4c)에 있어서는 또한 버퍼(4bc 및 4bd) 각각에 대응해서 보수의 테스트 클럭 신호 /ETCLK의 상승에 동기해서 대응 버퍼(4bc 및 4bd)의 출력 신호를 래치하는 5 비트의 래치(4cc 및 4cd)가 설치된다. 래치(4cc)로부터 열 어드레스 신호 비트가 출력되고 래치(4cd)로부터 출력 데이타 선택용 어드레스 신호 OSEL<4:0>가 출력된다. 래치(4ca 및 4cc)의 출력 신호가 열 어드레스 신호 RA<10:0>로서 셀렉터를 통해서 SDRAM 모듈에 부여된다.

따라서, 도 15에 도시한 구성의 경우, 어드레스 신호 입력 패드를 전부 이용할 수 있고, 열 어드레스 신호의 각 비트의 전달 경로의 부하가 동일하게 되고, 정확한 타이밍으로 신호의 전달을 수행할 수 있다. 또 출력 데이타 선택용 어드레스 신호를 입력하기 위해 다른 비트를 더 설치할 필요가 없고, 패드수를 보다 절감할 수 있다.

도 16은 본 발명의 제2의 실시예에 따른 반도체 집적 회로 장치의 데이타 판독시의 동작을 도시하는 타이밍 챠트도이다. 도 16에 있어서는 칼럼 판독 대기시간 CL이 3인 경우 데이타 판독 동작이 일예로서 도시된다.

외부 클럭 신호 ECLK의 사이클 #0에 있어서 액티브 명령이 부여된다. 이 경우 외부의 제어 신호 ECTL<>이 액티브 명령을 도시하는 액트(act)의 상태로 설정된다. 이 액티브 명령이 부연되면 패드에 부여되는 어드레스 신호 ERA<10:0>은 열 어드레스 신호이다. 이 열 어드레스 신호 RA가 외부의 테스트 클럭 신호 ETCLK의 하강단에 동기해서 직접 메모리 액세스 회로(4)로부터 출력되어 SDRAM 모듈에 부여된다.

클럭 사이클 #2의 외부 클럭 신호 ECLK의 상승단에서 판독 명령이 부여된다. 판독 명령과 동시에 칼럼 어드레스 신호가 부여된다. 이하 클럭 사이클 #3, #4 및 #5에 있어서 판독 명령이 반복해서 부여되고 동시에 칼럼 어드레스 신호 C0, C1, C2 및 C3가 동시에 부여된다. 이러한 칼럼 어드레스 신호 C0∼C3와 병렬로 출력 데이타 선택용 어드레스 신호 EOSEL이 부여된다. 이러한 데이타 선택용 어드레스 EOSEL 및 칼럼 어드레스 신호 C(C0∼C3)는 각각의 외부 클럭 신호 ECLK의 상승에서 시프터(4h) 및 SDRAM 모듈(2)에 부여된다. SDRAM 모듈(2)에 있어서는 클럭 신호 CLK의 하강단에서 부여된 판독 명령 및 칼럼 어드레스 신호에 따라서 내부에서 열 선택 동작을 수행해서 데이타 판독을 수행한다. 칼럼 판독 대기시간 CL이 3이기 때문에 이 SDRAM에 있어서 외부 클럭 신호 ECLK의 사이클 #3에 있어서 데이타 판독 동작이 개시되면 3 클럭 사이클 경과 후의 외부 클럭 신호 ECLK의 클럭 사이클 #6에서 내부 클럭 신호 CLK의 상승단에서 판독 데이타가 확정한다. 이 SDRAM 모듈로부터 판독된 데이타가 래치 회로(4e)에 의해 테스트 클럭 신호 ETCLK의 하강에 동기해서 취입되어져 래치된다.

시프터(4h)는 래치(4cd)로부터 출력되는 어드레스 신호를 칼럼 판독 대기시간 CL보다 1 클럭 사이클 기간만큼 길게 시프트 해서 테스트 클럭 신호 ETCLK의 하강에 동기해서 출력한다. 따라서 래치 회로(4e)로부터 선택 회로(4f)에 부여되는 데이타 및 시프터(4h)로부터 출력되는 선택 어드레스 신호가 동시에 동일한 타이밍에서 확정상태로 이행하고 선택 회로(4f)가 정확히, 판독된 데이타 선택을 수행한다. 이 선택 회로(4f)에 의해 선택된 데이타는 도 13에 도시한 래치 회로(4g)에 의해 테스트 클럭 신호 ETCLK의 하강에 동기해서 출력된다. 즉 래치 회로(4g)는 외부로부터의 테스트 클럭 신호 ETCLK의 상승에 동기해서 선택 회로(4f)의 출력 데이타를 취입하고 이 테스트 클럭 신호 ETCLK의 하강에 동기해서 취입한 데이타를 출력한다(도 8에 도시한 구성을 참조).

또 도 16에 도시한 구성에 있어서, 8 비트의 판독 데이타 RD<7:0>는 테스트 클럭 신호 ETCLK의 상승에 동기해서 출력되도록 구성되어져도 좋다.

따라서 이 시프터(4h)를 이용하는 것에 의해, 판독 명령 인가시에 칼럼 어드레스 신호와 동시에 출력 데이타 선택용 어드레스 신호를 부여할 수 있고 칼럼 어드레스 신호와 데이타 선택용 어드레스 신호를 각각 다른 타이밍에서 부여할 필요가 없어서 제어가 용이하게 된다.

[시프터(4h)의 구성]

도 17은 도 13에 도시한 시프터(4h)의 구성을 개략적으로 도시한 도이다. 도 17에 있어서 시프터(4h)는 테스트 클럭 신호 ETCLK에 따라서 부여된 신호를 시프트하는 시프터 회로(4ha, 4hb, 4hc 및 4hd)와, 외부로부터의 칼럼 판독 대기시간 CL을 지정하는 데이타 ECL<1:0>를 디코더하고 동시에 그 디코더 결과를 래치하는 디코더 래치(4he)와, 시프트 회로(4ha∼4hd) 각각의 출력부에 설치되고, 디코더 래치(4he)로부터 칼럼 판독 대기시간 지시 신호 CL∼CL4 각각에 응답해서 작동 상태로 되는 트라이스테이트 버퍼(4hf, 4hg, 4he 및 4hi)를 포함한다. 이러한 트라이 스테이트 버퍼 (4hf∼4hi)의 출력은 공통으로 접속된 선택 회로(4f)에 결합된다. 이 시프터(4h)의 출력 신호가 도 13에 도시한 선택 회로(4f)에 출력 데이타 선택용 어드레스로서 부여된다.

디코더 래치(4he)는 대기시간 데이타 ECL<1:0>를 디코더하고 4개의 대기시간 지시 신호 CL1∼CL4 중 하나를 활성 상태로 구동한다. 트라이 스테이트 버퍼(4hf∼4hi)는 대응 대기 시간 지시 신호 CL1∼CL4가 활성 상태인 경우에 작동상태로 되고, 대응 대기 시간 지시 신호가 비활성 상태인 경우에는 출력 고 임피던스 상태로 된다.

시프트 회로(4ha)는 2 사이클의 테스트 클럭 신호 ETCLK에 따라서 부여된 어드레스 신호 OSEL<4:0>를 시프트한다. 나머지의 시프트 회로(4hb∼4hd)는 테스트 클럭 신호 ETCLK의 1 클럭 사이클 기간 부여된 신호를 시프트한다. 시프터(4h)는 칼럼 판독 대기시간 CL보다도 1 클럭 사이클 길게 시프트 동작을 수행한다. 따라서 초단의 시프트 회로(4ha)만이 2 사이클 기간 부여된 어드레스 신호 OSEL를 시프트한다. 디코더(4he)는 대기 시간 데이타 ECL<1:0>을 디코더하고, 지정된 대기 시간에 대응하는 대기 시간 지시 신호 CL1∼CL4의 어느 것인가를 활성 상태로 구동한다. 대기 시간 지시 신호 CL1이 활성 상태로 된 경우에는 시프터 회로(4ha)의 출력 신호가 선택된 선택 회로(4f)에 부여된다. 이 경우 시프트 회로(4ha)는 2 사이클 기간 시프트 동작을 수행하고 있고 따라서 대기 시간보다도 1 클럭 사이클 길게 시프트 동작을 스프터(4h)가 수행한다. 나머지 대기 시간 2, 3 및 4을 각각 표시한 대기 시간 지시 신호 CL2∼CL4에 대해서도 동일하다.

시프트 회로(4ha∼4hd)로서는 도 8에 도시한 회로를 이용할 수 있다. 도 8에 도시한 래치 회로는 반 클럭 사이클 기간 부여된 신호를 시프트하는 시프트회로와 등가이다. 따라서 도 8에 도시한 회로를 2단 설치하는 것에 의해 1 클럭 사이클 기간 시프트 동작을 수행하는 시프터 회로를 실현할 수 있다.

또 디코더 래치(4he)는 외부로부터의 제어 신호에 포함된 칼럼 판독 대기시간 설정 지시 신호의 활성화에 응답해서 활성화되고 칼럼 대기시간 데이타 ECL<1:0>를 디코더하고 그 데이타 결과를 래치한다.

[기록 데이타 마스크 비트를 생략하기 위한 구성]

도 18은 직접 메모리 액세스 회로(4)의 또 다른 구성을 도시한 도이다. 도 18에 있어서는 어드레스 신호에 관련한 부분의 구성만을 도시한다. 도 18에 도시한 구성에 있어서는, 도 15에 도시한 구성에 첨가해서 또한 5 비트 래치(4be)의 출력 신호를 수신해서 데이타 기록시 디코더 동작을 수행하고 32 비트의 기록 데이타 마스크 비트를 생성하는 디코더(4be)와, 디코더(4be)의 출력 신호를 보수의 테스트 클럭 신호 /ETCLK에 따라서 래치하는 래치(4ce)와, 외부로부터의 마스크 해제 지시 신호 EWALL를 테스트 클럭 신호 ETCLK에 따라서 래치하고, 그 래치한 신호를 디코더(4ba)에 부여하는 래치(4he)가 설치된다. 다른 구성은 도 15에 도시한 구성과 동일하고 대응하는 부분에는 동일 참조 번호를 붙이고 그 상세한 설명은 생략한다.

디코더(4be)는 데이타 기록시 5 비트의 신호를 디코더하고 32개의 출력중 1개를 선택 상태로 구동한다. 이 경우, 디코더(4be)는 래치(4ac)로부터의 신호 EWALL이 마스크 해제 지시 상태인 경우에는 전체 신호를 마스크 금지 상태로 설정한다. 따라서 도 18에 도시한 구성에 따르면 기록 데이타에 대해 마스크를 거는 비트 EWD<31:0>에 대한 패드 및 초단의 래치를 설치할 필요가 없고, 비트수의 절감(시험 장치의 출력 단자의 절감) 및 직접 메모리 액세스 회로의 구성 요소수의 절감을 가능하게 한다. 디코더(4be)의 출력 신호는 32개의 열 블럭 중 1개의 블럭을 규정한다. 이 래치(4ac)에 부여되는 신호 EWALL에 의해 전체 열 블럭에 대한 마스크를 해제한다. 이것에 의해 데이타 기록시 패드군(8eb)에 부여되는 신호의 상태를 "도운트 케어(Don't care)"상태로 설정하고 전 열 블럭에 데이타 기록을 수행해서 시험을 수행할 수 있다.

도 19는 도 18에 도시한 디코더(4be) 1 비트의 기록 마스크 지시 데이타 WD<ⅰ>에 대한 구성예를 도시한 도이다. 도 19에 있어서 디코더(4be)는 래치(4ab)로부터 부여되는 신호 I0∼I4와, 래치(4ac)로부터 부여되는 신호 EWALL을 수신하는 NAND 회로(4bei)를 포함한다. NAND 회로(4bei)는 신호 EWALL이 L 레벨인 경우에는 기록 마스크 지시 비트 WD<ⅰ>를 H 레벨로 설정하고, 대응 열 블럭 B#i에 대하는 데이타 기록을 허가한다. 한편 신호 EWALL이 H 레벨인 경우에는 NAND 회로(4bei)는 부여된 신호 I0∼I4의 논리 상태의 조합에 따라서 마스크 지시 비트 WD<ⅰ>의 논리 상태를 설정한다. 입력 신호 I0∼I4가 전부 H 레벨인 경우에는 기록 마스크 지시 비트 WD<ⅰ>가 L 레벨로 되고 대응 열 블럭 B#i에 대해 데이타 기록이 금지된다. 여기에서 입력 신호 I0∼I4는, 패드군(8e)로부터 래치(4ab)를 통해서 부여되는 신호 및 보수 신호의 소정의 조합이다. 신호 EWALL이 L 레벨로 설정되어 있는 경우에는 입력 신호 I0∼I4의 논리 상태에 상관없이 기록 마스크 지시 비트 WD<ⅰ>가 H 레벨로 되고 대응 열 블럭에 대해 확실히 데이타 기록을 수행할 수 있다.

또 도 19에 도시한 구성에 있어서 데이타 기록을 표시하는 신호(기록 명령)가 부여된 경우에 NAND 회로(4bei)가 디코더 동작을 수행하도록 구성되어져도 좋다. 이것은, 예를 들면, NAND 회로(4bei)의 출력에, NAND 회로(4bei)의 출력 신호와 기록 명령을 수신하는 NAND 회로를 설치한 것에 의해 실현된다.

이상과 같이 이 제3의 구성에 따르면 기록에 마스크를 거는 패드군과, 열 어드레스 신호 입력 패드군을 공유할 수 있고, 패드수의 절감 및 초단의 래치 회로수를 절감할 수 있다.

[변경예]

도 20은 본 발명의 제2의 실시예에 따른 직접 메모리 액세스 회로의 변경예의 구성을 개략적으로 도시한 도이다. 도 20에 있어서 직접 메모리 액세스 회로(4)는 패드군(8e)에 부여되는 11 비트의 신호를 도시하지 않은 테스트 클럭 신호에 동기해서 래치하는 래치(4ax)와, 패드(8n)에 부여되는 신호 EWALL를 테스트 클럭 신호에 동기해서 래치하는 1 비트의 래치(4ay)와, 래치(4ax)의 출력 신호를 버퍼 처리하는 11 비트의 버퍼 회로(4bx)와 래치(4ay)의 출력 신호를 버퍼 처리하는 1 비트의 버퍼 회로(4by)와, 보수의 테스트 클럭 신호에 동기해서 버퍼(4bx)의 11 비트의 출력 신호를 래치하는 1 비트의 래치(4cx)와, 버퍼 회로(4by)의 출력 신호를 보수의 테스트 클럭 신호에 동기해서 래치하는 1 비트의 래치(4cy)를 포함한다. 래치(4ax 및 4ay)는 도 13에 도시한 래치 회로(4a)에 포함되고, 버퍼 회로(4bx 및 4by)는 도 13에 도시한 신호 배분 회로(4b)에 포함되고 래치(4cx 및 4cy)는 도 13에 도시한 래치 회로(4c)에 포함된다.

직접 메모리 액세스 회로(4)는 또한 래치(4cx)로부터의 11 비트의 신호를 버퍼 처리해서 열 어드레스 신호 RA<10:0>를 출력하는 11 비트의 버퍼 회로(4xa)와, 래치(4cx)로부터의 11 비트의 신호 중 소정의 6 비트의 신호를 버퍼 처리해서 칼럼 어드레스 신호 CA<5:0>를 출력하는 버퍼 회로(4xb)와, 나머지 5 비트의 신호를 버퍼 처리해서 출력 데이타 선택용 어드레스 OSEL<4:0>를 출력하는 5 비트의 버퍼 회로(4xc)와, 버퍼 회로(4xc)와 동일한 신호를 수신하고 래치(4cy)의 출력 신호에 따라서 디코더 동작을 수행함과 동시에 버퍼 처리한 디코더/드라이버(4xd)를 포함한다. 디코더/드라이버(4xd)로부터 기록 데이타 마스크 지시 비트 WD<31:0>가 출력된다.

도 20에 도시한 구성에 있어서는, 신호의 배분이 출력단의 래치 회로(4c)에 포함된 래치(4cx)의 출력 신호에 대해서 수행된다. 이 구성의 경우, 이 출력단의 래치 회로(4c)에 포함되는 래치의 수를 패드의 수와 동일하게 할 수 있고, 직접 메모리 액세스 회로의 구성 요소수를 보다 절감할 수 있다. 디코더/드라이버(4xd)의 구성은 우선 도 18 및 도 19에 도시한 구성과 동일하고, 따라서 단지 도 20에 도시한 구성에 있어서는 패드군(8e)에 부여된 분배가 출력단의 래치 회로(4c)의 출력에 대해서 수행되는 점이 다를 뿐이고 동일한 동작이 수행된다.

또 패드군의 공유는 각 신호의 비트수 및 인가 타이밍에 응답해서 상술한 형태로부터 적당히 선택되어지면 좋다.

이상과 같이 본 발명의 제2의 실시예에 따르면 공통의 패드군을, 복수의 신호에 대해서 공통으로 이용하고 있기 때문에, 패드 수 및 회로 구성 요소를 절감할 수 있다.

[제3의 실시예]

도 21은 본 발명의 제3의 실시예에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도이다. 도 21에 도시한 반도체 집적 회로 장치는 도 13에 도시한 반도체 집적 회로 장치와 이하의 점이 다르다. 즉 래치 회로(4e)로부터 출력되는 256 비트의 데이타를 1 비트의 데이타로 압축하는 압축 회로(4j)와, 압축 회로(4j)가 출력하는 1 비트의 신호를 테스트 클럭 신호 ETCLK에 따라 전송해서 패드(8p)에 부여하는 래치(4k)가 설치된다. 다른 구성은 도 13에 도시한 구성과 동일하고 대응하는 부분에는 동일 참조 번호를 붙이고 그 상세 설명은 생략한다.

압축 회로(4j)를 이용해서 256 비트의 데이타를 1 비트의 신호로 압축하는 것에 의해 256 비트의 데이타를 선택 회로(4f)에서 순차적으로 선택해서 8 비트 단위로 출력하는 경우와 비교해서 테스트 시간을 크게 단축할 수 있다.

도 22는 도 21에 도시한 압축 회로(4j)의 구성을 개략적으로 도시한 도이다. 도 22에 있어서 압축 회로(4j)는 각각 32비트의 데이타를 수신해서 수신한 비트의 논리의 일치/불일치를 판정하는 32 비트 EXOR 회로(4j0∼4j7)와, 32 비트 EXOR 회로(4j0∼4j7)의 출력 신호를 수신해서 일치/불일치 지시 신호 ECMP를 출력하는 AND 회로(4ja)를 포함한다. 32 비트 EXOR 회로(4j0)는 판독 데이타 RD<255:0> 중, RD<8i>의 비트를 수신한다. 여기에서 i는 0∼31의 정수이다. 따라서 32 비트 EXOR 회로(4jx)는 비트 RD<8i+x>를 수신한다. 여기서 x는 0∼7이다. 이 32 비트 EXOR 회로(4j0∼4j7) 각각이 수신하는 데이타 비트는 앞에 설명한 32개의 열 블럭 B#0∼B#31에 있어서 동일 기록 데이타 비트에 대한 데이타 비트이다. 이 기록 데이타와 판독 데이타의 대응 관계에 대해서 이하에 도 23을 참조해서 설명한다.

도 23에 도시한 것처럼 메모리 어레이는 32개의 열 블럭 B#0∼B#31을 포함한다. 열 블력 B#0로부터는 판독 데이타 비트 RD<0>-RD<7>이 판독되고, 열 블럭 B#1로부터는 판독 데이타 비트 RD<8>∼RD<15>가 판독된다. 이하 각 열 블럭으로부터 8 비트의 데이타가 판독된다. 열 블럭 B#31로부터는 데이타 비트 RD<248>∼RD<255>가 판독된다.

기록 동작시에 있어서는 외부로부터의 8 비트의 기록 데이타 EWD<0:7>이 열 블럭 B#0∼B#31에 각각 기록된다(도 11참조). 따라서 테스트 동작시 판독 데이타로서는 열 블럭 B#0∼B#31로부터 기록 데이타 EWD<0:7>에 대응하는 8 비트의 데이타가 병렬로 판독된다. 이러한 열 블럭 B#0∼B#31로부터 병렬로 판독된 합계 256 비트의 데이타 중에 동일한 기록 데이타 비트에 대응하는 판독 데이타 비트를 그룹에 분할한다. 따라서 판독 데이타 비트 RD<8i>의 그룹의 각 비트는 외부로부터의 기록 데이타 비트 EWD<0>에 대응하고, 판독 데이타 비트 RD<8i+1>은 외부로부터의 기록 데이타 비트 EWD<1>에 대응한다. 또 판독 데이타 비트 RD<8i+7>이 기록 데이타 비트 EWD<7>에 대응한다. 이 분류는 각 열 블럭에 있어서 설치되어 있는 8 비트의 글로벌(global) 데이타 버스의 버스선 GIO에 따라서 분류하는 것에 의해 용이하게 실현된다.

따라서 기록 데이타 EWD<0:7>로서는 여러가지 비트 패턴을 갖는 기록 데이타를 이용해서 시험을 수행하고, 비트간 간섭등을 시험하는 경우에 있어서도 도 22에 도시한 32 비트 EXOR 회로(4j0∼4j7)의 각각은 동일한 기록 데이타에 대응하는 비트에 대응하는 판독 데이타 비트를 수신하기 때문에 이러한 논리의 일치/불일치를 판정하는 것에 의해 메모리 셀의 불량을 정확히 검출할 수 있다.

여기에서 글로벌 데이타 버스선 GIO0∼GIO7과 데이타의 대응 관계는 이하처럼 하는것에 의해 데이타 비트의 그룹화가 용이하게 실현된다. 기록 데이타 비트 EWD<0>∼EWD<7> 각각이 글로벌 IO 버스선 GIO0∼GIO7에 대응한다. 글로벌 IO 버스선쌍 GIO0∼GIO7에는, 또 데이타가 판독된다. 글로벌 IO 버스선쌍 GIO0∼GIO7을 판독 데이타 비트 RD<8i>∼RD<8i+7>에 각각 대응시킨다. 이것에 의해 열 블럭 각각에 있어서 판독된 8 비트의 데이타를 기록 데이타에 따라서 용이하게 분류할 수 있다.

이상과 같이 본 발명의 제3의 실시예에 따르면 동시에 판독되는 256 비트의 데이타를 1 비트의 데이타로 압축해서 출력하고 있기 때문에 시험 시간을 큰폭으로 단축할 수 있다.

[기타의 적용예]

상술한 반도체 집적 회로 장치는 클럭 신호의 상승단에서 데이타 및 외부 신호의 취입을 수행하는 동기형 메모리를 내장하고 있다. 따라서 DDRSDRAM으로 불려지는, 클럭 신호의 상승단 및 하강단에 동기해서 데이타의 입출력을 수행함과 동시에 클럭 신호의 한 쪽의 단에서 외부 신호(제어 신호 및 어드레스 신호)를 취입하는 구성을 가진 동기형 메모리라도 본 발명은 적용 가능하다. 기록 데이타 전송 경로 및 판독 데이타 전송 경로에 있어서 2 개의 래치 회로를 설치하고 클럭 신호의 상승 및 하강에 동기해서 2 계통의 래치 회로를 절환하는 것에 의해 클럭 신호의 상승 및 하강에 동기해서 데이타의 전송을 수행할 수 있고, DDR(더블 데이타 속도)에서의 데이타의 기록/판독을 수행할 수 있다. 제어 신호 및 어드레스 신호는 클럭 신호의 한 쪽 단에 동기해서 전송될 뿐이고 상기 실시예 1부터 3과 동일한 모양의 구성을 이용할 수 있다.

또 동기형 메모리로서는 클럭에 동기해서 동작하는 메모리이면 좋고, SSRAM(동기형 SRAM)이어도 좋고, 또 플래시 메모리라 불리는 일괄 소거형 EEPROM(전기적으로 기록 소거 가능한 판독 전용 메모리)이라해도 클럭에 동기해서 외부 신호의 취입 및 데이타의 출력이 행해지는 구성이라면 본 발명은 적용 가능하다.

또 논리 회로(3)에 있어서 동작 모드을 지정하는 명령을 디코더하고, 동작 모드 지시 신호를 발생하는 명령 디코더가 설치되어지고 , SDRAM 모듈에 대해서는 그 동작 모드 지시 신호가 부여되는 구성인 경우 직접 메모리 액세스 회로(4)에 있어서 명령 디코더가 설치되어져도 좋다. 이 경우 외부 시험 장치는 종래 SDRAM 테스트 프로그램을 이용해서 제어 신호 발생 시퀀스를 변경하는 것 없이 SDRAM 모듈을 외부로부터 직접 액세스해서 테스트할 수 있다. 물론 시험 장치가 동작 모드 지시 신호를 발생해서 직접 메모리 액세스 회로(4)에 부여되는 구성을 이용해도 좋다.

이상과 같이 본 발명에 따르면 동기형 메모리 동작 클럭과 대응하는 클럭 신호에 대응해서 동작하는 직접 메모리 액세스 회로를 칩상에 설치하고, 논리 회로와 직접 메모리 액세스 회로 중 한 쪽을 테스트 모드 지시 신호에 응답해서 셀렉터에 의해 선택한 동기형 메모리에 접속하도록 구성하고 있기 때문에 신호의 스큐을 억제해서 고속으로 또 정확하게 동기형 메모리의 테스트를 외부로부터 수행할 수 있다.

Claims (3)

1. 반도체 집적 회로 장치에 있어서,

   클럭 신호에 동기해서 데이타의 입출력 및 부여된 신호의 취입을 수행하는 동기형 메모리;

   상기 동기형 메모리와 동일한 반도체 기판상에 형성되어 상기 동기형 메모리와 데이타의 전송을 수행하는 논리 회로;

   상기 반도체 기판 외부로부터 부여되는 데이타를 포함하는 신호를 상기 클럭 신호에 대응하는 테스트 클럭 신호에 동기해서 취입하는 동기형 직접 메모리 액세스 회로; 및

   테스트 모드 지시 신호에 응답해서, 상기 논리 회로 및 상기 동기형 메모리 액세스 회로의 출력 신호의 한 쪽을 선택해서 상기 동기형 메모리에 부여하는 선택 회로

   를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
2. 제1항에 있어서, 상기 동기형 메모리는 상기 클럭 신호에 동기해서 복수 비트의 데이타를 출력하는 수단을 포함하고,

   상기 동기형 직접 메모리 액세스 회로는 상기 동기형 메모리로부터 판독된 복수 비트의 데이타를 수신함과 동시에 상기 테스트 클럭 신호에 동기해서 취입하는 데이타 취입 수단을 더 포함하는 것을

   특징으로 하는 반도체 집적 회로 장치.
3. 제2항에 있어서, 상기 동기형 직접 메모리 액세스 회로는, 외부로부터 부여되는 어드레스 신호를 상기 테스트 클럭 신호에 동기해서 전송하는 어드레스 전송 수단과,

   상기 데이타 취입 수단으로부터의 복수 비트의 데이타로부터 소정의 비트수의 데이타를 상기 어드레스 전송 수단으로부터의 어드레스에 따라서 선택하는 데이타 선택 수단과,

   상기 테스트 클럭 신호에 동기해서 상기 데이타 선택 수단이 선택한 데이타를 외부에 출력하는 출력 전송 수단

   을 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.