JP2003007097A

JP2003007097A - 半導体記憶装置およびそのテスト方法

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Publication number: JP2003007097A
Application number: JP2001192482A
Authority: JP
Inventors: Naoki Kitano; 直樹北野
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-06-26
Filing date: 2001-06-26
Publication date: 2003-01-10

Abstract

(57)【要約】【課題】選別工程での同時測定数を減らすことなく、ビ
ット線の干渉による不良を検出する。【解決手段】ビット線の干渉を考慮したテストパターン
データを、外部アドレスＡ０〜Ａｎのカラムアドレスデ
ータに相当するデータで作成でき、そのテストパターン
データをメモリセルにライトするとともに、ライトされ
たテストパターンデータをリードし、かつリード時の外
部アドレスのカラムアドレスデータを比較データとして
取り込み、取り込まれた比較データと比較回路ＣＰで比
較することにより、その判定結果だけを１ビット出力す
る構成を備える。したがって、従来多ビットＤＲＡＭの
Ｉ／Ｏ圧縮テスト時の発見が難しかったビット線の干渉
による不良を従来のテスト効率を損なうことなく発見す
ることで、選別工程における品質向上ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置およ
びそのテスト方法に係わり、特にテストモード時に多ビ
ット構成の同期型ダイナミック・ランダムアクセス・メ
モリを複数個同時測定するＩ／Ｏ圧縮テストにおけるビ
ット線干渉、リードライトバス、グローバルＩ／Ｏおよ
びローカルＩ／Ｏバスの短絡検出を改善した半導体記憶
装置およびそのテスト方法に関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成するＬＳＩも大規模化して
おり、特に半導体記憶装置の分野ではその傾向が顕著で
ある。

【０００３】例えば、１チップに２５６メガビットの容
量を有する半導体メモリとしてダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）やシンクロナス・ダイナミ
ック・ランダムアクセス・メモリ（ＳＤＲＡＭ）も実用
化されている。

【０００４】この種の従来の半導体記憶装置のうち、例
えばＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍ
ｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に
おいて、その容量は年々増大し、テストタイムはＳＤＲ
ＡＭの容量に比例して長くなっている。

【０００５】特に多ビットＳＤＲＡＭの場合、入出力端
子（Ｉ／Ｏ）数が増えるとメモリテスターで同時に測定
できる個数が減少してしまう。このような問題を解決す
るために、Ｉ／Ｏを圧縮してテスティングを行い、同時
測定個数を増やすことによりテスト効率の向上を図って
きた。

【０００６】すなわち、Ｉ／Ｏを複数本、例えば１６本
を備えるＳＤＲＡＭとして、選別工程時にＩ／Ｏ圧縮テ
ストが適用されているのが一般的である。このＩ／Ｏ圧
縮テストは、テスト対象のＳＤＲＡＭのＩ／Ｏを例えば
１６本とすると、そのうちの１本のＩ／Ｏからテストパ
タンデータをライトし、１本のＩ／Ｏから出力データの
リードを行うことによって、検査対象のＳＤＲＡＭが所
定の規格を満足しているか否かをテストするというもの
である。

【０００７】したがって、１本のＩ／Ｏによって、他の
複数本のＩ／Ｏに接続されているデータ出力回路に出力
されてくるリードデータを同時にテストすることが出
来、テスト時間を短縮することが出来るのである。

【０００８】上述したように、１つの半導体チップの複
数本のＩ／Ｏの数を１本に共通化しているので、テスト
時にテスト対象のＳＤＲＡＭとテスト装置（メモリテス
タ）とをインタフェースするとともに、メモリテスタに
装着されるテストボード側のＩ／Ｏを多数の半導体チッ
プに割り当てることが出来る。したがって、Ｉ／Ｏ圧縮
テストを適用しない場合に比べて、１度にテストできる
半導体チップの数を増加させることが出来るので、ＳＤ
ＲＡＭの選別工数が削減できる。

【０００９】また、１つの半導体チップの複数本のＩ／
Ｏの数を１本に共通化しているので、１つのＩ／Ｏに論
理レベルのデータ“１”レベルを入力した場合、共通化
されたＩ／Ｏピンからデータ入力される他のメモリセル
には、同様に“１”レベルが書き込まれることになる。

【００１０】共通にライトされた複数のメモリセルから
読み出したデータを比較データ“１”レベルと比較判定
することにより、メモリセルから読み出したデータが正
常であれば共通化された１本のＩ／Ｏには例えば“１”
レベルが出力され、１つでも不良のあるデータがあれば
論理レベルの“０”レベルが出力され、そのデータを受
けるメモリテスタは良否の判定が出来る。

【００１１】このような、Ｉ／Ｏ圧縮テスト回路は、一
般的に広く知られた技術ではあるが、近年プロセスの微
細化が進み、メモリセル容量が減少しビット線の容量は
増大傾向にあり、ビット線の干渉を考慮したテスティン
グを行うことが要求されている。

【００１２】ところで、テスト用回路を内蔵したメモリ
装置の一例が特許第３０３８６１８号公報に記載されて
いる。同公報記載のメモリ装置の一例の構成図を示した
図１４を参照すると、このメモリ装置は、モード信号Ｍ
Ｄが論理レベルの“０”レベルの時（定常動作時）アド
レスバスのアドレス信号を選択して出力し、モード信号
ＭＤが“１”レベルの時（テスト動作時）内部共通バス
１０のアドレス信号を選択して出力するセレクタ１と、
セレクタ１の出力するアドレス信号にしたがって、メモ
リ部のアドレスを指示するアドレス制御部２を備える。

【００１３】つまり、テスト時には外部からのアドレス
信号に替えてテスタからのアドレス信号を内部共通バス
１０から入力する。

【００１４】しかし、本発明の一実施形態である図１の
ように、外部アドレスからビット線干渉を考慮したデー
タパターンを入力でき、かつリード動作時の比較におい
て外部アドレスとの比較を可能にするという構成を有し
ていない。

【００１５】一方、前述した一般的な従来のＩ／Ｏ圧縮
テスト回路ではビット線の干渉を考慮したデータパター
ンを外部から取り込むことができず、ビット線の干渉テ
ストをＩ／Ｏ圧縮時にはテストできないという欠点があ
る。

【００１６】さらには、各Ｉ／Ｏに同一データが書き込
まれる構成になっているため、バスがショートしていた
場合にこれを検出できないという問題もある。

【００１７】

【発明が解決しようとする課題】上述したように、Ｉ／
Ｏ圧縮テスト回路は、近年プロセスの微細化が進み、メ
モリセル容量が減少しビット線の容量は増大する傾向に
あり、ビット線の干渉を考慮したテスティングを行うこ
とが要求されている。

【００１８】しかし、後述する本発明の一実施形態のよ
うに、Ｉ／Ｏ圧縮テストモードにおいて、外部アドレス
のカラムアドレスデータを、ビット線干渉を考慮したデ
ータパターンとして入力することでき、かつリード動作
時にメモリから読み出したデータを、比較データと比較
する場合、対応する外部アドレスのカラムアドレスデー
タとの比較をするという構成を、従来のＩ／Ｏ圧縮テス
ト回路も、上述した特許第３０３８６１８号公報に記載
のメモリ装置も有しておらず、これらの組み合わせでも
実現出来ない。

【００１９】その結果、従来のＩ／Ｏ圧縮テスト回路で
はビット線の干渉を考慮したデータパターンを外部から
取り込むことができず、ビット線の干渉テストをＩ／Ｏ
圧縮時にはテストできないという欠点がある。

【００２０】さらには、各Ｉ／Ｏには同一データが書き
込まれる構成となっているため、バスがショートしてい
た場合には、このショートしていることを検出できない
という欠点もある。

【００２１】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、Ｉ／Ｏ圧縮テストを適用するこ
とによって、選別工程での同時測定数を減らすことな
く、外部アドレスのカラムアドレスデータをテストパタ
ンデータとして用い、かつそのテストパタンデータをビ
ット線の干渉を考慮したデータパターンとすることによ
り、ビット線の干渉による不良を検出でき、テスト効率
および品質の向上に寄与することにある。

【００２２】

【課題を解決するための手段】本発明の半導体装置は、
テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するＩ／Ｏ
圧縮テストパタンとしてライト動作時の外部アドレスの
カラムアドレスデータを選択された所定バンクのメモリ
セルに書き込むとともに、リード動作時の外部アドレス
のカラムアドレスデータを比較データとして前記メモリ
セル以外の保持手段に保持し、前記メモリセルから読み
出した前記外部アドレスのカラムアドレスデータと前記
比較データとを比較した比較結果を１ビット信号で外部
へ出力するＩ／Ｏ圧縮手段を備えることを特徴とする。

【００２３】また、前記Ｉ／Ｏ圧縮手段が前記外部アド
レスのカラムアドレスデータをメモリセルへ書き込むタ
イミングは、ライトコマンド実行タイミングに同期させ
ることができる。

【００２４】さらに、前記外部アドレスのカラムアドレ
スデータが、前記Ｉ／Ｏ圧縮テストパタンとしての任意
のデータとして前記メモリセルおよび比較手段に供給さ
れてもよい。

【００２５】さらにまた、前記Ｉ／Ｏ圧縮手段が、前記
メモリセルに書き込まれた前記外部アドレスのカラムア
ドレスデータを前記メモリセルから前記Ｉ／Ｏ圧縮テス
トパタンのデータとして読み出すタイミングは、リード
コマンド実行タイミングに同期してもよい。

【００２６】また、前記Ｉ／Ｏ圧縮手段は、前記ライト
動作時および前記リード動作時とも前記外部アドレスの
カラムアドレスデータを受けてロウアドレスデコーダへ
出力するロウアドレスバッファと、前記ライト動作時お
よび前記リード動作時のカラムアドレスを生成する内部
アドレス生成手段と、この内部アドレス生成手段の出力
するカラムアドレスと前記外部アドレスのカラムアドレ
スデータとを選択的にカラムデコーダへ出力すカラムア
ドレスバッファと、前記ライト動作時の外部アドレスの
カラムアドレスデータを保持するライトバッファと、前
記リード動作時に外部から供給される外部アドレスのカ
ラムアドレスデータを比較データとして、前記メモリセ
ルから読み出した前記外部アドレスのカラムアドレスデ
ータと比較する比較手段とで構成する。

【００２７】さらに、前記カラムアドレスバッファが、
前記ライト動作時に外部から供給される外部アドレスの
カラムアドレスを保持し、保持した前記カラムアドレス
を前記リード動作時のカラムアドレスとしてカラムデコ
ーダへ出力することもできる。

【００２８】さらにまた、前記Ｉ／Ｏ圧縮手段が前記メ
モリセルに書き込む前記外部アドレスのカラムアドレス
データを、ビット線間の干渉による不良検出用のテスト
パタンとする。

【００２９】また、前記リードコマンド実行に同期して
前記Ｉ／Ｏ圧縮手段により前記メモリセルから読み出さ
れた前記外部アドレスのカラムアドレスデータと、前記
リードコマンド実行時の前記外部アドレスのカラムアド
レスデータとはデータ要素が１対１で対応するように予
め構成することもできる。

【００３０】本発明の半導体記憶装置の他の特徴は、テ
ストモード時に多ビット構成の同期型ダイナミック・ラ
ンダムアクセス・メモリを複数個同時測定するＩ／Ｏ圧
縮テストパタンとしてライト動作時の外部アドレスのカ
ラムアドレスデータを選択されたバンクのメモリセルに
書き込み保持し、リード動作時に前記メモリセルから読
み出した前記外部アドレスのカラムアドレスデータのパ
ラレルデータをシリアルデータに変換し外部クロック同
期で順次出力して不良メモリセルの特定用に外部へ出力
するＩ／Ｏ圧縮手段を備えることにある。

【００３１】また、テストモード時に多ビット構成の同
期型ダイナミック・ランダムアクセス・メモリを複数個
同時測定するＩ／Ｏ圧縮テストパタンとしてライト動作
時の直前に外部アドレスのカラムアドレスデータをライ
トデータおよび比較データとしてライトデータ保持手段
に書き込み保持し、その保持した前記外部アドレスのカ
ラムアドレスデータをライト動作時に選択されたバンク
のメモリセルに書き込むとともに、リード動作時に前記
メモリセルから読み出した前記外部アドレスのカラムア
ドレスデータと前記比較データとを比較した判定結果を
１ビット信号で外部へ出力するＩ／Ｏ圧縮手段を備え
る。

【００３２】さらに、前記Ｉ／Ｏ圧縮手段が前記外部ア
ドレスのカラムアドレスデータを前記ライトデータ保持
手段へ書き込むタイミングは、第１のモードレジスタ設
定コマンドに続く第２のモードレジスタ設定コマンドの
実行タイミングに同期する。

【００３３】さらにまた、前記Ｉ／Ｏ圧縮手段が、前記
第２のモードレジスタ設定コマンドの実行タイミング時
のみ前記外部アドレスのカラムアドレスデータをライト
データおよび比較データとしてライトデータ保持手段に
書き込み、それ以外のライトコマンドおよびリードコマ
ンド実行時のカラムアドレスは前記外部アドレスから取
り込む機能を有する。

【００３４】また、前記Ｉ／Ｏ圧縮手段は、前記ライト
動作時および前記リード動作時の外部アドレスを受けて
ロウアドレスデコーダへ出力するロウアドレスバッファ
と、前記外部アドレスをカラムデコーダへ出力するカラ
ムアドレスバッファと、前記ライト動作直前に外部から
供給される外部アドレスのカラムアドレスデータを前記
第２のモードレジスタ設定コマンドに応答して保持する
ライトデータ保持手段と、前記ライトデータ保持手段の
保持する外部アドレスのカラムアドレスデータをテスト
リード信号がアクティブ状態の時に前記メモリセルに書
き込むライトバッファと、前記テストリード信号がアク
ティブ状態の時に前記リード動作時のライトデータ保持
手段に保持された前記外部アドレスのカラムアドレスデ
ータと前記メモリセルから読み出した前記外部アドレス
のカラムアドレスデータとを比較する比較手段とで構成
することもできる。

【００３５】本発明の半導体記憶装置のテスト方法は、
ライト動作時および前記リード動作時に外部から供給さ
れる外部アドレスを受けてロウアドレスデコーダへ出力
するロウアドレスバッファと、前記外部アドレスをカラ
ムデコーダへ出力するカラムアドレスバッファと、前記
ライト動作実行直前の外部アドレスのカラムアドレスデ
ータを前記第２のモードレジスタ設定コマンド実行に応
答して保持するライトデータ保持手段と、前記ライトデ
ータ保持手段の保持する外部アドレスのカラムアドレス
データをテストリード信号がアクティブ状態の時にメモ
リセルに書き込むライトバッファと、前記テストリード
信号がアクティブ状態の時に前記リード動作時のライト
データ保持手段に保持された前記外部アドレスのカラム
アドレスデータを比較データとして、前記メモリセルか
ら読み出した前記外部アドレスのカラムアドレスデータ
と比較する比較手段とで構成するＩ／Ｏ圧縮手段を用
い、テストモード時に多ビット構成の同期型ダイナミッ
ク・ランダムアクセス・メモリを複数個同時測定するＩ
／Ｏ圧縮テストパタンとして、前記Ｉ／Ｏ圧縮手段が、
ライト動作時の外部アドレスのカラムアドレスデータを
選択されたバンクのメモリセルに書き込むとともに、前
記外部アドレスのカラムアドレスデータを比較データと
して前記メモリセル以外の保持手段に保持させ、リード
動作時に前記メモリセルに格納された前記外部アドレス
のカラムアドレスデータを読み出して前記比較データと
比較した判定結果を１ビット信号で外部へ出力すること
によって、前記メモリセルに不良が存在するか否かを示
すことを特徴とする。

【００３６】本発明の半導体記憶装置のテスト方法の他
の特徴は、ライト動作時およびリード動作時とも外部ア
ドレスを受けてロウアドレスデコーダへ出力するロウア
ドレスバッファと、前記外部アドレスをカラムデコーダ
へ出力するカラムアドレスバッファと、前記ライト動作
実行直前の外部アドレスのカラムアドレスデータを前記
第２のモードレジスタ設定コマンドに応答して保持する
ライトデータ保持手段と、前記ライトデータ保持手段の
保持する外部アドレスのカラムアドレスデータをテスト
リード信号がアクティブ状態の時に、選択されたバンク
のメモリセルに書き込むライトバッファと、テストリー
ド信号がアクティブ状態の時にメモリセルから読み出し
た前記外部アドレスのカラムアドレスデータをパラレル
シリアル変換手段とで構成するＩ／Ｏ圧縮手段を用い、
テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するＩ／Ｏ
圧縮テストパタンとしてライト動作時の外部アドレスの
カラムアドレスデータを選択されたバンクのメモリセル
に書き込み保持し、リード動作時に前記メモリセルから
読み出した前記外部アドレスのカラムアドレスデータの
パラレルデータを、前記パラレルシリアル変換手段によ
りシリアルデータに変換するとともに、外部クロック同
期で順次出力することによって外部で不良メモリセルを
個別に特定することにある。

【００３７】本発明の半導体記憶装置のテスト方法のさ
らに他の特徴は、ライト動作時およびリード動作時とも
外部アドレス信号を受けて行アドレスデコーダへ出力す
るロウアドレスバッファと、前記外部アドレスをカラム
デコーダへ出力するカラムアドレスバッファと、前記ラ
イト動作実行直前の外部アドレスのカラムアドレスデー
タを第１のモードレジスタ設定コマンドに続く第２のモ
ードレジスタ設定コマンドに応答して保持するライトデ
ータ保持手段と、前記ライトデータ保持手段の保持する
外部アドレスのカラムアドレスデータをテストリード信
号がアクティブ状態の時にメモリセルに書き込むライト
バッファと、前記テストリード信号がアクティブ状態の
時に前記リード動作時のライトデータ保持手段に保持さ
れた前記外部アドレスのカラムアドレスデータとメモリ
セルから読み出した前記外部アドレスのカラムアドレス
データとを比較する比較手段とで構成する前記Ｉ／Ｏ圧
縮手段を用いて、前記Ｉ／Ｏ圧縮手段は、前記第２のモ
ードレジスタ設定コマンドの実行タイミング時のみ前記
外部アドレスのカラムアドレスデータをライトデータお
よび比較データとしてライトデータ保持手段に保持さ
せ、ライト動作時には、前記ライトデータ保持手段の保
持する前記外部アドレスのカラムアドレスデータをライ
トコマンド実行時の外部アドレスの指すメモリセルに格
納させ、リード動作時には、リードコマンド実行時の外
部アドレスの指すメモリセルに格納された前記外部アド
レスのカラムアドレスデータを読み出して、前記ライト
データ保持手段の保持する前記外部アドレスのカラムア
ドレスデータと比較した比較結果を１ビット信号で外部
へ出力することによって、前記メモリセルに不良が存在
するか否かを示すことにある。

【００３８】本発明の半導体記憶装置のテスト方法の他
の特徴は、ライトまたはリード動作を制御するコマンド
として、アクティブコマンド、ライトコマンド、プリチ
ャージコマンド、リードコマンドを備え、予めＩ／Ｏ圧
縮テストモードをモードレジスターに設定しておき、前
記モードレジスターをモードレジスタ設定コマンド実行
によりアクセスし、テストモードへのエントリーをする
ステップと、前記アクティブコマンド実行により、メモ
リバンクの選択およびロウアドレスを選択してワード線
を選択するステップと、前記アクティブコマンド後の前
記ライトコマンド実行により、内蔵するアドレス発生回
手段で生成した内部アドレスデータをカラムアドレスバ
ッファに取り込むステップと、テストモードイネーブル
信号に応答して外部アドレスのカラムアドレスデータを
ライトバッファへ取り込み、グローバルＩ／Ｏバスおよ
びローカルＩ／Ｏバスを介してカラムアドレスデコーダ
で選択されたセンスアンプへ伝達するステップと、前記
センスアンプでさらに増幅された前記外部アドレスのカ
ラムアドレスデータをビット線を介して、選択されたバ
ンクのメモリセルへ書き込むステップと、プリチャージ
コマンド実行時に前記メモリセルへのリストアおよびプ
リチャージを実行するステップと、リード動作時に、前
記アクティブコマンドおよびリードコマンドを順次実行
し、リード動作時のカラムアドレスとして前記カラムア
ドレスバッファーに保持された前記外部アドレスのカラ
ムアドレスデータを用いるステップと、前記リードコマ
ンド実行により、前記アクティブコマンド実行で選択さ
れたバンクのメモリセルに格納されたデータが、前記ロ
ーカルＩ／Ｏおよび前記グローバルＩ／Ｏを介し、リー
ドライトバスを通じて前記外部アドレスのカラムアドレ
スデータから取り込まれた比較用データと比較回路で比
較判定され、判定結果が出力端子へ伝達されるステップ
と、を備えることにある。

【００３９】

【発明の実施の形態】本発明は、前述したように、１つ
の半導体チップの複数本のＩ／Ｏの数を１本に共通化し
て、テスト時にテスト対象のＳＤＲＡＭとテスト装置
（メモリテスタ）とをインタフェースするとともに、メ
モリテスタに装着されるテストボード側のＩ／Ｏを多数
の半導体チップに割り当てることによって、Ｉ／Ｏ圧縮
テストを適用しない場合に比べると、１度にテストでき
る半導体チップの数を増加させることが出来るＳＤＲＡ
Ｍ、あるいはＤＲＡＭのテストに適用するものである。

【００４０】その概要を述べると、第１および第２の実
施形態におけるライト動作では、ロウアドレス取り込み
時は、外部よりアドレス信号を入力し、次にカラムアド
レスは内部で発生させたアドレス信号を用いる。このと
き、内部・外部アドレス切替信号により、外部のアドレ
ス信号はメモリセルへのライトデータとして用いる。こ
こまでは、第１および第２の実施形態ともに同じ動作を
行う。

【００４１】違いはリード動作の時であり、第１の実施
形態ではライトデータ（外部アドレス信号）はレジスタ
にストアされており、メモリセルから読み出されたデー
タと比較判定を行い、出力は1クロックで終わる。第２
の実施形態では、メモリセルから読み出されたデータは
パラレルシリアル変換を行いＩ／Ｏの本数分だけクロッ
クに同期して出力される。

【００４２】次に第３の実施形態は、ＭＲＳ２コマンド
実行時に外部アドレス信号をライトデータとして取り込
み、これをレジスタにストアする。それ以降は通常動作
時と同様にロウアドレスおよびカラムアドレスを外部か
ら取り込む。但し、この時のメモリセルへ書き込まれる
データは、ＭＲＳ２コマンドにてレジスタへストアされ
たデータを使用する。

【００４３】リード動作は、第１の実施形態と同様にレ
ジスタにストアされたデータと比較判定を行い、１クロ
ックで結果を出力する。

【００４４】すなわち、多ビット構成の同期型ＤＲＡＭ
におけるテスト時の同時測定個数向上を目的としたＩ／
Ｏ圧縮テスト回路の部分に、外部アドレス信号をライト
データとして取り入れることにより、Ｉ／Ｏ圧縮テスト
時のＩ／Ｏに任意のデータを書き込む構成を備えるもの
である。

【００４５】はじめに、本発明の半導体記憶装置の第１
の実施形態を図面を参照しながら詳細に説明する。

【００４６】第１の実施形態の構成を適用した半導体記
憶装置のブロック図を示した図１を参照すると、モード
レジスタＭＲと、コマンドデコーダＣＭＤと、コントロ
ール回路ＣＴＣと、アドレス発生器ＡＤＧと、ロウアド
レスバッファＲＡＢと、ロウデコーダＲＤＣと、カラム
アドレスバッファＣＡＢと、カラムデコーダＣＤＣと、
センスアンプＳＡと、メモリセルアレイＭＡＬと、ライ
トバッファＷＢＦと、比較回路ＣＰと、入出力バッファ
ＩＯＢとをそれぞれ備える。

【００４７】外部から制御信号として、ロウアドレス・
ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ
信号／ＣＡＳ、チップセレクト信号／ＣＳ、ライトイネ
ーブル信号／ＷＥがそれぞれ与えられる。

【００４８】外部アドレスとして外部アドレスＡ０〜Ａ
ｎが、モードレジスタＭＲ、ロウアドレスバッファＲＡ
Ｂ、カラムアドレスバッファＣＡＢ、ライトバッファＷ
ＢＦおよび比較回路ＣＰにそれぞれ供給される。

【００４９】外部アドレスは、例えば上位９ビットがロ
ウアドレス、下位８ビットがカラムアドレスとして順に
与えられ、例えば、１３１，０７２×８ビットのメモリ
セルアレイＭＡＬから１ワードのメモリセルを選択す
る。

【００５０】その選択は、ロウアドレスを指定してロウ
アドレス・ストローブ信号／ＲＡＳ（／は負論理のバー
を示す）をアクティブにした後、カラムアドレスを指定
してカラムアドレス・ストローブ信号／ＣＡＳをアクテ
ィブにする。

【００５１】モードレジスタＭＲは、外部アドレスのう
ちの一部のアドレスで動作モードが書き込まれそれを保
持するレジスタである。

【００５２】コマンドデコーダＣＭＤは、外部制御信号
のロウアドレス・ストローブ信号／ＲＡＳ、カラムアド
レス・ストローブ信号／ＣＡＳ、チップセレクト信号／
ＣＳ、ライトイネーブル信号／ＷＥを受けてデコードす
る。

【００５３】コントロール回路ＣＴＣは、コマンドデコ
ーダＣＭＤでデコードされたデコード結果に基づき、内
部制御信号を発生する。

【００５４】アドレス発生器ＡＤＧは、コントロール回
路ＣＴＣにより制御されて同期動作を開始し、リード動
作時およびライト動作時のカラムアドレスを生成する。

【００５５】すなわち、本発明においては、外部アドレ
スのうちカラムアドレスデータをライトデータとして使
用するので、カラムデコーダＣＤＣに供給するカラムア
ドレスをアドレス発生器ＡＤＧで発生させている。

【００５６】ロウアドレスバッファＲＡＢは、外部アド
レスを入力し、ロウアドレス・ストローブ信号／ＲＡＳ
によりロウアドレスを出力する。

【００５７】ロウデコーダＲＤＣは、ロウアドレスバッ
ファＲＡＢからのロウアドレスデータを入力し、選択さ
れたメモリアレイの対応するワード線を選択する。

【００５８】カラムアドレスバッファＣＡＢは、外部ア
ドレスを入力し、カラムアドレス・ストローブ信号／Ｃ
ＡＳによりカラムアドレスを出力する。

【００５９】カラムデコーダＣＤＣは、カラムアドレス
バッファＣＡＢからのカラムアドレスデータを入力し、
選択されたメモリアレイの対応するビット線を選択す
る。

【００６０】メモリセルアレイＭＡＬは、複数のバンク
に分割された（図中ではバンク表示は省略）メモリセル
がＸ軸方向およびＹ軸方向に交叉配置される。

【００６１】ライトバッファＷＢＦは、ライトコマンド
実行時に外部アドレスのカラムアドレスデータを格納す
る。すなわち、本発明では外部アドレスのカラムアドレ
スデータをテストパタンデータとして用いるので、テス
ト時にメモリセルアレイＭＡＬへのデータ書き込みはこ
のバッファから書き込まれる。

【００６２】比較回路ＣＰは、リードコマンドＲＥＡＤ
実行時に外部から供給される外部アドレスのうちのカラ
ムアドレスデータを比較データとしてメモリセルアレイ
ＭＡＬから読み出したデータ（ライト時に書き込まれた
外部アドレスのカラムアドレスデータ）と比較する。比
較した結果、全てが一致すると“１”レベルを出力し、
不一致が１つでもあれば“０”レベルを出力する。

【００６３】入出力バッファＩＯＢは、通常状態では、
テストリードセット信号が非アクティブとなり、データ
アンプから出力される読み出しデータを出力データセレ
クト回路ＤＯＵＴを介して外部に出力する。テスト時に
は、テストリードセット信号がアクティブとなり、比較
回路ＣＰの出力を選択して出力する。

【００６４】本発明の半導体記憶装置の、入出力回路部
とメモリセルアレイとを含む主要部の構成を示した図２
を参照すると、データ入力端子ＤＱ０〜ＤＱｎに供給さ
れるデータは、インプットバッファＩＢＦに入力され、
インプットバッファＩＢＦの出力はセレクタＳＥＬ０〜
ＳＥＬｎにそれぞれ入力される。

【００６５】これらのセレクタＳＥＬ０〜ＳＥＬｎの他
の入力端には、外部アドレスＡ０〜Ａｎがそれぞれに対
応して入力される。

【００６６】さらに、これらのセレクタＳＥＬ０〜ＳＥ
Ｌｎの他の入力端には、テストライトセット信号が外部
から入力されている。

【００６７】これらのセレクタＳＥＬ０〜ＳＥＬｎの出
力は、ライトバッファＷＢＦ０〜ＷＢＦｎにそれぞれ入
力され、ライトバッファＷＢＦ０〜ＷＢＦｎの出力はラ
イトアンプＷＡＰ０〜ＷＡＰｎにそれぞれ入力されてい
る。

【００６８】ライトアンプＷＡＰ０〜ＷＡＰｎの出力端
には、バスＷＢＳＴ／Ｎが接続され、バスＷＢＳＴ／Ｎ
はグローバルＩ／Ｏバスに接続されている。

【００６９】グローバルＩ／ＯバスはローカルＩ／Ｏバ
スに接続され、ローカルＩ／Ｏバスはビット線に接続さ
れている。

【００７０】一方、グローバルＩ／Ｏバスは、バスＲＢ
ＳＴ／Ｎを介してデータアンプＤＡＰに接続されてい
る。データアンプＤＡＰの出力は、出力データセレクト
回路ＤＯＵＴと比較回路ＣＰとにそれぞれ入力される。

【００７１】比較回路ＣＰには、リード動作時の外部ア
ドレスのうちのカラムアドレスデータが、例えばテスト
パタンデータとして供給され、さらに、テストリードセ
ット信号が外部から入力されている。

【００７２】出力データセレクト回路ＤＯＵＴには、デ
ータアンプＤＡＰの出力の他に、比較回路ＣＰの出力と
テストリードセット信号が外部から入力されている。

【００７３】出力データセレクト回路ＤＯＵＴの出力
は、アウトプットバッファＯＢＦに入力され、アウトプ
ットバッファＯＢＦの出力はデータ出力端子ＤＱ０に出
力される。

【００７４】上述した図２の構成によれば、テストモー
ドを使用したＩ／Ｏ圧縮テストに対して適用されること
が理解できるであろうすなわち、本発明による外部アド
レスから各Ｉ／Ｏに対するデータの入出力を説明する
と、ライト動作時は、ライトコマンドＷＲＴ実行時に外
部アドレスのカラムアドレスデータをライトデータとし
て取り込む。

【００７５】リード動作時は、リードコマンドＲＥＡＤ
実行時に外部アドレスのカラムアドレスデータを比較デ
ータとして取り込むとともに、その比較データを、先の
ライト動作時にメモリセルへ書き込まれた外部アドレス
のカラムアドレスデータであるライトデータと比較する
比較回路ＣＰを設けている。

【００７６】上述した、ライト動作時にライトコマンド
ＷＲＴ実行により取り込まれた各Ｉ／Ｏへのテストパタ
ンデータは、近年進展著しい半導体プロセスの微細化に
伴って問題となってきたビット線の干渉テストを可能と
する。

【００７７】さらに、リード動作時のリードコマンドＲ
ＥＡＤ実行時に、外部アドレスのカラムアドレスデータ
を比較データとして取り込むことにより、従来のＩ／Ｏ
圧縮テストと同等のテスト効率も確保している。

【００７８】以下、具体的に説明する。再び図１を参照
すると、本実施形態では、ＤＲＡＭ回路で多用されてい
るアドレス発生器ＡＤＧを備えている。

【００７９】カラムアドレスバッファＣＡＢおよびカラ
ムアドレスバッファＣＡＢに追加されたアドレス発生器
ＡＤＧの回路図を示した図３（図１において点線枠で示
す部分）と、後述する動作説明用のタイミングチャート
を示した図７を併せて参照すると、このアドレス発生器
ＡＤＧは、Ｉ／Ｏ圧縮テストモードへと入ると、アドレ
スリセット信号の“１”レベルに応答してリセットさ
れ、イネーブル状態となる。

【００８０】ライト動作のライトコマンドＷＲＴ実行時
に、コントロール回路ＣＴＣから出力される内部・外部
アドレス切換信号の“１”レベルに応答して内部アドレ
ス発生に切り替わり、内部アドレスを出力する。

【００８１】その内部アドレスをカラムアドレスバッフ
ァＣＡＢが選択し、カラムデコーダＣＤＣに出力する。
カラムデコーダＣＤＣは入力した内部アドレスをカラム
側のアドレスデータとしてデコードする。

【００８２】内部アドレスの発生は、アドレスリセット
信号が“１”レベルになることによって、フリップフロ
ップのマスタ側ラッチおよびスレーブ側ラッチがともに
“０”レベルにリセットされ、アドレスインクリメント
信号Ｉｎｃが“０”レベルであるので、マスタ側ラッチ
およびスレーブ側ラッチがともに“０”レベルを保持す
る。

【００８３】したがって、このとき、内部・外部アドレ
ス切替信号は“１”レべルに設定されているので、最下
位アドレスＡ０はフリップフロップのスレーブ側ラッチ
出力の“０”レベルが２段のインバータを介して出力さ
れる。

【００８４】一方、最下位アドレスＡ０は、そのスレー
ブ側ラッチ出力の“０”レベルがインバータを介して
“１”レベルとなり、出力ＣＮＴ０としてその上位アド
レスを生成するフリップフロップの入力側トランスファ
ゲートを開き、スレーブ側入力のトランスファゲートを
閉じるので、マスタ側ラッチは保持する“０”レベルを
スレーブ側ラッチに転送する。

【００８５】この時、マスタ側出力のインバータが
“０”レベルを出力し、スレーブ側の２ＮＡＮＤが
“１”レベルを出力して引っ張り合う状態になるが、マ
スタ側出力のインバータ出力で決定されるようにトラン
ジスタサイズを予め設定してある。

【００８６】したがって、このフリップフロップからは
極性反転された“１”レベルが出力され、アドレスＡ１
としてはさらに極性反転された“０”レベルが出力され
る。

【００８７】アドレスＩｎｃ信号が“１”レベルに変化
すると、最下位アドレスのＣＮＴ０は“１”レベルに変
化して最下位アドレスＡ０も“１”レベルとなる。この
時点ではその上位アドレスのＣＮＴ１はまだ“１”レベ
ルを保持し、次のアドレスＩｎｃ信号の“１”レベルに
よって最下位アドレスのＣＮＴ０が“０”レベルに変化
したときに上位アドレスのＣＮＴ１も“１”レベルに変
化し、そのアドレスＡ１も“１”レベルに変化する。

【００８８】つまり、バイナリカウンタとしての機能を
有し、内部アドレスはＣＮＴ０〜ＣＮＴｘ（ｘ＝１〜
ｎ）でアドレスを指定するので、このカウンタの出力ビ
ットパターンは、０００…０００→０００…００１→０
００…０１０→０００…０１１…と変化する。

【００８９】上述したように、ＣＮＴ０〜ＣＮＴｘはア
ドレスのＡ０〜Ａｘに対応し、アドレスリセット信号が
入ると、ＣＮＴ０〜ＣＮＴｘはすべて“１”レベルにな
る。アドレス信号が解除され、外部クロックに同期した
アドレスＩＮＣ信号が入ってくると、ＣＮＴ０は“０”
→“１”レベルへと変化する。

【００９０】ＣＮＴ０はＣＮＴ１にも入力されており、
外部クロックに同期したＣＮＴ０のアドレスＩｎｃ信号
と同じ働きをする。但し、ＣＮＴ１はＣＮＴ０に同期す
る。

【００９１】同様に、次のアドレス信号ＣＮＴ２もＣＮ
Ｔ１に同期し、よって、０００…０００→０００…００
１→０００…０１０→０００…０１１…と変化する。

【００９２】これにより、カラムアドレスデータはリー
ドコマンドＲＥＡＤ実行によりインクリメントされるこ
とになる。

【００９３】一方、ライトコマンドＷＲＴ実行時の外部
アドレスＡ０〜Ａｎは、セレクタＳＥＬ０〜ＳＥＬｎに
それぞれ入力される。セレクタＳＥＬ０〜ＳＥＬｎの公
知の回路図を示した図４を参照すると、セレクタＳＬ０
〜ＳＬｎは、それぞれのセレクタＳＬ０〜ＳＬｎが１個
ずつ有するラッチＲＳ０〜ＲＳｎに外部アドレスＡ０〜
Ａｎをセットする。なお、このラッチＲＣＨはコントロ
ール回路ＣＴＣからのアドレスラッチ信号でリセットさ
れる。

【００９４】それぞれのセレクタＳＬ０〜ＳＬｎは、外
部から供給されるテストライトセット信号のアクティブ
状態“１”レベルに応答して、ラッチＲＳに保持されて
いる外部アドレスＡ０〜Ａｎを選択して、ライトバッフ
ァＷＢＦに出力する。

【００９５】ライトバッファＷＢＦは、セレクタＳＬ０
〜ＳＬｎから出力された外部アドレスＡ０〜Ａｎをそれ
ぞれ対応するライトアンプＷＡＰ０〜ＷＡＰｎを介して
グローバルＩ／Ｏバスに出力する。

【００９６】グローバルＩ／Ｏバスに出力された外部ア
ドレスＡ０〜Ａｎは、さらにローカルＩ／Ｏバスを介し
てカラムデコーダＣＤＣに出力される。カラムデコーダ
ＣＤＣに入力された外部アドレスＡ０〜Ａｎのうち、カ
ラムデコーダＣＤＣで選択されたビット線上の外部アド
レスＡ０〜Ａｎが、センスアンプＳＡを通って対応する
ビット線に出力され、そのビット線からメモリセルに書
き込まれる。

【００９７】次に、リード動作を説明する。プリチャー
ジコマンドＰＲＥおよびアクティブコマンドＡＣＴが実
行されてバンク選択が行われた後、リードコマンドＲＥ
ＡＤが実行される。

【００９８】リードコマンドＲＥＡＤの実行により、外
部アドレスＡ０〜Ａｎのうちのロウアドレスデータがロ
ウアドレスバッファＲＡＢを介してロウデコーダＲＤＣ
に入力され、ワード線選択が行われる。

【００９９】一方、外部アドレスＡ０〜Ａｎのうちのカ
ラムアドレスデータは、カラムアドレスバッファＣＡＢ
とセレクタＳＥＬと比較回路ＣＰとにそれぞれ入力され
る。

【０１００】但し、このテストモードの時は、カラムア
ドレスバッファＣＡＢに入力される外部アドレスＡ０〜
Ａｎは使用されず、ライト動作時と同様に、アドレス発
生器ＡＤＧで発生したアドレスデータを選択し、カラム
デコーダＣＤＣへ出力する。

【０１０１】また、セレクタＳＥＬに入力される外部ア
ドレスＡ０〜Ａｎもテストライトセット信号が非アクテ
ィブ状態“０”レベルにあるので選択されず、ライトバ
ッファＷＢＦには出力されない。

【０１０２】カラムデコーダＣＤＣでデコードされして
いされたビット線にメモリセルのデータが読み出され、
センスアンプＳＡを介してローカルＩ／Ｏバスからグロ
ーバルＩ／Ｏバスに出力されたメモリセルのデータはデ
ータアンプＤＡＰでさらに増幅される。データアンプＤ
ＡＰで増幅された信号ＲＷＢＳ信号は比較回路ＣＰおよ
び出力データセレクト回路ＤＯＵＴへ入力される。

【０１０３】出力データセレクト回路ＤＯＵＴの回路図
を示した図５を参照すると、テストリードセット信号Ｔ
ＲＳの“０”レベルでグローバルＩ／ＯバスのＲＷＢＳ
Ｔ０を選択し、テストリードセット信号ＴＲＳの“１”
レベルでテストモード時のリードデータＡＴＥＳＴを選
択してＲＢＳ０Ｔ０として出力するセレクタＤＳ０と、
テストリードセット信号ＴＲＳの“０”レベルでグロー
バルＩ／ＯバスのＲＷＢＳＴ１を選択し、テストリード
セット信号ＴＲＳの“１”レベルのときは選択出力線が
プルアップされ、データ出力ＲＢＳ０Ｔ１を“０”で出
力するトランスファゲートＴＦ１と、この組み合わせの
構成をバスの数に対応して設けた構成を備える。

【０１０４】すなわち、Ｉ／Ｏ圧縮テストの時にはＲＢ
Ｓ０Ｔ０のみ有効でリードデータＡＴＥＳＴを出力し、
他の出力ＲＢＳ０Ｔ１〜出力ＲＢＳ０Ｔｎは“０”レベ
ルを出力する。

【０１０５】一方、比較回路ＣＰの回路図を示した図６
を参照すると、メモリセルからリードされた各Ｉ／Ｏの
データと比較回路ＣＰに比較データとして与えられる外
部アドレスのカラムアドレスデータとは１対１で対応し
ており、例えば圧縮されたＩ／Ｏ数が８だった場合、外
部アドレスＡ０〜Ａ７の８つのデータが１対１で対応す
る。

【０１０６】比較回路ＣＰに比較データとして入力され
る外部アドレスＡ０〜Ａｎ（ここでは一例としてｎ＝
３）は、テストリードセット信号が“１”レベルのアク
ティブ状態にあるので、メモリセルからリードしたデー
タ（外部アドレスのカラムアドレスデータとしてライト
されたテストパタン）ＲＷＢＳＴ０〜ＲＷＢＳＴｎ（こ
こでは一例としてｎ＝３）と、それぞれ１ビットずつＥ
Ｘ−ＮＯＲで比較される。

【０１０７】各Ｉ／Ｏ毎に外部アドレスと一致した場
合、すなわち、それぞれのＥＸ−ＮＯＲでの比較判定結
果が等しければ各ＥＸ−ＮＯＲの出力は“１”レベルと
なり、各ＥＸ−ＮＯＲの出力である各Ｉ／Ｏの判定結果
はＮＡＮＤの論理をとり、１つでも不一致で“０”レベ
ルが出力されていれば、ＮＡＮＤの論理なので“１”が
出力される。

【０１０８】結局、比較回路出力ＡＴＥＳＴは判定結果
が全て等しければ“０”レベルとなり、１つでも不一致
データがあれば、比較回路出力ＡＴＥＳＴは“１”レベ
ルとなる。

【０１０９】比較回路ＣＰの出力である１ビットの信号
は、出力データセレクト回路ＤＯＵＴに入力される。出
力データセレクト回路ＤＯＵＴは、テストリードセット
信号が“１”レベルであるから、データアンプＤＡＰの
出力ＲＷＢＳＴではなく比較回路ＣＰの出力ＡＴＥＳＴ
が選択され、アウトプットバッファＯＢＦを介して、１
ビットの信号としてデータ入出力端子の出力端子ＤＱ０
に出力される。

【０１１０】なお、モードレジスタＭＲは、当業者にと
ってよく知られており、また本発明とは直接関係しない
ので、その詳細な構成は省略する。

【０１１１】次に、本発明の半導体記憶装置のテスト方
法を説明する。上述したように、ＳＤＲＡＭの動作で
は、ライトおよびリード動作は、アクティブコマンドＡ
ＣＴ、ライトコマンドＷＲＩＴＥ、プリチャージコマン
ドＰＲＥ、リードコマンドＲＥＡＤにより、その動作を
制御することができるが、Ｉ／Ｏ圧縮テストモードを使
用する場合、テストモードへエントリーすることが必要
となる。

【０１１２】本発明の半導体記憶装置のテスト方法のフ
ローチャートを示した図８を参照すると、テストモード
へのエントリーは、Ｉ／Ｏ圧縮テストモードをモードレ
ジスタＭＲで用意しておき、図６のタイミングチャート
に示したように、モードレジスタ設定コマンドＭＲＳを
用いることによってモードレジスターへアクセスするこ
とで可能となる（ステップＳ１）。

【０１１３】次に、アクティブコマンドＡＣＴにより、
メモリバンクの選択およびロウアドレスが選択され、ワ
ード線が選択される（ステップＳ２）。

【０１１４】アクティブコマンドＡＣＴ実行後にライト
コマンドＷＲＴが入ると、カラムアドレスとしてアドレ
ス発生器ＡＤＧで発生させられた内部アドレスデータを
カラムアドレスバッファＣＡＢに取り込む（ステップＳ
３）。

【０１１５】また、外部アドレスのカラムアドレスデー
タはテストモードイネーブル信号により、ライトバッフ
ァＷＢＦへ取り込まれる。ライトバッファＷＢＦに取り
込まれたデータは、リード・ライトバスを通じてライト
アンプＷＡＰ０〜ＷＡＰｎへと伝えれられ、ライトアン
プＷＡＰ０〜ＷＡＰｎで増幅された信号はグローバルＩ
／ＯおよびローカルＩ／Ｏを介して、カラムアドレスデ
コーダＣＡＤで選択されたＹスイッチを開いてセンスア
ンプＳＡへと伝達される（ステップＳ４）。

【０１１６】センスアンプＳＡでさらに増幅された信号
はビット線を介してメモリセルへ書き込まれる（ステッ
プＳ５）。

【０１１７】次に、プリチャージコマンドＰＲＥが入る
ことで、メモリセルへのリストアおよび、プリチャージ
を実行する（ステップＳ６）。

【０１１８】この時、ライトバッファＷＢＦへと書き込
まれる外部アドレスのカラムアドレスデータから取り込
まれたデータは、メモリセルのビット線干渉を考慮した
様々なデータパターンを書き込むことが可能となる。

【０１１９】リード動作では、アクティブコマンドＡＣ
Ｔ実行後に、リードコマンドＲＥＡＤを入力する。カラ
ムアドレスはライト動作時に使用したカラムアドレスバ
ッファＣＡＢで保持されているアドレスデータが使用さ
れる（ステップＳ７）。

【０１２０】リードコマンドＲＥＡＤが実行されると、
アクティブコマンドＡＣＴでメモリセルのデータがセン
スアンプＳＡで増幅され、カラムデコーダＣＤＣでデコ
ードされたＹスイッチが開き、ローカルＩ／Ｏバスおよ
びグローバルＩ／Ｏバスを介し、リードライトバスを通
じてデータアンプＤＡＰで増幅される。データアンプＤ
ＡＰで増幅されたデータは、外部アドレスのカラムアド
レスデータより取り込まれる比較用データと比較回路Ｃ
Ｐで判定され、判定結果が出力端子ＤＱ０へと伝達され
る（ステップＳ８）。

【０１２１】上述したように、Ｉ／Ｏ圧縮テストモード
時に外部アドレスのカラムアドレスデータをメモリセル
へのライトデータ（テストパタン）として取り込むこと
で、ビット線の干渉を考慮したテストパターンをメモリ
セルへ書き込むことができる。

【０１２２】また、従来はビット線の干渉が起こること
を考慮し、Ｉ／Ｏ圧縮テストモード時ではビット線の干
渉テストは行わず、次工程へとその不良を持ち越してい
たが、本発明によりＩ／Ｏ圧縮テストモード時でもビッ
ト線干渉による不良、例えばメモリセルへのリストアが
ビット線干渉により十分に得られずプリチャージコマン
ドＰＲＥが終了してしまい、次にそのメモリセルへリー
ド動作が行われた場合に、ビット線に十分な差電位が得
られるず誤ったデータをリードしてしまう不良や、リー
ドライトバス、グローバルＩ／ＯおよびローカルＩ／Ｏ
バスのショートを、外部アドレスから様々なテストパタ
ーンデータを書き込むことで、検出することができる。

【０１２３】前述したように、多ビットＤＲＡＭの場
合、選別時などで同時測定個数を増やすために、Ｉ／Ｏ
を圧縮して測定している。例えば、１６Ｉ／Ｏの製品の
場合、テスト効率向上のために見かけ上は、２Ｉ／Ｏの
製品と同じように測定することが可能である。

【０１２４】つまり、８本のＩ／Ｏ線が１本に圧縮され
ている。この場合、この圧縮された８本のＩ／Ｏ線には
基本的に同じデータ“００ｈ”または“ＦＦｈ”が書き
こまれている。中には“ＡＡｈ”のようなデータを書き
込むことができるようにしたものもあるが、基本的に固
定されている。

【０１２５】本発明では、このデータパターンを任意に
作成することでメモリセルの不良検出能力の向上を目指
している。しかも、Ｉ／Ｏ線が圧縮されていないので、
不良Ｂｉｔの特定ができるというメリットがあり、これ
を冗長セルへの置換に用いれば、歩留の向上につなが
る。

【０１２６】ここでの不良とは、メモリセルにおける不
良発生の説明図を示した図９を参照すると、メモリセル
の物理的なパターンはセンスアンプの配置の仕方で変わ
ってくる。単純に“００ｈ”を外部から書き込んでも、
メモリセルへの書き込みはセンスアンプの構成上変わっ
てしまう。

【０１２７】また、メモリセルの隣りのセルのワードお
よびデジット線（隣接配線）が動作状態になった場合、
それにつられて（図中の隣接容量）本来指定していない
はずのメモリセルのワードが僅かながら開いてしまい、
そこからセルにチャージされた電荷がリークしてしまう
等の不良が存在する。

【０１２８】また、隣接配線が全く逆の方向に動作状態
になった場合は、隣接容量を受けて本来必要な電位が得
られず、十分なメモリセルへのライト動作（リストア）
が行われない等の不良もある。

【０１２９】上述した実施形態では、Ｉ／Ｏ圧縮テスト
モード時におけるメモリセルへのビット線の干渉を考慮
したテストパターンデータを、外部アドレスのカラムア
ドレスデータに相当するデータで作成でき、そのテスト
パターンデータをメモリセルに書き込む。

【０１３０】書き込まれたテストパターンデータを読み
出し、かつリード動作時の外部アドレスのカラムアドレ
スデータを比較データとして取り込み、取り込まれた比
較データと比較することにより、その判定結果だけを１
ビット出力するとものである。

【０１３１】上記機能に加えて、ここではセンスアンプ
ＳＡから読み出されたデータをパラレルシリアル変換回
路ＰＳＤでパラレルシリアル変換し、各Ｉ／Ｏのデータ
を順に読み出すことで、不良メモリセル番地が特定でき
るので、冗長回路へ置換することができる。

【０１３２】そのための構成を、第２の実施形態として
説明する。第２の実施形態の構成図を示した図１０を参
照すると、第１の実施形態の構成との相違点は、比較回
路に代えて、データアンプＤＡＰから出力される出力デ
ータをパラレルシリアル変換回路ＰＳＤに入力する。

【０１３３】その他の入力信号として、パラレルシリア
ル変換回路ＰＳＤには、パラレルシリアル・スタート信
号ＰＳＳ（ＰＳＳＴＡＲＴ）とテストリードセット信号
ＴＲＳ（ＴｅｓｔＲｅａｄＳｅｔ）信号と外部クロ
ック信号とを与える。

【０１３４】パラレルシリアル変換回路ＰＳＤの出力は
出力データセレクト回路ＤＯＵＴに出力する構成とした
ことである。それ以外の構成要素は第１の実施形態と同
様であるからここでの構成の説明は省略する。

【０１３５】すなわち、パラレルシリアル変換回路ＰＳ
Ｄの回路図を示した図１１（ａ）およびパラレルシリア
ル変換回路ＰＳＤを適用したときのＳＤＲＡＭの動作説
明用のタイミングチャートを示した図１１（ｂ）を参照
すると、通常動作時のリードデータおよびテストモード
セット信号ＴＭＳをインバータを介して入力する２入力
ＡＮＤと、この２入力ＡＮＤの出力を外部クロック同期
で保持するフリップフロップＦ１と、テストモードセッ
ト信号ＴＭＳが“１”レベルの時にはパラレル信号ＲＷ
ＢＳ１を選択し、“０”レベルの時は前段のフリップフ
ロップＦ１の出力を選択する選択回路ＳＬＬ０と、同様
に２段目以降の後段は、テストモードセット信号ＴＭＳ
が“１”レベルの時にはパラレル信号ＲＷＢＳｎを選択
し“０”レベルの時は前段のフリップフロップＦｎの出
力を選択する選択回路ＳＬＬｎと、選択回路ＳＳＬｎの
出力を外部クロックＣＬＫ同期で保持するＦｎ＋１とか
ら構成する。

【０１３６】上述した構成の動作を説明すると、ライト
コマンドＷＲＴ実行時に、外部アドレスのカラムアドレ
スデータからライトデータをメモリセルに書き込み、リ
ードコマンドＲＥＡＤ実行時に、メモリセルから読み出
されたリードデータは、センスアンプＳＡで増幅され、
カラムスイッチを介してローカルＩ／Ｏに読み出され、
ローカルＩ／ＯからグローバルＩ／Ｏバスおよびリード
バスＲＢＳＴを介してデータアンプＤＡＰで増幅された
後、パラレルシリアル変換回路ＰＳＤに伝達される。

【０１３７】パラレルシリアル変換回路ＰＳＤでは、テ
ストモード信号ＴＭＳが“０”レベルの状態で、データ
アンプＤＡＰの出力ＲＷＢＳ１〜ＲＷＢＳｎを選択し、
外部クロックＣＬＫに同期して各Ｉ／Ｏのデータが、出
力データセレクト回路ＤＯＵＴに順次出力される。

【０１３８】従って、圧縮テストモード時でも全てのＩ
／Ｏを読み出すことができるので、不良メモリセルの特
定もできる。

【０１３９】しかも、本実施形態では、圧縮テストモー
ド時でもすべてのＩ／Ｏを分離し読み出すことができる
ので、本実施形態を使用することにより、ウェハーテス
ト時に不良メモリセルを冗長回路へと置換することがで
きるようになり、選別歩留まりの向上という相乗的な効
果を奏する。

【０１４０】次に、第３の実施形態を図面を参照しなが
ら説明する。第３の実施形態の構成を示した図１２を参
照すると、第１の実施形態との相違点は、コントロール
回路ＣＴＣから供給される第２のモードレジスタ設定コ
マンドＭＲＳ２実行時に、リードおよびライト動作時の
カラムアドレスに対応する外部アドレスのカラムアドレ
スデータを保持し、その保持データをライトバッファＷ
ＢＦにライトデータとして供給し、比較回路ＣＰにリー
ド時にメモリセルからリードしたリードデータと比較す
る比較データとして供給するライトデータ保持回路ＷＲ
Ｈをさらに備えることである。

【０１４１】その他の構成要素は第１の実施形態と同様
であるから、ここでの構成の説明は省略する。

【０１４２】本実施形態の動作説明用タイミングチャー
トを示した図１３を併せて参照すると、本実施形態で
は、リセット後、第１のモードレジスタ設定コマンドＭ
ＲＳ実行によりＩ／Ｏ圧縮テストモードに設定される。

【０１４３】内部・外部アドレス切替信号が“１”レベ
ルになり、第２のモードレジスタ設定コマンドＭＲＳ２
実行によりアドレスラッチ信号が１クロック期間“１”
レベルになり、外部アドレスＡ０〜Ａｎまたは入力デー
タを選択するセレクタＳＥＬ０〜ＳＥＬｎのアドレスラ
ッチＬＡＴ０〜ＬＡＴｎがリセットされる。

【０１４４】さらにテストライトセット信号ＴＷＳが
“１”レベル状態に立ち上がり、セレクタＳＥＬ０〜Ｓ
ＥＬｎの選択回路が非アクティブ状態になり、データ入
力バッファからの入力データがメモリセルに書き込まれ
ないようにデータ転送を遮断する。

【０１４５】このデータ入力バッファからの入力データ
の転送が遮断された状態で、第２のモードレジスタ設定
コマンドＭＲＳ２実行により外部アドレスのカラムアド
レスデータがライトデータ保持回路ＷＲＨに保持される
とともに、その保持されたデータがメモリセルにライト
される。

【０１４６】次のタイミングでアクティブコマンドＡＣ
Ｔ実行によりバンク選択と外部アドレスによりロウアド
レスが選択され、さらに次のタイミングでライトコマン
ドＷＲＴが実行されると、通常動作時と同じ状態で外部
アドレスによりカラムアドレスが選択される。

【０１４７】続いてプリチャージコマンドＰＲＥ、アク
ティブコマンドＡＣＴが実行された後にリードコマンド
ＲＥＡＤが実行されると、次のタイミングでリードデー
タが出力端子に出力される。

【０１４８】上述したように、外部アドレスのカラムア
ドレスデータは、第２のモードレジスタ設定コマンドＭ
ＲＳ２実行時の一度だけライトデータとしてライトデー
タ保持回路ＷＲＨに保持されてライトデータとして用い
られるが、その後のライトコマンドＷＲＴおよびリード
コマンドＲＥＡＤ実行時のカラムアドレスは、従来通り
外部アドレスのカラムアドレスデータとして取り込ま
れ、ライトデータは、入力バッファＩＮＢからセレクタ
ＳＥＬ、ライトバッファＷＢＦを介して取り込む。

【０１４９】本実施形態を適用することにより、アドレ
スデータおよびライトデータを絡めた、よりきめの細か
いテストを実施することができる。

【０１５０】すなわち、ライトデータは第２のモードレ
ジスタ設定コマンドＭＲＳ２により取り込まれているの
で、ロウアドレス、カラムアドレスを自在に変更が可能
となる。つまり、データパターンおよびアドレスのパタ
ーンでメモリセルをより厳しくテストすることができ
る。

【０１５１】

【発明の効果】上述したように、本発明の半導体記憶装
置およびそのテスト方法は、多ビット構成の同期型ＤＲ
ＡＭにおけるテスト時の同時測定個数向上を目的とした
Ｉ／Ｏ圧縮テスト回路の部分に、Ｉ／Ｏ圧縮テストモー
ド時におけるメモリセルへのビット線の干渉を考慮した
テストパターンデータを、外部アドレスのカラムアドレ
スデータに相当するデータで作成でき、そのテストパタ
ーンデータをメモリセルに書き込むとともに、書き込ま
れたテストパターンデータを読み出し、かつリード動作
時の外部アドレスのカラムアドレスデータを比較データ
として取り込み、取り込まれた比較データと比較するこ
とにより、その判定結果だけを１ビット出力する構成を
備えるので、従来ウェハーテスト（多ビットＤＲＡＭの
Ｉ／Ｏ圧縮テスト）時の発見が難しかったビット線の干
渉による不良を従来のテスト効率を損なうことなく発見
することで、選別工程における品質向上、並びに従来不
良を発見できずに次工程へと先送りしていた不良を検出
する事で選別効率を上げるという効果が得られる。

【図面の簡単な説明】

【図１】第１の実施形態の構成を適用した半導体記憶装
置のブロック図である。

【図２】本発明の半導体記憶装置の、入出力回路部とメ
モリセルアレイとを含む主要部の構成を示した図であ
る。

【図３】カラムアドレスバッファＣＡＢに追加されたア
ドレス発生器ＡＤＧの回路図を示した図である。

【図４】セレクタＳＥＬ０〜ＳＥＬｎの回路図である。

【図５】出力データセレクト回路ＤＯＵＴの回路図であ
る。

【図６】比較回路の回路図である。

【図７】動作説明用のタイミングチャートである。

【図８】本発明の半導体記憶装置のテスト方法のフロー
チャートである。

【図９】メモリセルにおける不良発生の説明図である。

【図１０】第２の実施形態の構成図である。

【図１１】（ａ）パラレルシリアル変換回路ＰＳＤの回
路図である。（ｂ）パラレルシリアル変換回路ＰＳＤを適用したとき
のＳＤＲＡＭの動作説明用タイミングチャートである。

【図１２】第３の実施形態の構成図である。

【図１３】第３の実施形態の動作説明用タイミングチャ
ートである。

【図１４】従来のメモリ装置の一例を示す構成図であ
る。

【符号の説明】ＡＤＧアドレス発生器ＣＡＢカラムアドレスバッファＣＤＣカラムデコーダＣＭＤコマンドデコーダＣＰ比較回路ＣＴＣコントロール回路ＤＡＰデータアンプＤＯＵＴ出力データセレクト回路ＤＱ０〜ＤＱｎデータ入力端子ＤＱ０データ出力端子ＩＢＦインプットバッファＩＯＢ入出力バッファＭＡＬメモリセルアレイＭＲモードレジスタＯＢＦアウトプットバッファＲＡＢロウアドレスバッファＲＤＣロウデコーダＳＡセンスアンプＳＥＬ０〜ＳＥＬｎセレクタＷＡＰ０〜ＷＡＰｎライトアンプＷＢＦ０〜ＷＢＦｎライトバッファＷＢＳＴ／ＮバスＷＢＳＴ／ＮバスＷＲＨライトデータ保持回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０１Ｒ 31/28 ＤＦターム(参考） 2G132 AA08 AC03 AC04 AG02 5L106 AA01 AA15 DD03 DD06 DD22 DD23 EE02 5M024 AA91 BB30 BB35 BB40 CC62 CC96 DD33 DD60 DD75 DD83 GG20 HH01 JJ02 JJ20 JJ58 MM05 MM10 PP01 PP02 PP03 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】テストモード時に多ビット構成の同期型
ダイナミック・ランダムアクセス・メモリを複数個同時
測定するＩ／Ｏ圧縮テストパタンとしてライト動作時の
外部アドレスのカラムアドレスデータを選択された所定
バンクのメモリセルに書き込むとともに、リード動作時
の外部アドレスのカラムアドレスデータを比較データと
して前記メモリセル以外の保持手段に保持し、前記メモ
リセルから読み出した前記外部アドレスのカラムアドレ
スデータと前記比較データとを比較した比較結果を１ビ
ット信号で外部へ出力するＩ／Ｏ圧縮手段を備えること
を特徴とする半導体記憶装置。
【請求項２】前記Ｉ／Ｏ圧縮手段が前記外部アドレス
のカラムアドレスデータをメモリセルへ書き込むタイミ
ングは、ライトコマンド実行タイミングに同期する請求
項１記載の半導体記憶装置。
【請求項３】前記外部アドレスのカラムアドレスデー
タが、前記Ｉ／Ｏ圧縮テストパタンとしての任意のデー
タとして前記メモリセルおよび比較手段に供給される請
求項１または２記載の半導体記憶装置。
【請求項４】前記Ｉ／Ｏ圧縮手段が、前記メモリセル
に書き込まれた前記外部アドレスのカラムアドレスデー
タを前記メモリセルから前記Ｉ／Ｏ圧縮テストパタンの
データとして読み出すタイミングは、リードコマンド実
行タイミングに同期する請求項１記載の半導体記憶装
置。
【請求項５】前記Ｉ／Ｏ圧縮手段は、前記ライト動作
時および前記リード動作時とも前記外部アドレスのカラ
ムアドレスデータを受けてロウアドレスデコーダへ出力
するロウアドレスバッファと、前記ライト動作時および
前記リード動作時のカラムアドレスを生成する内部アド
レス生成手段と、この内部アドレス生成手段の出力する
カラムアドレスと前記外部アドレスのカラムアドレスデ
ータとを選択的にカラムデコーダへ出力すカラムアドレ
スバッファと、前記ライト動作時の外部アドレスのカラ
ムアドレスデータを保持するライトバッファと、前記リ
ード動作時に外部から供給される外部アドレスのカラム
アドレスデータを比較データとして、前記メモリセルか
ら読み出した前記外部アドレスのカラムアドレスデータ
と比較する比較手段とで構成する請求項１記載の半導体
記憶装置。
【請求項６】前記カラムアドレスバッファが、前記ラ
イト動作時に外部から供給される外部アドレスのカラム
アドレスを保持し、保持した前記カラムアドレスを前記
リード動作時のカラムアドレスとしてカラムデコーダへ
出力する請求項２記載の半導体記憶装置。
【請求項７】前記Ｉ／Ｏ圧縮手段が前記メモリセルに
書き込む前記外部アドレスのカラムアドレスデータを、
ビット線間の干渉による不良検出用のテストパタンとす
る請求項１，２，３，４，５または６記載の半導体記憶
装置。
【請求項８】前記リードコマンド実行に同期して前記
Ｉ／Ｏ圧縮手段により前記メモリセルから読み出された
前記外部アドレスのカラムアドレスデータと、前記リー
ドコマンド実行時の前記外部アドレスのカラムアドレス
データとはデータ要素が１対１で対応するように予め構
成する請求項５記載の半導体記憶装置。
【請求項９】テストモード時に多ビット構成の同期型
ダイナミック・ランダムアクセス・メモリを複数個同時
測定するＩ／Ｏ圧縮テストパタンとしてライト動作時の
外部アドレスのカラムアドレスデータを選択されたバン
クのメモリセルに書き込み保持し、リード動作時に前記
メモリセルから読み出した前記外部アドレスのカラムア
ドレスデータのパラレルデータをシリアルデータに変換
し外部クロック同期で順次出力して不良メモリセルの特
定用に外部へ出力するＩ／Ｏ圧縮手段を備えることを特
徴とする半導体記憶装置。
【請求項１０】テストモード時に多ビット構成の同期
型ダイナミック・ランダムアクセス・メモリを複数個同
時測定するＩ／Ｏ圧縮テストパタンとしてライト動作時
の直前に外部アドレスのカラムアドレスデータをライト
データおよび比較データとしてライトデータ保持手段に
書き込み保持し、その保持した前記外部アドレスのカラ
ムアドレスデータをライト動作時に選択されたバンクの
メモリセルに書き込むとともに、リード動作時に前記メ
モリセルから読み出した前記外部アドレスのカラムアド
レスデータと前記比較データとを比較した判定結果を１
ビット信号で外部へ出力するＩ／Ｏ圧縮手段を備えるこ
とを特徴とする半導体記憶装置。
【請求項１１】前記Ｉ／Ｏ圧縮手段が前記外部アドレ
スのカラムアドレスデータを前記ライトデータ保持手段
へ書き込むタイミングは、第１のモードレジスタ設定コ
マンドに続く第２のモードレジスタ設定コマンドの実行
タイミングに同期する請求項１０記載の半導体記憶装
置。
【請求項１２】前記Ｉ／Ｏ圧縮手段が、前記第２のモ
ードレジスタ設定コマンドの実行タイミング時のみ前記
外部アドレスのカラムアドレスデータをライトデータお
よび比較データとしてライトデータ保持手段に書き込
み、それ以外のライトコマンドおよびリードコマンド実
行時のカラムアドレスは前記外部アドレスから取り込む
機能を有する請求項１０記載の半導体記憶装置。
【請求項１３】前記Ｉ／Ｏ圧縮手段は、前記ライト動
作時および前記リード動作時の外部アドレスを受けてロ
ウアドレスデコーダへ出力するロウアドレスバッファ
と、前記外部アドレスをカラムデコーダへ出力するカラ
ムアドレスバッファと、前記ライト動作直前に外部から
供給される外部アドレスのカラムアドレスデータを前記
第２のモードレジスタ設定コマンドに応答して保持する
ライトデータ保持手段と、前記ライトデータ保持手段の
保持する外部アドレスのカラムアドレスデータをテスト
リード信号がアクティブ状態の時に前記メモリセルに書
き込むライトバッファと、前記テストリード信号がアク
ティブ状態の時に前記リード動作時のライトデータ保持
手段に保持された前記外部アドレスのカラムアドレスデ
ータと前記メモリセルから読み出した前記外部アドレス
のカラムアドレスデータとを比較する比較手段とで構成
する請求項１０、１１または１２記載の半導体記憶装
置。
【請求項１４】ライト動作時および前記リード動作時
に外部から供給される外部アドレスを受けてロウアドレ
スデコーダへ出力するロウアドレスバッファと、前記外
部アドレスをカラムデコーダへ出力するカラムアドレス
バッファと、前記ライト動作実行直前の外部アドレスの
カラムアドレスデータを前記第２のモードレジスタ設定
コマンド実行に応答して保持するライトデータ保持手段
と、前記ライトデータ保持手段の保持する外部アドレス
のカラムアドレスデータをテストリード信号がアクティ
ブ状態の時にメモリセルに書き込むライトバッファと、
前記テストリード信号がアクティブ状態の時に前記リー
ド動作時のライトデータ保持手段に保持された前記外部
アドレスのカラムアドレスデータを比較データとして、
前記メモリセルから読み出した前記外部アドレスのカラ
ムアドレスデータと比較する比較手段とで構成するＩ／
Ｏ圧縮手段を用い、テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するＩ／Ｏ
圧縮テストパタンとして、前記Ｉ／Ｏ圧縮手段が、ライ
ト動作時の外部アドレスのカラムアドレスデータを選択
されたバンクのメモリセルに書き込むとともに、前記外
部アドレスのカラムアドレスデータを比較データとして
前記メモリセル以外の保持手段に保持させ、リード動作
時に前記メモリセルに格納された前記外部アドレスのカ
ラムアドレスデータを読み出して前記比較データと比較
した判定結果を１ビット信号で外部へ出力することによ
って、前記メモリセルに不良が存在するか否かを示すこ
とを特徴とする半導体記憶装置のテスト方法。
【請求項１５】ライト動作時およびリード動作時とも
外部アドレスを受けてロウアドレスデコーダへ出力する
ロウアドレスバッファと、前記外部アドレスをカラムデ
コーダへ出力するカラムアドレスバッファと、前記ライ
ト動作実行直前の外部アドレスのカラムアドレスデータ
を前記第２のモードレジスタセット信号に応答して保持
するライトデータ保持手段と、前記ライトデータ保持手
段の保持する外部アドレスのカラムアドレスデータをテ
ストリード信号がアクティブ状態の時に、選択されたバ
ンクのメモリセルに書き込むライトバッファと、テスト
リード信号がアクティブ状態の時にメモリセルから読み
出した前記外部アドレスのカラムアドレスデータをパラ
レルシリアル変換手段とで構成するＩ／Ｏ圧縮手段を用
い、テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するＩ／Ｏ
圧縮テストパタンとしてライト動作時の外部アドレスの
カラムアドレスデータを選択されたバンクのメモリセル
に書き込み保持し、リード動作時に前記メモリセルから
読み出した前記外部アドレスのカラムアドレスデータの
パラレルデータを、前記パラレルシリアル変換手段によ
りシリアルデータに変換するとともに、外部クロック同
期で順次出力することによって外部で不良メモリセルを
個別に特定することを特徴とする半導体記憶装置のテス
ト方法。
【請求項１６】ライト動作時およびリード動作時とも
外部アドレス信号を受けて行アドレスデコーダへ出力す
るロウアドレスバッファと、前記外部アドレスをカラム
デコーダへ出力するカラムアドレスバッファと、前記ラ
イト動作実行直前の外部アドレスのカラムアドレスデー
タを第１のモードレジスタ設定コマンドに続く第２のモ
ードレジスタ設定コマンドに応答して保持するライトデ
ータ保持手段と、前記ライトデータ保持手段の保持する
外部アドレスのカラムアドレスデータをテストリード信
号がアクティブ状態の時にメモリセルに書き込むライト
バッファと、前記テストリード信号がアクティブ状態の
時に前記リード動作時のライトデータ保持手段に保持さ
れた前記外部アドレスのカラムアドレスデータとメモリ
セルから読み出した前記外部アドレスのカラムアドレス
データとを比較する比較手段とで構成する前記Ｉ／Ｏ圧
縮手段を用いて、前記Ｉ／Ｏ圧縮手段は、前記第２のモードレジスタ設定
コマンドの実行タイミング時のみ前記外部アドレスのカ
ラムアドレスデータをライトデータおよび比較データと
してライトデータ保持手段に保持させ、ライト動作時に
は、前記ライトデータ保持手段の保持する前記外部アド
レスのカラムアドレスデータをライトコマンド実行時の
外部アドレスの指すメモリセルに格納させ、リード動作
時には、リードコマンド実行時の外部アドレスの指すメ
モリセルに格納された前記外部アドレスのカラムアドレ
スデータを読み出して、前記ライトデータ保持手段の保
持する前記外部アドレスのカラムアドレスデータと比較
した比較結果を１ビット信号で外部へ出力することによ
って、前記メモリセルに不良が存在するか否かを示すこ
とを特徴とする半導体記憶装置のテスト方法。
【請求項１７】ライトまたはリード動作を制御するコ
マンドとして、アクティブコマンド、ライトコマンド、
プリチャージコマンド、リードコマンドを備え、予めＩ
／Ｏ圧縮テストモードをモードレジスターに設定してお
き、前記モードレジスターをモードレジスタ設定コマン
ド実行によりアクセスし、テストモードへのエントリー
をするステップと、前記アクティブコマンド実行により、メモリバンクの選
択およびロウアドレスを選択してワード線を選択するス
テップと、前記アクティブコマンド後の前記ライトコマンド実行に
より、内蔵するアドレス発生回手段で生成した内部アド
レスデータをカラムアドレスバッファに取り込むステッ
プと、テストモードイネーブル信号に応答して外部アドレスの
カラムアドレスデータをライトバッファへ取り込み、グ
ローバルＩ／ＯバスおよびローカルＩ／Ｏバスを介して
カラムアドレスデコーダで選択されたセンスアンプへ伝
達するステップと、前記センスアンプでさらに増幅された前記外部アドレス
のカラムアドレスデータをビット線を介して、選択され
たバンクのメモリセルへ書き込むステップと、プリチャージコマンド実行時に前記メモリセルへのリス
トアおよびプリチャージを実行するステップと、リード動作時に、前記アクティブコマンドおよびリード
コマンドを順次実行し、リード動作時のカラムアドレス
として前記カラムアドレスバッファーに保持された前記
外部アドレスのカラムアドレスデータを用いるステップ
と、前記リードコマンド実行により、前記アクティブコマン
ド実行で選択されたバンクのメモリセルに格納されたデ
ータが、前記ローカルＩ／Ｏおよび前記グローバルＩ／
Ｏを介し、リードライトバスを通じて前記外部アドレス
のカラムアドレスデータから取り込まれた比較用データ
と比較回路で比較判定され、判定結果が出力端子へ伝達
されるステップと、を備えることを特徴とする半導体記
憶装置のテスト方法。