JPH10199294A - モニタ・モードおよびテスタ・モードを備えた内蔵自己検査回路を有する集積回路メモリ素子およびその動作方法 - Google Patents

モニタ・モードおよびテスタ・モードを備えた内蔵自己検査回路を有する集積回路メモリ素子およびその動作方法

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JPH10199294A
JPH10199294A JP9351611A JP35161197A JPH10199294A JP H10199294 A JPH10199294 A JP H10199294A JP 9351611 A JP9351611 A JP 9351611A JP 35161197 A JP35161197 A JP 35161197A JP H10199294 A JPH10199294 A JP H10199294A
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test
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signal
memory device
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JP9351611A
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Danny R Cline
アール．クライン ダニー
Theo J Powell
ジェイ．パウエル テオ
Kuong H Hii
エィチ．ヒイ クオン
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 自己検査モニタ・モードを有する集積回路メ
モリ素子を提供する。 【解決手段】 メモリ素子（１０）は、複数のメモリ・
セルを有するメモリ・アレイ（２６）、および自己検査
選択信号を受け取るように接続された内蔵自己検査回路
（１２）を含む。メモリ素子が自己検査モードにある場
合、内蔵自己検査回路は内部自己検査信号を発生しメモ
リ・アレイを動作させ検査するように動作する。データ
・バッファ（２８）が、内部自己検査信号およびモニタ
・モード信号を受け取るように接続されている。メモリ
素子が自己検査モニタ・モードにある場合、データ・バ
ッファは内部自己検査信号をメモリ素子の端子に接続し
メモリ素子から外部に内部自己検査信号を供給するよう
に動作する。監視対象自己検査信号を用いて、内蔵自己
検査回路の動作検証が可能である。また、監視対象自己
検査信号をテスタ・モードで用いると、他のメモリ素子
の検査も可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に集積回路
メモリ素子の分野に関し、更に特定すれば、モニタ・モ
ードおよび検査・モードを備えた内蔵自己検査（ＢＩＳ
Ｔ：built-in self test）回路を有する集積回路メモリ
素子、およびかかるメモリ素子の動作方法に関するもの
である。
【０００２】
【従来の技術】内蔵自己検査（ＢＩＳＴ）方式は、メモ
リ素子を含む集積回路素子の動作を検査するために用い
ることができる。メモリ素子では、ＢＩＳＴ回路自体を
検証するために用いられている従来の手法では、メモリ
・アレイの小部分(fraction)に対してＢＩＳＴを実行
し、次いでメモリ・アレイ内のデータ値をチェックする
ためにテスタに移行することを伴う。こうして、ＢＩＳ
Ｔの適正な動作の検証が可能となる。加えて、ＢＩＳＴ
動作によって発生したメモリ・アレイ内のデータのあら
ゆる変化も、適切な時点にＢＩＳＴを中断することによ
って検証することができる。このＢＩＳＴ検証手法
は、"A BIST Scheme Using Microprogram ROM for Larg
e Capacity Memories" 1990 International Test Confe
rence, 第８１５〜８２２頁に記載されているような、
従来の集積回路によって用いられている。ＢＩＳＴ回路
を検証するための他の手法には、スキャン(scan)を用い
るか、あるいはサイン(signature) に対する内部検査の
ためのデータを圧縮することが含まれ、後に、それぞれ
予想スキャン・データまたは予想したサインと比較する
ことができる。
【０００３】
【発明が解決しようとする課題】本発明は、集積回路メ
モリ素子の従来のＢＩＳＴ方式の問題および欠点の大幅
な減少または解消を図るものであり、モニタ・モードお
よびテスタ・モードを備えた内蔵自己検査（ＢＩＳＴ）
回路を有する集積回路メモリ素子を提供することを目的
とする。
【０００４】
【課題を解決するための手段】本発明の一態様によれ
ば、自己検査モニタ・モードを有する集積回路メモリ素
子が提供される。このメモリ素子は、複数のメモリ・セ
ルを有するメモリ・アレイを含む。メモリ素子は、更
に、自己検査選択信号を受け取るように接続されている
内蔵自己検査回路を含む。内蔵自己検査回路は、メモリ
素子が自己検査モードにある場合には、メモリ・アレイ
を動作させ検査するための内部自己検査信号を発生する
ように動作可能である。内部自己検査信号およびモニタ
・モード信号を受け取るように、データ・バッファが接
続されている。データ・バッファは、メモリ素子が自己
検査モニタ・モードにある場合、内部自己検査信号をメ
モリ素子の端子に接続し、メモリ素子から外部に内部自
己検査信号を供給するように動作可能である。
【０００５】本発明の別の態様によれば、内蔵自己検査
回路の監視を可能にするための、集積回路メモリ素子の
動作方法が提供される。メモリ素子は、当該メモリ素子
が自己検査モニタ・モードにあることを示すモニタ・モ
ード信号を受け取る。次に、内蔵自己検査回路によって
発生された内部自己検査信号は、自己検査モニタ・モー
ドの指示に応答して、メモリ素子の端子に接続される。
端子は、外部に接続し、内部自己検査信号を監視するた
めに使用可能となっている。
【０００６】本発明の更に別の態様によれば、内蔵自己
検査回路を有する他の集積回路メモリ素子を用いて、集
積回路メモリ素子を検査する方法が提供される。第１メ
モリ素子内の内蔵自己検査回路が発生する内部自己検査
信号は、第１メモリ素子の端子に接続される。第１メモ
リ素子の端子は第２メモリ素子の端子に接続され、第２
メモリ素子が第１メモリ素子からの自己検査信号を受け
取るようにしている。内蔵自己検査回路の自己検査プロ
セスを実行し、自己検査信号を用いて第２メモリ素子を
検査する。次に、第２メモリ素子の検査結果を示す、合
格／不合格信号を発生する。
【０００７】本発明の技術的利点は、集積回路メモリ素
子の出力端子を多重化することによって、外部出力端子
上に選択信号が得られるようにし、ＢＩＳＴ回路内部の
かかる信号を監視可能とした点にある。
【０００８】本発明は、テスタ・モードにおいて監視対
象信号を用いて、他の集積回路メモリ素子の検査を可能
にするという他の技術的利点も提供する。
【０００９】本発明およびその利点は、添付図面との関
連において以下の説明を参照することによって、一層深
く理解することができよう。尚、図面では、同様の参照
番号は同様の構造を示すものとする。
【００１０】
【発明の実施の形態】従来のテスタによってＤＲＡＭお
よびＳＤＲＡＭのような集積回路メモリ素子を検査する
には、通常、クロック、RAS 、CAS 、WE、データ、ＣＳ
およびアドレス信号のような多数の検査信号を必要とす
る。本発明の教示によれば、かかる信号は、内蔵自己検
査（ＢＩＳＴ）回路によって発生され、集積回路メモリ
素子の出力端子上で監視することができる。これによっ
て、他の集積回路メモリ素子を検査するためのテスタ・
モードでＢＩＳＴ回路を用いるだけでなく、ＢＩＳＴ回
路の動作の監視も可能となる。テスタ・モードが可能な
のは、監視対象の信号が、その他の場合には集積回路メ
モリ素子を検査するために用いられるのと同じ信号であ
るからである。本発明によれば、ＢＩＳＴ回路を有する
メモリ・チップをシステムに含ませることや、ＢＩＳＴ
回路を有するメモリ・チップにコマンドを発行し、他の
システム・メモリ・チップを検査することによって、シ
ステム・メモリを検査することも可能である。
【００１１】図１は、本発明の教示による、モニタ・モ
ードを備えた内蔵自己検査回路１２を有する集積回路メ
モリ素子の一実施例のブロック図である。集積回路メモ
リ素子は、全体として１０で示してある。通常動作モー
ドでは、メモリ素子１０は、外部クロックや、アドレ
ス、RAS 、CAS およびWEを含む制御信号を受け取り、従
来のメモリ・アレイと同様に機能する。しかしながら、
内蔵自己検査モニタ・モードでは、ＢＩＳＴ回路１２が
メモリ素子１０の出力端子にある監視検査信号を供給す
るように動作可能となる。モニタ・モードの間、検査信
号は出力端子(DQ0:31) と多重化し、ＢＩＳＴモニタ・
モード選択信号を用いてこれらを選択することによっ
て、メモリ素子１０から出力される。図２は、外部入出
力（ＩＯ）端子にインターフェースする従来のＤＱバッ
ファの前に配したマルチプレクサ回路の一実施例を示
す。メモリ素子１０が通常モードにある場合、通常ＤＱ
イネーブル信号は論理高であり、ＤＱバッファは内部メ
モリ・アレイに接続されている。メモリ素子１０がＢＩ
ＳＴモニタ・モードにある場合、通常ＤＱイネーブル信
号は論理低であり、ＤＱバッファはＢＩＳＴ回路１２内
部からの信号に接続されている。
【００１２】図１の実施例に示すように、メモリ素子１
０の従来のメモリ・アレイ動作は、クロック・バッファ
１４を含むことができ、クロック・バッファ１４がクロ
ック信号CLK を受け取る。アドレス・バッファ１８はア
ドレス・データA(0:13) を受け取り、制御バッファ２０
は制御信号RAS, CASおよびWEを受け取る。次に、主制御
ブロック１６は、クロック・バッファ１４からの信号、
および制御バッファ２０からの信号を受け取る。アドレ
ス・バッファ１８は、メモリ・セル２６内部のセルを選
択するために、アドレス・データを行デコーダ２２およ
び列デコーダ２４に供給する。リード・モードでは、メ
モリ・アレイ２６からの出力データはＤＱバッファ２８
に供給され、一方ＤＱバッファ２８は出力データを出力
端子DQ(0:31)に供給する。また、ＤＱバッファ２８は、
ＢＩＳＴ回路１２から、多重化信号DQM(0:3)および監視
対象信号を受け取る。更に、ＤＱバッファ２８は、モニ
タ・モード選択信号DFT MONITOR MODE を受け取る。こ
の信号は、出力端子DQ(0:31)が、メモリ・アレイ１６か
らのデータまたはＢＩＳＴ回路１２内の監視対象信号か
らのデータのどちらを供給しているのかについて判定を
行う。
【００１３】図１の実施例では、ＢＩＳＴ回路１２は、
アドレス・データA(0:13) および制御信号CSを受け取る
ＢＩＳＴ検出器３０を含む。発振器３２がクロック信号
をクロック・バッファ１４およびプログラム・カウンタ
３４に供給する。ＢＩＳＴ検出器３０は、メモリ素子１
０がＢＩＳＴモードにあるか否かについてチェックを行
い、発振器３２は、内部検査のため、ならびにモニタお
よびテスタ動作のために、内部ＢＩＳＴクロックを発生
する。プログラム・カウンタ３４および検出器３６は、
ＲＯＭ３８からのどのワードを指示してＲＯＭ３８内に
格納されている検査アルゴリズムを実行するかについて
の選択を行う。タイミング発生器４０は、ＲＯＭ３８か
らの信号を受け取り、メモリ・アレイの検査の間用いる
ための検査信号を制御バッファ２８に供給する。一実施
例では、タイミング発生器４０は、検査動作に適した３
つのタイミング・セットの内１つを選択することができ
る。データ発生回路４２は、検査のためにどのデータを
メモリ・アレイ２６に書き込むべきかを決定すると共
に、そのデータを合格／不合格比較回路４４に供給し、
メモリ・アレイ２６が正しく検査したか否かについて判
定を行う。更に、ＢＩＳＴ回路１２は、メモリ・アレイ
２６のサブセットを検査可能にするための、アドレス範
囲レジスタ４６も含む。アドレス・カウンタ４８は、検
査中に使用するためのアドレス信号を、アドレス・バッ
ファ１８および出力マルチプレクサ５２に供給する。イ
ネーブル検査ユニット(enabled test unit) ５０は、特
定の検査モードの間にどの検査がイネーブルされたのか
を記憶し、信号をＲＯＭ３８に供給することによって、
適切な検査アルゴリズムを実行可能とする。
【００１４】更に、ＢＩＳＴ回路１２は、多重化信号を
ＤＱバッファ２８に供給する出力マルチプレクサ５２も
含む。出力マルチプレクサ５２は、ＢＩＳＴ回路１２か
らの監視対象信号をＤＱバッファ２８に供給するように
動作し、これらの信号を監視すると共にメモリ素子１０
外部で使用できるようにする。出力マルチプレクサ５２
が図示の実施例で使用されるのは、ＢＩＳＴ回路１２内
部で監視可能な信号の数が、ＤＱバッファ２８からの使
用可能な出力端子の数を上回るからである。使用可能な
出力端子が多い場合、出力マルチプレクサ５２は不要で
あることは理解されよう。かかる場合、ＢＩＳＴ回路１
２内の全てのキー信号は、メモリ素子１０の別個の端子
において監視および供給が可能となる。
【００１５】図２は、本発明の教示によるＤＱバッファ
２８の一実施例を示す。図示のように、ＤＱバッファ２
８は、セレクタ回路６０および通常のＤＱバッファ６２
を含む。通常のＤＱバッファ６２は多重化信号DQM(0:3)
を受け取り、出力端子上に出力信号DQ(0:31)を発生す
る。セレクタ回路６０は、パス・ゲート６４、反転器６
６、パス・ゲート６８、および反転器７０を含む。パス
・ゲート６４は、メモリ・アレイ２６および通常のＤＱ
バッファ６２間でデータを伝達する。図示のように、パ
ス・ゲート６４は、通常ＤＱイネーブル信号NORMAL DQ
ENABLEに基づいて、オンまたはオフに切り替えられる。
同様に、パス・ゲート６８も、図示のように、モニタ・
モード選択信号DFT MONITOR MODEによって、オンまたは
オフに切り替えられる。パス・ゲート６８は、ＢＩＳＴ
回路１２および通常のＤＱバッファ６２間で情報を伝達
する。図示の実施例では、ＢＩＳＴ回路１２からの出力
は、出力マルチプレクサ５２によって受け取られる。図
示のように、監視対象信号は、アドレス信号、RAS 、CA
S 、WE、CLK 、データ、合格／不合格、および終了信号
を含むことができる。メモリ素子１０の動作の間、通常
モードまたはモニタ・モードが選択可能であるが、双方
を選択することはできない。
【００１６】図３は、本発明の教示による、テスタ・モ
ードを備えたＢＩＳＴ回路を有する集積回路メモリ素子
の一実施例のブロック図である。図３に示すように、第
１メモリ素子８０はＢＩＳＴ回路を含む。メモリ素子８
０は、図示のように、検査信号RAS 、CAS 、WE、アドレ
ス・データ、ライト・データ、および予測データを供給
する。これらの信号は、図１および図２に関して説明し
たように、ＢＩＳＴ回路内部からの監視対象信号であ
る。第２メモリ素子８２は、メモリ素子８０によって検
査されるメモリ素子であり、ＢＩＳＴ回路は不要であ
る。メモリ素子８２は、メモリ素子８０から検査信号を
受け取り、これらの信号に基づいて検査される。
【００１７】次に、メモリ素子８２からの出力データ
が、偶数データ比較器８４および奇数データ比較器８６
に供給され、出力データを予測データと比較する。次
に、信号N1およびN2がメモリ素子８０に返送される。す
ると、メモリ素子８０は、メモリ素子８２が合格したか
否かを示す合格／不合格信号PASS-FAIL を供給する。図
３の実施例によれば、RAS 、CAS 、WE、およびクロック
信号は波形であり、制御信号およびADDR0-ADDR13信号
は、メモリ素子８０内のＢＩＳＴ回路からのメモリ・ア
ドレス信号である。ライト・データ信号WRITEDATA0およ
びWRITEDATA1は、検査のためにメモリ素子８２に書き込
まれるデータである。２つのデータ値があるので、奇数
メモリ・セルおよび偶数メモリ・セル間の交替パターン
を用いることができる。偶数データ比較器８４は、偶数
出力端子について、メモリ素子８２からのデータ値と予
測値とを比較する比較器である。奇数データ比較器８６
は、奇数出力端子について、メモリ素子８２からのデー
タ値と予測値とを比較する比較器である。信号N1, N2
は、それぞれ、偶数および奇数結果であり、メモリ素子
８０の別の端子に入力される。メモリ素子８０はこの結
果を組み合わせ、メモリ素子８２に対する合格／不合格
結果を出力する。あるいは、N1およびN2を組み合わせた
結果は、メモリ素子８０外部で組み合わせることも可能
である。
【００１８】図４は、本発明の教示による、複数のシス
テム・メモリ・チップを検査するために用いられる、テ
スタ・モードを備えた内蔵自己検査回路を有する集積回
路メモリ素子の一実施例のブロック図である。図示のよ
うに、メモリ素子９０は、先に論じたような、内蔵自己
検査回路を有する。テスタ・モードにある場合、メモリ
素子９０は、複数のシステム・メモリ素子９２を検査す
るために用いることができる。システム・メモリ素子９
２は内蔵自己検査回路を有する必要はない。メモリ選択
シーケンサ９３を用いて、現在検査中のいずれかのメモ
リ素子９２に対して、メモリ素子９０およびメモリ素子
９２に選択信号を供給することができる。
【００１９】マルチプレクサ９４，９６，９８は、メモ
リ検査ユニット１００が、メモリ素子９０からの監視対
象信号を選択的に、検査対象のメモリ素子９２に接続で
きるようにする。メモリ検査ユニット１００は、通常の
クロック、アドレス信号およびデータ、ならびにメモリ
素子９０から到達するこれらと同じ信号間で選択を行
う。次に、偶数データ比較器１０２および奇数データ比
較器１０４が、検査対象のメモリ素子９２からのデータ
を予測データと比較し、メモリ素子９０に結果を示す信
号を供給する。次に、メモリ素子９０は、検査対象のメ
モリに関する合格／不合格信号を供給する。図４の実施
例は、内蔵自己検査回路を有するメモリ素子９０をシス
テム内に埋め込み、自己検査コマンドに応答してメモリ
素子９０が他のメモリ素子９２を検査できるようにした
ものである。メモリ選択シーケンサ９３は、検査対象の
メモリ素子９２を選択し、各メモリ素子９２上で選択信
号CSを用いて１つの素子を選択する。メモリ選択シーケ
ンサ９３は、どのメモリ素子９２が、メモリ素子９０か
らのテスタ信号および比較器１０２，１０４への出力デ
ータを使用すべきかについて制御を行う。
【００２０】以上、本発明について詳細に説明したが、
特許請求の範囲によって規定される本発明の精神および
範囲から逸脱することなく、種々の変更、代用および改
造が本発明には可能であることは理解されよう。
【００２１】以上の説明に関して、更に以下の項を開示
する。 （１）集積回路メモリ素子であって、複数のメモリ・セ
ルを有するメモリ・アレイであって、アレイ・アドレス
信号およびアレイ制御信号に応答して、前記メモリ・セ
ル内にデータを格納し、該メモリ・セルに格納されてい
るデータを表すアレイ出力信号を供給するように動作可
能な前記メモリ・アレイと、前記メモリ素子が自己検査
モードにあるか否かを示す自己検査選択信号を受け取る
ように接続されている内蔵自己検査回路であって、内部
自己検査信号を発生し、前記メモリ素子が自己検査モー
ドにある場合に、前記メモリ・アレイを作動させ検査す
るように動作可能な前記内蔵自己検査回路と、前記内部
自己検査信号と、前記メモリ素子が自己検査モニタ・モ
ードにあるか否かを示すモニタ・モード信号とを受け取
るように接続されているデータ・バッファであって、前
記内部自己検査信号を前記メモリ素子の端子に接続し、
前記メモリ素子が自己検査モニタ・モードにある場合
に、前記メモリ素子から外部に前記内部自己検査信号を
供給するように動作可能な前記データ・バッファと、か
ら成る集積回路メモリ素子。 （２）前記メモリ素子から外部に供給される前記内部自
己検査信号は、テスタに接続され、前記内蔵自己検査回
路の動作を検証する第１項記載の集積回路メモリ素子。 （３）前記メモリ素子から外部に供給される前記内部自
己検査信号は、第２メモリ素子に接続され、前記第２メ
モリ素子の動作を検査する第１項記載の集積回路メモリ
素子。 （４）前記データ・バッファは、前記内部自己検査信号
を前記メモリ素子のデータ端子に接続するように動作可
能である第１項記載の集積回路メモリ素子。 （５）前記自己検査信号は、内部メモリ・アドレス信
号、制御信号、およびデータ信号、ならびに内部合格／
不合格信号を含み、前記内部メモリ・アドレス信号、制
御信号、およびデータ信号は、前記メモリ素子が自己検
査モードにある場合に、前記メモリ・アレイを動作させ
るために用い、前記内部合格／不合格信号は自己検査の
結果を示す、第１項記載の集積回路メモリ素子。 （６）前記内蔵自己検査回路は、前記内部メモリ・アド
レス信号、前記内部メモリ制御信号、および前記合格／
不合格信号を受け取るように接続された出力マルチプレ
クサを備えており、前記出力マルチプレクサは、前記内
部メモリ・アドレス信号、前記内部メモリ制御信号、お
よび前記合格／不合格信号の一部を選択し、前記メモリ
素子のデータ・バッファに接続するように動作可能であ
る、第５項記載の集積回路メモリ素子。
【００２２】（７）集積回路メモリ素子に内蔵自己検査
回路の監視を可能とするための動作方法であって、前記
メモリ素子が自己検査モニタ・モードにあることを示す
モニタ・モード信号を受け取るステップと、自己検査モ
ニタ・モードの指示に応答して、前記内蔵自己検査回路
が発生した内部自己検査信号を、前記メモリ素子の端子
に接続し、該端子から外部に接続し、前記内部自己検査
信号を監視可能とするステップと、から成る方法。 （８）前記メモリ素子の端子をテスタに接続し、前記監
視された内部自己検査信号に基づいて、前記内蔵自己検
査回路の動作を検証するステップを更に含む第７項記載
の方法。 （９）前記接続するステップは、前記内部自己検査信号
を前記メモリ素子のデータ端子に接続するステップを含
む第７項記載の方法。 （１０）前記内部自己検査信号は、内部メモリ・アドレ
ス信号、制御信号、およびデータ信号、ならびに内部合
格／不合格信号を含み、前記内部メモリ・アドレス信
号、制御信号、およびデータ信号は、前記メモリ素子が
自己検査モードにある場合に、メモリ・アレイを動作さ
せるために用い、前記内部合格／不合格信号は自己検査
の結果を示す、第７項記載の方法。 （１１）前記接続するステップは、前記内部メモリ・ア
ドレス信号、前記内部メモリ制御信号、および前記合格
／不合格信号の一部を前記メモリ素子の前記端子に接続
するステップを含む第９項記載の方法。
【００２３】（１２）内蔵自己検査回路を有する他の集
積回路メモリ素子を用いて集積回路メモリ素子を検査す
る方法であって、第１メモリ素子内の内蔵自己検査回路
によって発生された内部自己検査信号を、前記第１メモ
リ素子の端子に接続するステップと、前記第１メモリ素
子の前記端子を第２メモリ素子の端子に接続することに
よって、前記第２メモリ素子が前記第１メモリ素子から
前記自己検査信号を受け取るステップと、前記内蔵自己
検査回路の自己検査プロセスを実行し、前記自己検査信
号を用いて前記第２メモリ素子を検査するステップと、
前記第２メモリ素子を検査した結果を示す合格／不合格
信号を供給するステップと、から成ることを特徴とする
方法。 （１３）前記自己検査プロセスを実行するステップは、
前記第２メモリ素子にデータを書き込むステップと、前
記第２メモリ素子からデータを読み出すステップと、前
記第２メモリから読み出した前記データを予測データと
比較するステップと、から成る第１２項記載の方法。 （１４）前記比較するステップは、前記第１メモリ素子
の外部において行われる第１３項記載の方法。 （１５）前記比較するステップは、前記第１メモリ素子
内部において行われる第１３項記載の方法。 （１６）前記接続するステップ、前記接続するステッ
プ、前記実行するステップ、および前記供給するステッ
プを繰り返し行い、複数のシステム・メモリ素子を検査
する第１２項記載の方法。 （１７）前記接続するステップ、前記接続するステッ
プ、前記実行するステップ、および前記供給するステッ
プは、システム・メモリ検査プロセスの制御の下で行わ
れる第１６項記載の方法。 （１８）前記第２メモリ素子は内蔵自己検査回路を有す
る第１２項記載の方法。
【００２４】（１９）自己検査モニタ・モードを有する
集積回路メモリ素子１０を提供する。メモリ素子１０
は、複数のメモリ・セルを有するメモリ・アレイ２６を
含む。メモリ素子１０は、更に、自己検査選択信号を受
け取るように接続された内蔵自己検査回路１２も含む。
内蔵自己検査回路１２は、メモリ素子１０が自己検査モ
ードにある場合に、内部自己検査信号を発生しメモリ・
アレイ２６を動作させ検査するように動作可能である。
データ・バッファ２８が、内部自己検査信号およびモニ
タ・モード信号を受け取るように接続されている。デー
タ・バッファ２８は、メモリ素子１０が自己検査モニタ
・モードにある場合に、内部自己検査信号をメモリ素子
１０の端子に接続し、メモリ素子１０から外部に内部自
己検査信号を供給するように動作可能である。監視対象
自己検査信号を用いて、内蔵自己検査回路１２の動作検
証が可能である。また、監視対象自己検査信号をテスタ
・モードで用いると、他のメモリ素子の検査も可能とな
る。
【図面の簡単な説明】
【図１】本発明の教示による、モニタ・モードを備えた
内蔵自己検査回路を有する集積回路メモリ素子の一実施
例のブロック図。
【図２】本発明の教示による、モニタ・モードを備えた
内蔵自己検査回路を有する集積回路メモリ素子の一実施
例のブロック図。
【図３】本発明の教示による、テスタ・モードを備えた
内蔵自己検査回路を有する集積回路メモリ・チップの一
実施例のブロック図。
【図４】本発明の教示による、複数のシステム・メモリ
・チップを検査する際に用いるテスタ・モードを備えた
内蔵自己検査回路を有する集積回路メモリ素子の一実施
例のブロック図。
【符号の説明】
１０ 集積回路メモリ素子 １２ 内蔵自己検査回路 １４ クロック・バッファ １６ 主制御ブロック １８ アドレス・バッファ ２０ 制御バッファ ２２ 行デコーダ ２４ 列デコーダ ２６ メモリ・アレイ ２８ ＤＱバッファ ３０ ＢＩＳＴ検出器 ３２ 発振器 ３４ プログラム・カウンタ ３６ 検出器 ３８ ＲＯＭ ４０ タイミング発生器 ４２ データ発生回路 ４４ 合格／不合格比較回路 ４６ アドレス範囲レジスタ ４８ アドレス・カウンタ ５０ イネーブル検査ユニット ５２ 出力マルチプレクサ ６０ セレクタ回路 ６２ ＤＱバッファ ６４ パス・ゲート ６６ 反転器 ６８ パス・ゲート ７０ 反転器 ８０ 第１メモリ素子 ８２ 第２メモリ素子 ８４ 偶数データ比較器 ８６ 奇数データ比較器 ９０ メモリ素子 ９２ システム・メモリ素子 ９３ メモリ選択シーケンサ ９４，９６，９８ マルチプレクサ １００ メモリ検査ユニット １０２，１０４ 比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クオン エィチ．ヒイ アメリカ合衆国テキサス州マーフィ，サン セット ドライブ 174

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 集積回路メモリ素子であって、 複数のメモリ・セルを有するメモリ・アレイであって、
    アレイ・アドレス信号およびアレイ制御信号に応答し
    て、前記メモリ・セル内にデータを格納し、該メモリ・
    セルに格納されているデータを表すアレイ出力信号を供
    給するように動作可能な前記メモリ・アレイと、 前記メモリ素子が自己検査モードにあるか否かを示す自
    己検査選択信号を受け取るように接続されている内蔵自
    己検査回路であって、内部自己検査信号を発生し、前記
    メモリ素子が自己検査モードにある場合に、前記メモリ
    ・アレイを作動させ検査するように動作可能な前記内蔵
    自己検査回路と、 前記内部自己検査信号と、前記メモリ素子が自己検査モ
    ニタ・モードにあるか否かを示すモニタ・モード信号と
    を受け取るように接続されているデータ・バッファであ
    って、前記内部自己検査信号を前記メモリ素子の端子に
    接続し、前記メモリ素子が自己検査モニタ・モードにあ
    る場合に、前記メモリ素子から外部に前記内部自己検査
    信号を供給するように動作可能な前記データ・バッファ
    と、から成る集積回路メモリ素子。
  2. 【請求項２】 集積回路メモリ素子に内蔵自己検査回路
    の監視を可能とするための動作方法であって、 前記メモリ素子が自己検査モニタ・モードにあることを
    示すモニタ・モード信号を受け取るステップと、 自己検査モニタ・モードの指示に応答して、前記内蔵自
    己検査回路が発生した内部自己検査信号を、前記メモリ
    素子の端子に接続し、該端子から外部に接続し、前記内
    部自己検査信号を監視可能とするステップと、から成る
    方法。
JP9351611A 1996-12-19 1997-12-19 モニタ・モードおよびテスタ・モードを備えた内蔵自己検査回路を有する集積回路メモリ素子およびその動作方法 Pending JPH10199294A (ja)

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