JPH09128998A - テスト回路 - Google Patents
テスト回路Info
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- JPH09128998A JPH09128998A JP7282954A JP28295495A JPH09128998A JP H09128998 A JPH09128998 A JP H09128998A JP 7282954 A JP7282954 A JP 7282954A JP 28295495 A JP28295495 A JP 28295495A JP H09128998 A JPH09128998 A JP H09128998A
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- test
- signal
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】ダイナミックメモリのテスト回路において、チ
ップ内で合否判定するファーストページモードの機能テ
ストを可能にする。 【解決手段】コンペア制御ブロック７Ａが、信号ＲＡＳ
の活性化時の信号ＣＡＳの非活性化に応答してコンペア
判定信号φ１を発生するコンペア判定信号発生回路７１
を備える。
ップ内で合否判定するファーストページモードの機能テ
ストを可能にする。 【解決手段】コンペア制御ブロック７Ａが、信号ＲＡＳ
の活性化時の信号ＣＡＳの非活性化に応答してコンペア
判定信号φ１を発生するコンペア判定信号発生回路７１
を備える。
Description
【０００１】
【発明の属する技術分野】本発明はテスト回路に関し、
特にダイナミックメモリのテスト回路に関する。
特にダイナミックメモリのテスト回路に関する。
【０００２】
【従来の技術】メモリの大容量化にともないそのテスト
時間は大幅に増大しており１６ＭＤＲＡＭ以後深刻な問
題となっている。その対策として、チップ内部にテスト
回路を搭載し、通常の機能とは異なるテストモードに切
替え（以下エントリ）てテストを行う方法がある。
時間は大幅に増大しており１６ＭＤＲＡＭ以後深刻な問
題となっている。その対策として、チップ内部にテスト
回路を搭載し、通常の機能とは異なるテストモードに切
替え（以下エントリ）てテストを行う方法がある。
【０００３】テスト時間短縮のためのテストモードとし
ては、まず、アドレスを短縮し複数のメモリセルに同時
にデータを書込み、あるいは複数のメモリセルから同時
にデータを読出し、それらのデータの一致を検出し、一
致していれば“Ｈ”を，不一致ならば“Ｌ”をそれぞれ
出力するデータ比較法によるテストモードが挙げられ
る。しかしながら通常の高機能テスタを使用する場合は
１台のテスタで同時にテスト可能なＤＵＴ（Ｄｅｖｉｃ
ｅ Ｕｎｄｅｒ Ｔｅｓｔ）はせいぜい１６ＤＵＴ程度
なので、この方法によってもテスト時間の短縮は十分で
はない。このような背景があり、１６ＭＤＲＡＭ以降開
発された大容量ＤＲＡＭに対しては、１枚のテストボー
ドに２００〜３００ＤＵＴといった多数のＤＵＴの装着
可能なモニタＢＴ装置の活用を主体としたテスト方法に
移行しつつある。しかし実際にはこの種のモニタＢＴ装
置を用いてもテスト効率はあまり向上しない。
ては、まず、アドレスを短縮し複数のメモリセルに同時
にデータを書込み、あるいは複数のメモリセルから同時
にデータを読出し、それらのデータの一致を検出し、一
致していれば“Ｈ”を，不一致ならば“Ｌ”をそれぞれ
出力するデータ比較法によるテストモードが挙げられ
る。しかしながら通常の高機能テスタを使用する場合は
１台のテスタで同時にテスト可能なＤＵＴ（Ｄｅｖｉｃ
ｅ Ｕｎｄｅｒ Ｔｅｓｔ）はせいぜい１６ＤＵＴ程度
なので、この方法によってもテスト時間の短縮は十分で
はない。このような背景があり、１６ＭＤＲＡＭ以降開
発された大容量ＤＲＡＭに対しては、１枚のテストボー
ドに２００〜３００ＤＵＴといった多数のＤＵＴの装着
可能なモニタＢＴ装置の活用を主体としたテスト方法に
移行しつつある。しかし実際にはこの種のモニタＢＴ装
置を用いてもテスト効率はあまり向上しない。
【０００４】モニタＢＴ装置のテストボードの一例を示
す図６を参照して上記理由を説明すると、このモニタＢ
Ｔテストボードは４ビット（×４）のＤＵＴを１６列×
１５行＝２４０ＤＵＴ装着でき、モニタＢＴ装置側では
１枚のテストボード当り６４台のドライバ／コンパレー
タを備える。
す図６を参照して上記理由を説明すると、このモニタＢ
Ｔテストボードは４ビット（×４）のＤＵＴを１６列×
１５行＝２４０ＤＵＴ装着でき、モニタＢＴ装置側では
１枚のテストボード当り６４台のドライバ／コンパレー
タを備える。
【０００５】したがって１本のデータバスには１５ＤＵ
Ｔ分のＩ／Ｏを接続する。反転ロウアドレスストローブ
信号（ＢＲＡＳ），反転カラムアドレスストローブ信号
（ＢＣＡＳ），反転ライトイネーブル信号（ＢＷＥ）の
各クロック信号およびアドレス信号は全てのＤＵＴに接
続される。テスト動作の制御用の反転オペレーションイ
ネーブル信号（ＢＯＥ）はＢＯＥ１〜ＢＯＥ１５として
１〜１５の各ブロックに独立して分配され、これらＢＯ
Ｅ１〜ＢＯＥ１５の各々は、別々のクロックを供給して
個別に動作させることができる。このテストボードで１
度に全ＤＵＴをテストしようとすると、データ出力時に
は１本のデータバスに接続された１５のＤＵＴが同時に
データ出力を行なうため、各ＤＵＴのデータ同志が衝突
し各ＤＵＴの合否の判定ができない。したがって、例え
ばブロック１の１６ＤＵＴをテストする場合はブロック
１以外のＢＯＥ２〜ＢＯＥ１５を“Ｈ”に固定し、ブロ
ック１対応のＢＯＥ１のみクロッキングすることによる
ブロック１のみのテストしかできず、結局ブロック１〜
１５を計１５回に分けてテストせざるを得ない。したが
って、２４０ＤＵＴのテストに費やすテスト時間は、
（一度に全ＤＵＴのテストが可能な場合）×１５とな
る。さらにビット数の多い品種では、このブロック分割
数（×４では１５）を（Ｉ／Ｏ数）／４倍にしてテスト
しなければならないためテスト効率はますます低下す
る。また、モニタＢＴ装置はコンパレータ数に制約があ
るため、従来はモニタＢＴ装置を使用した場合の効率の
頭打ちは避けられないものであった。
Ｔ分のＩ／Ｏを接続する。反転ロウアドレスストローブ
信号（ＢＲＡＳ），反転カラムアドレスストローブ信号
（ＢＣＡＳ），反転ライトイネーブル信号（ＢＷＥ）の
各クロック信号およびアドレス信号は全てのＤＵＴに接
続される。テスト動作の制御用の反転オペレーションイ
ネーブル信号（ＢＯＥ）はＢＯＥ１〜ＢＯＥ１５として
１〜１５の各ブロックに独立して分配され、これらＢＯ
Ｅ１〜ＢＯＥ１５の各々は、別々のクロックを供給して
個別に動作させることができる。このテストボードで１
度に全ＤＵＴをテストしようとすると、データ出力時に
は１本のデータバスに接続された１５のＤＵＴが同時に
データ出力を行なうため、各ＤＵＴのデータ同志が衝突
し各ＤＵＴの合否の判定ができない。したがって、例え
ばブロック１の１６ＤＵＴをテストする場合はブロック
１以外のＢＯＥ２〜ＢＯＥ１５を“Ｈ”に固定し、ブロ
ック１対応のＢＯＥ１のみクロッキングすることによる
ブロック１のみのテストしかできず、結局ブロック１〜
１５を計１５回に分けてテストせざるを得ない。したが
って、２４０ＤＵＴのテストに費やすテスト時間は、
（一度に全ＤＵＴのテストが可能な場合）×１５とな
る。さらにビット数の多い品種では、このブロック分割
数（×４では１５）を（Ｉ／Ｏ数）／４倍にしてテスト
しなければならないためテスト効率はますます低下す
る。また、モニタＢＴ装置はコンパレータ数に制約があ
るため、従来はモニタＢＴ装置を使用した場合の効率の
頭打ちは避けられないものであった。
【０００６】この対策として、モニタＢＴ装置で全チッ
プを一度にテスト可能としたものがオンチップコンペア
テストモードである。上記問題の原因は、全チップに対
し同時にデータ出力サイクルを行なうとデータバス上で
複数のＤＵＴの出力データ同志が衝突することである。
したがって、もしメモリセルの読出しデータをチップ外
に出力せず、チップ内部で合否の判定を行なえばこの問
題を回避できる。この合否判定結果はチップ内部にラッ
チしておき、全メモリセルのテスト後に上記合否判定結
果をブロックごとにモニＢＴテストボードのデータバス
に出力しコンパレートすればよい。チップのテスト時間
に比べ、この合否判定結果の出力は１サイクルで済み時
間的に非常に短かいので、１５ブロックに分けて行なっ
ても全く問題にならない。例えば合否判定結果出力サイ
クルを１μｓで行なったとしても１５μｓにしかならな
い。このときのトータルテスト時間は（チップテスト時
間＋１５μｓ）であり、全チップを一度にテストできた
場合とほぼ等しい。これがオンチップコンペアテストモ
ードの考え方である。
プを一度にテスト可能としたものがオンチップコンペア
テストモードである。上記問題の原因は、全チップに対
し同時にデータ出力サイクルを行なうとデータバス上で
複数のＤＵＴの出力データ同志が衝突することである。
したがって、もしメモリセルの読出しデータをチップ外
に出力せず、チップ内部で合否の判定を行なえばこの問
題を回避できる。この合否判定結果はチップ内部にラッ
チしておき、全メモリセルのテスト後に上記合否判定結
果をブロックごとにモニＢＴテストボードのデータバス
に出力しコンパレートすればよい。チップのテスト時間
に比べ、この合否判定結果の出力は１サイクルで済み時
間的に非常に短かいので、１５ブロックに分けて行なっ
ても全く問題にならない。例えば合否判定結果出力サイ
クルを１μｓで行なったとしても１５μｓにしかならな
い。このときのトータルテスト時間は（チップテスト時
間＋１５μｓ）であり、全チップを一度にテストできた
場合とほぼ等しい。これがオンチップコンペアテストモ
ードの考え方である。
【０００７】このオンチップコンペアテストモード機能
を有する従来のテスト回路をブロックで示す図７を参照
すると、この従来のテスト回路は、通常のダイナミック
メモリ回路を構成するデータインバッファ１と、メモリ
セルアレイ２と、第０〜第３各データバス３０〜３３か
ら成るデータバス３と、データアウトバッファ４とに加
えて、データバス３の各データの一致を検出し合否を判
定して合否判定信号Ｂを出力する合否判定回路５と、合
否判定信号Ｂと第３データバス３３のデータのいずれか
一方を選択して出力するセレクタ６と、コンペア制御ブ
ロック７と、信号ＢＲＡＳ，ＢＯＥのロジックブロック
８と、テストモード判定ブロック９と、コンペアデータ
バス１０とを備える。
を有する従来のテスト回路をブロックで示す図７を参照
すると、この従来のテスト回路は、通常のダイナミック
メモリ回路を構成するデータインバッファ１と、メモリ
セルアレイ２と、第０〜第３各データバス３０〜３３か
ら成るデータバス３と、データアウトバッファ４とに加
えて、データバス３の各データの一致を検出し合否を判
定して合否判定信号Ｂを出力する合否判定回路５と、合
否判定信号Ｂと第３データバス３３のデータのいずれか
一方を選択して出力するセレクタ６と、コンペア制御ブ
ロック７と、信号ＢＲＡＳ，ＢＯＥのロジックブロック
８と、テストモード判定ブロック９と、コンペアデータ
バス１０とを備える。
【０００８】合否判定回路５は、第０〜第３各データバ
ス３０〜３３のデータの一致を検出するＸＯＲゲート５
１と、コンペアデータバス１０と第３データバス３３の
データの一致不一致を検出するＸＯＲゲート５２と、こ
れらＸＯＲゲート５１，５２の各出力のＯＲをとるＯＲ
ゲート５３と、このＯＲゲート５３の出力をオンチップ
コンペアイネーブル信号φ１で活性化するＡＮＤゲート
５４と、このＡＮＤゲート５４の出力をラッチし判定信
号Ａを出力するＲＳ型のＦＦ（フリップフロップ）５５
と、判定信号Ａを反転して合否判定信号Ｂを出力するイ
ンバータ５６とを備える。
ス３０〜３３のデータの一致を検出するＸＯＲゲート５
１と、コンペアデータバス１０と第３データバス３３の
データの一致不一致を検出するＸＯＲゲート５２と、こ
れらＸＯＲゲート５１，５２の各出力のＯＲをとるＯＲ
ゲート５３と、このＯＲゲート５３の出力をオンチップ
コンペアイネーブル信号φ１で活性化するＡＮＤゲート
５４と、このＡＮＤゲート５４の出力をラッチし判定信
号Ａを出力するＲＳ型のＦＦ（フリップフロップ）５５
と、判定信号Ａを反転して合否判定信号Ｂを出力するイ
ンバータ５６とを備える。
【０００９】図７および各部波形を示すタイムチャート
である図８，図９を参照して従来のテスト回路の動作に
ついて説明すると、図８（Ａ）はオンチップコンペアテ
ストモード・エントリサイクルであり、信号ＢＲＡＳが
活性化して“Ｌ”になったとき信号ＢＣＡＳ，ＢＷＥが
ともに“Ｌ”であることより何らかのテストモードにエ
ントリすることを検知する。次に信号ＢＣＡＳを一旦
“Ｈ”に非活性化し、さらに再度“Ｌ”にしたときのＹ
アドレスによりオンチップコンペアテストモードにエン
トリすることを検知し、オンチップコンペアテストモー
ド判定信号φ３を“Ｈ”にする。
である図８，図９を参照して従来のテスト回路の動作に
ついて説明すると、図８（Ａ）はオンチップコンペアテ
ストモード・エントリサイクルであり、信号ＢＲＡＳが
活性化して“Ｌ”になったとき信号ＢＣＡＳ，ＢＷＥが
ともに“Ｌ”であることより何らかのテストモードにエ
ントリすることを検知する。次に信号ＢＣＡＳを一旦
“Ｈ”に非活性化し、さらに再度“Ｌ”にしたときのＹ
アドレスによりオンチップコンペアテストモードにエン
トリすることを検知し、オンチップコンペアテストモー
ド判定信号φ３を“Ｈ”にする。
【００１０】次に図８（Ｂ）に示すＦＦ５５のリセット
サイクルに移る。ＦＦ５５は上述のようにチップ内部で
の合否判定結果を格納し、メモリセルアレイ２のメモリ
セルの１ビットでも不良（フエィル）の場合は不合格を
示すフエィルフラッグを格納する。したがって、テスト
前にまずＦＦ５５の出力が「合格」であるようにリセッ
トする必要がある。ここでは信号ＢＲＡＳの“Ｌ”に遷
移直後に信号ＢＯＥの“Ｌ”であることを検知してＦＦ
リセット信号φ２を“Ｌ”にすることによりＦＦ５５を
リセットし、信号ＢＲＡＳの再度の非活性化すなわち
“Ｈ”への遷移でリセットを完了する。
サイクルに移る。ＦＦ５５は上述のようにチップ内部で
の合否判定結果を格納し、メモリセルアレイ２のメモリ
セルの１ビットでも不良（フエィル）の場合は不合格を
示すフエィルフラッグを格納する。したがって、テスト
前にまずＦＦ５５の出力が「合格」であるようにリセッ
トする必要がある。ここでは信号ＢＲＡＳの“Ｌ”に遷
移直後に信号ＢＯＥの“Ｌ”であることを検知してＦＦ
リセット信号φ２を“Ｌ”にすることによりＦＦ５５を
リセットし、信号ＢＲＡＳの再度の非活性化すなわち
“Ｈ”への遷移でリセットを完了する。
【００１１】次に図８（Ｃ）に示すライトあるいはライ
トしたセルデータのディスターブサイクルに移る。これ
は通常のテストのデータ読出し前までのルーチンに当た
り、テストの主なルーチンである。
トしたセルデータのディスターブサイクルに移る。これ
は通常のテストのデータ読出し前までのルーチンに当た
り、テストの主なルーチンである。
【００１２】次に、図９（Ａ）はオンチップコンペアサ
イクルであり、通常のテストのデータ読出しにあたる。
信号ＢＲＡＳの“Ｌ”への遷移時に、信号ＢＷＥの
“Ｌ”状態によりオンチップコンペアサイクルであるこ
とを検知し、同時にセルデータの期待値Ｅをコンペアデ
ータバス１０に供給しラッチする。また同時に通常動作
と同様にＸアドレスを取り込む。次に信号ＢＣＡＳを
“Ｌ”としてＹアドレスを取込みラッチし、これら
（Ｘ，Ｙ）のメモリセルデータがデータバスに読み出さ
れる。このメモリセルデータの読出し時、ＸＯＲゲート
５１により、第０〜第３データバス３０〜３３のデータ
の一致，不一致を検出して一致信号Ｄを出力する。一
方、ＸＯＲゲート５２は第３データバス３３とコンペア
データバス１０上の期待値Ｅとの一致を検出して一致信
号Ｆを出力し、ＯＲゲート５３はこの信号ＦとＸＯＲゲ
ート５１からのデータ一致検出結果と一致信号ＤとのＯ
ＲをとってＡＮＤゲート５４の一方の入力端に供給す
る。コンペア制御ブロック７は、信号ＢＲＡＳの“Ｈ”
への遷移時におけるオンチップコンペアサイクル状態の
検知に応答して信号φ１を１ショットで“Ｈ”に遷移さ
せＡＮＤゲート５４の他方の入力端に供給する。ＡＮＤ
ゲート５４はこの一致信号Ｄ，ＦのＯＲをＦＦ５５に格
納する。もし、すべての一致信号Ｄ，Ｆが一致状態を示
していれば判定信号Ａは“Ｌ”のままであるが、不一致
状態のものがあると信号Ａは“Ｈ”となる。このサイク
ルを全アドレスに対し行なうことによりメモリセルの１
ビットでもフエィルであれば信号Ａは“Ｈ”となる。な
おこのとき信号ＢＯＥは非活性状態すなわち“Ｈ”にし
ておきチップ外すなわちモニタＢＴテストボードのデー
タバスへの出力はない。
イクルであり、通常のテストのデータ読出しにあたる。
信号ＢＲＡＳの“Ｌ”への遷移時に、信号ＢＷＥの
“Ｌ”状態によりオンチップコンペアサイクルであるこ
とを検知し、同時にセルデータの期待値Ｅをコンペアデ
ータバス１０に供給しラッチする。また同時に通常動作
と同様にＸアドレスを取り込む。次に信号ＢＣＡＳを
“Ｌ”としてＹアドレスを取込みラッチし、これら
（Ｘ，Ｙ）のメモリセルデータがデータバスに読み出さ
れる。このメモリセルデータの読出し時、ＸＯＲゲート
５１により、第０〜第３データバス３０〜３３のデータ
の一致，不一致を検出して一致信号Ｄを出力する。一
方、ＸＯＲゲート５２は第３データバス３３とコンペア
データバス１０上の期待値Ｅとの一致を検出して一致信
号Ｆを出力し、ＯＲゲート５３はこの信号ＦとＸＯＲゲ
ート５１からのデータ一致検出結果と一致信号ＤとのＯ
ＲをとってＡＮＤゲート５４の一方の入力端に供給す
る。コンペア制御ブロック７は、信号ＢＲＡＳの“Ｈ”
への遷移時におけるオンチップコンペアサイクル状態の
検知に応答して信号φ１を１ショットで“Ｈ”に遷移さ
せＡＮＤゲート５４の他方の入力端に供給する。ＡＮＤ
ゲート５４はこの一致信号Ｄ，ＦのＯＲをＦＦ５５に格
納する。もし、すべての一致信号Ｄ，Ｆが一致状態を示
していれば判定信号Ａは“Ｌ”のままであるが、不一致
状態のものがあると信号Ａは“Ｈ”となる。このサイク
ルを全アドレスに対し行なうことによりメモリセルの１
ビットでもフエィルであれば信号Ａは“Ｈ”となる。な
おこのとき信号ＢＯＥは非活性状態すなわち“Ｈ”にし
ておきチップ外すなわちモニタＢＴテストボードのデー
タバスへの出力はない。
【００１３】次に、図９（Ｂ）は判定結果出力サイクル
であり、信号ＢＲＡＳの“Ｌ”への遷移後信号ＢＣＡ
Ｓ，ＢＯＥの“Ｌ”への遷移により、合否判定信号Ｂを
モニタＢＴテストボードのデータバスへ出力する。この
判定結果出力サイクルは、モニタＢＴテストボードのブ
ロック１〜ブロック１５まで順次実行し、モニタＢＴ装
置側は期待値を“Ｈ”として、Ｉ／Ｏ３が“Ｈ”ならば
合格，“Ｌ”ならば不合格と判定する。以上でテストを
終了する。
であり、信号ＢＲＡＳの“Ｌ”への遷移後信号ＢＣＡ
Ｓ，ＢＯＥの“Ｌ”への遷移により、合否判定信号Ｂを
モニタＢＴテストボードのデータバスへ出力する。この
判定結果出力サイクルは、モニタＢＴテストボードのブ
ロック１〜ブロック１５まで順次実行し、モニタＢＴ装
置側は期待値を“Ｈ”として、Ｉ／Ｏ３が“Ｈ”ならば
合格，“Ｌ”ならば不合格と判定する。以上でテストを
終了する。
【００１４】次に、図９（Ｃ）はテストモードリセット
サイクルでＲＯＲ（ＲＡＳオンリーリフレッシュ）また
はＣＢＲ（ＣＡＳビフォアＲＡＳリフレッシュ）によ
り、テストモード判定ブロック９はテストモードをリセ
ットし、信号φ３を“Ｌ”に設定する。この信号φ３の
“Ｌ”に応答してセレクタ６はデータバス３３を選択す
る。
サイクルでＲＯＲ（ＲＡＳオンリーリフレッシュ）また
はＣＢＲ（ＣＡＳビフォアＲＡＳリフレッシュ）によ
り、テストモード判定ブロック９はテストモードをリセ
ットし、信号φ３を“Ｌ”に設定する。この信号φ３の
“Ｌ”に応答してセレクタ６はデータバス３３を選択す
る。
【００１５】この従来のテスト回路によりモニタＢＴ装
置によるテスト時間は大幅に削減され、上述のテストボ
ードの例ではほぼ１／１５になる。しかしながらこの従
来のテスト回路は信号ＢＲＡＳの非活性化時すなわち
“Ｈ”への遷移時の１ショットのみのオンチップコンペ
アテストモード判定信号φ３の活性化に応答して合否判
定を行うために、ＲＡＳ／ＣＡＳサイクルのテストしか
できず、ファーストページモードのテストはできない。
一方、テスト項目にはファーストページモード動作のテ
ストも多いため、これらのテストをオンチップコンペア
テストモードでできないと、テスト時間の削減効果は少
ない。
置によるテスト時間は大幅に削減され、上述のテストボ
ードの例ではほぼ１／１５になる。しかしながらこの従
来のテスト回路は信号ＢＲＡＳの非活性化時すなわち
“Ｈ”への遷移時の１ショットのみのオンチップコンペ
アテストモード判定信号φ３の活性化に応答して合否判
定を行うために、ＲＡＳ／ＣＡＳサイクルのテストしか
できず、ファーストページモードのテストはできない。
一方、テスト項目にはファーストページモード動作のテ
ストも多いため、これらのテストをオンチップコンペア
テストモードでできないと、テスト時間の削減効果は少
ない。
【００１６】例えば６４ＭＤＲＡＭのテストではファー
ストページモードのファンクションテストが計１分３０
秒程度あるが、オンチップコンペアテストモードが使用
不能の場合は１分３０秒×１５＝２２分３０秒の時間が
テストに要することになる。ファーストページモード以
外のテストのトータルテスト時間が４０分程度であるの
に対し、ファーストページモードのテストをコンペアテ
ストモードでテスト不可能なために２２分３０秒を追加
せざるを得ないという影響は大きい。
ストページモードのファンクションテストが計１分３０
秒程度あるが、オンチップコンペアテストモードが使用
不能の場合は１分３０秒×１５＝２２分３０秒の時間が
テストに要することになる。ファーストページモード以
外のテストのトータルテスト時間が４０分程度であるの
に対し、ファーストページモードのテストをコンペアテ
ストモードでテスト不可能なために２２分３０秒を追加
せざるを得ないという影響は大きい。
【００１７】
【発明が解決しようとする課題】上述した従来のテスト
回路は、オンチップコンペアテストモードでの合否の判
定及びその判定信号の出力制御をロウアドレスストロー
ブ信号（ＲＡＳ）の非活性化時への遷移時に行なうため
に、この種のダイナミック型メモリのテスト項目の相当
部分を占めるファーストページモードの機能テストが不
可能であり、テスト時間短縮の阻害要因となるという欠
点があった。
回路は、オンチップコンペアテストモードでの合否の判
定及びその判定信号の出力制御をロウアドレスストロー
ブ信号（ＲＡＳ）の非活性化時への遷移時に行なうため
に、この種のダイナミック型メモリのテスト項目の相当
部分を占めるファーストページモードの機能テストが不
可能であり、テスト時間短縮の阻害要因となるという欠
点があった。
【００１８】
【課題を解決するための手段】本発明のテスト回路は、
複数のメモリセルをマトリクス状に配列したメモリセル
アレイと、前記メモリセルアレイから読出した第１，第
２のメモリデータをそれぞれ出力する第１，第２のデー
タバスとを備えるダイナミック型の記憶装置に内蔵さ
れ、期待値データを伝送する期待値データバスと、予め
定めたテストモード状態を検知してテスト制御信号を出
力するテスト制御回路と、前記テスト制御信号の供給に
応答して前記第１，第２のメモリデータ同志および前記
第１のメモリデータと前記期待値データとのそれぞれの
一致を検出し前記メモリセルアレイの良否に対応する合
否判定信号を出力する合否判定回路とを備えるテスト回
路において、前記テスト制御回路が、ロウアドレススト
ローブ信号の活性化時のカラムアドレスストローブ信号
の非活性化に応答して前記テスト制御信号を発生するテ
スト制御信号発生回路を備えて構成されている。
複数のメモリセルをマトリクス状に配列したメモリセル
アレイと、前記メモリセルアレイから読出した第１，第
２のメモリデータをそれぞれ出力する第１，第２のデー
タバスとを備えるダイナミック型の記憶装置に内蔵さ
れ、期待値データを伝送する期待値データバスと、予め
定めたテストモード状態を検知してテスト制御信号を出
力するテスト制御回路と、前記テスト制御信号の供給に
応答して前記第１，第２のメモリデータ同志および前記
第１のメモリデータと前記期待値データとのそれぞれの
一致を検出し前記メモリセルアレイの良否に対応する合
否判定信号を出力する合否判定回路とを備えるテスト回
路において、前記テスト制御回路が、ロウアドレススト
ローブ信号の活性化時のカラムアドレスストローブ信号
の非活性化に応答して前記テスト制御信号を発生するテ
スト制御信号発生回路を備えて構成されている。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態を図７
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
テスト回路は、従来と共通のデータインバッファ１と、
メモリセルアレイ２と、第０〜第３各データバス３０〜
３３から成るデータバス３と、データアウトバッファ４
と、合否判定回路５と、セレクタ６と、ロジックブロッ
ク８と、テストモード判定ブロック９と、コンペアデー
タバス１０とに加えて、コンペア制御ブロック７の代り
に信号ＢＣＡＳの非活性化時に応答してコンペア判定信
号φ１を出力するコンペア判定信号発生回路７１を備え
るコンペア制御ブロック７Ａを備える。
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
テスト回路は、従来と共通のデータインバッファ１と、
メモリセルアレイ２と、第０〜第３各データバス３０〜
３３から成るデータバス３と、データアウトバッファ４
と、合否判定回路５と、セレクタ６と、ロジックブロッ
ク８と、テストモード判定ブロック９と、コンペアデー
タバス１０とに加えて、コンペア制御ブロック７の代り
に信号ＢＣＡＳの非活性化時に応答してコンペア判定信
号φ１を出力するコンペア判定信号発生回路７１を備え
るコンペア制御ブロック７Ａを備える。
【００２０】次に、図１およびその各部の動作タイムチ
ャートを示す図２〜図４を参照して本実施の形態の動作
について説明すると、まず、図２（Ａ）はオンチップコ
ンペアテストモード・エントリサイクルであり、従来と
同様に、信号ＢＲＡＳが活性化して“Ｌ”になったとき
信号ＢＣＡＳ，ＢＷＥがともに“Ｌ”であることより何
らかのテストモードにエントリすることを検知する。次
に信号ＢＣＡＳを一旦“Ｈ”に非活性化し、さらに再度
“Ｌ”にしたときのＹアドレスによりオンチップコンペ
アテストモードにエントリすることを検知し、オンチッ
プコンペアテストモード判定信号φ３を“Ｈ”にする。
これによりコンペア制御ブロック７Ａ，ロジックブロッ
ク８，コンペアデータバス１０，およびＦＦ５５を活性
化する。またセレクタ６は判定信号Ａを選択する。
ャートを示す図２〜図４を参照して本実施の形態の動作
について説明すると、まず、図２（Ａ）はオンチップコ
ンペアテストモード・エントリサイクルであり、従来と
同様に、信号ＢＲＡＳが活性化して“Ｌ”になったとき
信号ＢＣＡＳ，ＢＷＥがともに“Ｌ”であることより何
らかのテストモードにエントリすることを検知する。次
に信号ＢＣＡＳを一旦“Ｈ”に非活性化し、さらに再度
“Ｌ”にしたときのＹアドレスによりオンチップコンペ
アテストモードにエントリすることを検知し、オンチッ
プコンペアテストモード判定信号φ３を“Ｈ”にする。
これによりコンペア制御ブロック７Ａ，ロジックブロッ
ク８，コンペアデータバス１０，およびＦＦ５５を活性
化する。またセレクタ６は判定信号Ａを選択する。
【００２１】次に、図２（Ｂ）に示す従来と同様のＦＦ
５５のリセットサイクルを実行する。信号ＢＲＡＳの
“Ｌ”に遷移直後に信号ＢＯＥの“Ｌ”であることを検
知してＦＦリセット信号φ２を“Ｌ”にすることにより
ＦＦ５５をリセットし、信号ＢＲＡＳの再度の“Ｈ”へ
の遷移でリセットを完了する。
５５のリセットサイクルを実行する。信号ＢＲＡＳの
“Ｌ”に遷移直後に信号ＢＯＥの“Ｌ”であることを検
知してＦＦリセット信号φ２を“Ｌ”にすることにより
ＦＦ５５をリセットし、信号ＢＲＡＳの再度の“Ｈ”へ
の遷移でリセットを完了する。
【００２２】次に図２（Ｃ）に示すテストの主ルーチン
であるライトあるいはライトしたセルデータのディスタ
ーブサイクルに移る。
であるライトあるいはライトしたセルデータのディスタ
ーブサイクルに移る。
【００２３】次に、図３の通常のテストのデータ読出し
に相当するオンチップコンペアサイクルを実行する。コ
ンペア制御ブロック７Ａは信号ＢＲＡＳの“Ｌ”への遷
移時に、信号ＢＷＥの“Ｌ”状態によりオンチップコン
ペアサイクルであることを検知し、信号ＢＣＡＳの
“Ｈ”への遷移に応答するオンチップコンペア判定信号
φ１の活性化準備状態となる。この信号ＢＲＡＳの
“Ｌ”への遷移時に、通常動作と同様にＸアドレスを取
込み、次に信号ＢＣＡＳの“Ｌ”の遷移時にＹアドレス
を取込みラッチする。従来と同様に、これら（Ｘ，Ｙ）
のメモリセルデータをデータバスに読出す。信号ＢＣＡ
Ｓの“Ｈ”の遷移前にＩ／Ｏ３はメモリセルデータの期
待値Ｅ１を取込み、この信号ＢＣＡＳの“Ｈ”の遷移時
にコンペアデータバス１０の期待値Ｅ１をラッチすると
同時にコンペア制御ブロック７Ａは信号φ１を１ショッ
トで“Ｈ”に遷移させる。合否判定回路５のＸＯＲゲー
ト５１が第０〜第３データバス３０〜３３のデータの一
致を検出してデータＤを、ＸＯＲゲート５２は第３デー
タバス３３とコンペアデータバス１０上の期待値Ｅとの
一致を検出してデータＦをそれぞれ出力し、ＯＲゲート
５３に供給する。ＯＲゲート５３は一致信号Ｄ，ＦのＯ
ＲをとってＡＮＤゲート５４の一方の入力端に供給す
る。ＡＮＤゲート５４は他方の入力端への信号φ１の
“Ｈ”への遷移に応答して一致信号Ｄ，ＦのＯＲ信号を
ＦＦ５５に供給し、ＦＦ５５はこの一致ＯＲ信号を格納
する。もし、すべての一致信号Ｄ，Ｆが一致状態を示し
ていれば判定信号Ａは“Ｌ”のままであるが、不一致状
態のものがあると信号Ａは“Ｈ”となる。
に相当するオンチップコンペアサイクルを実行する。コ
ンペア制御ブロック７Ａは信号ＢＲＡＳの“Ｌ”への遷
移時に、信号ＢＷＥの“Ｌ”状態によりオンチップコン
ペアサイクルであることを検知し、信号ＢＣＡＳの
“Ｈ”への遷移に応答するオンチップコンペア判定信号
φ１の活性化準備状態となる。この信号ＢＲＡＳの
“Ｌ”への遷移時に、通常動作と同様にＸアドレスを取
込み、次に信号ＢＣＡＳの“Ｌ”の遷移時にＹアドレス
を取込みラッチする。従来と同様に、これら（Ｘ，Ｙ）
のメモリセルデータをデータバスに読出す。信号ＢＣＡ
Ｓの“Ｈ”の遷移前にＩ／Ｏ３はメモリセルデータの期
待値Ｅ１を取込み、この信号ＢＣＡＳの“Ｈ”の遷移時
にコンペアデータバス１０の期待値Ｅ１をラッチすると
同時にコンペア制御ブロック７Ａは信号φ１を１ショッ
トで“Ｈ”に遷移させる。合否判定回路５のＸＯＲゲー
ト５１が第０〜第３データバス３０〜３３のデータの一
致を検出してデータＤを、ＸＯＲゲート５２は第３デー
タバス３３とコンペアデータバス１０上の期待値Ｅとの
一致を検出してデータＦをそれぞれ出力し、ＯＲゲート
５３に供給する。ＯＲゲート５３は一致信号Ｄ，ＦのＯ
ＲをとってＡＮＤゲート５４の一方の入力端に供給す
る。ＡＮＤゲート５４は他方の入力端への信号φ１の
“Ｈ”への遷移に応答して一致信号Ｄ，ＦのＯＲ信号を
ＦＦ５５に供給し、ＦＦ５５はこの一致ＯＲ信号を格納
する。もし、すべての一致信号Ｄ，Ｆが一致状態を示し
ていれば判定信号Ａは“Ｌ”のままであるが、不一致状
態のものがあると信号Ａは“Ｈ”となる。
【００２４】次に、Ｙアドレスを変えて再度ＢＣＡＳを
“Ｌ”に遷移させそのＹアドレスをラッチして対応のメ
モリセルデータを読出し、同様にこの信号ＢＣＡＳの
“Ｈ”の遷移時にこのメモリセルデータの期待値Ｅ２を
コンペアバス１０にラッチし、コンペア制御ブロック７
Ａは信号φ１を“Ｈ”に遷移させて、合否判定回路５で
上記読出データと期待値Ｅ２との一致を判定し、判定信
号Ａを出力する。このように、ファーストページモード
でＹアドレスを順次変化させることにより任意のＸアド
レス上の全Ｙアドレスのメモリセルの１ビットでもフェ
イル、つまりデータの不一致が検出されれば判定信号Ａ
は“Ｈ”となる。これを全Ｘアドレスに対し実行するこ
とによりファーストページモードで全メモリセルをテス
トしたことになる。
“Ｌ”に遷移させそのＹアドレスをラッチして対応のメ
モリセルデータを読出し、同様にこの信号ＢＣＡＳの
“Ｈ”の遷移時にこのメモリセルデータの期待値Ｅ２を
コンペアバス１０にラッチし、コンペア制御ブロック７
Ａは信号φ１を“Ｈ”に遷移させて、合否判定回路５で
上記読出データと期待値Ｅ２との一致を判定し、判定信
号Ａを出力する。このように、ファーストページモード
でＹアドレスを順次変化させることにより任意のＸアド
レス上の全Ｙアドレスのメモリセルの１ビットでもフェ
イル、つまりデータの不一致が検出されれば判定信号Ａ
は“Ｈ”となる。これを全Ｘアドレスに対し実行するこ
とによりファーストページモードで全メモリセルをテス
トしたことになる。
【００２５】次に、図４（Ａ）は判定結果出力サイクル
であり、信号ＢＲＡＳの“Ｌ”への遷移後信号ＢＣＡ
Ｓ，ＢＯＥの“Ｌ”への遷移により、合否判定信号Ｂを
モニタＢＴテストボードのデータバスへ出力する。この
判定結果出力サイクルは、モニタＢＴテストボードのブ
ロック１〜ブロック１５まで順次実行し、モニタＢＴ装
置側は期待値を“Ｈ”として、Ｉ／Ｏ３が“Ｈ”ならば
合格，“Ｌ”ならば不合格と判定する。以上でテストを
終了する。
であり、信号ＢＲＡＳの“Ｌ”への遷移後信号ＢＣＡ
Ｓ，ＢＯＥの“Ｌ”への遷移により、合否判定信号Ｂを
モニタＢＴテストボードのデータバスへ出力する。この
判定結果出力サイクルは、モニタＢＴテストボードのブ
ロック１〜ブロック１５まで順次実行し、モニタＢＴ装
置側は期待値を“Ｈ”として、Ｉ／Ｏ３が“Ｈ”ならば
合格，“Ｌ”ならば不合格と判定する。以上でテストを
終了する。
【００２６】次に、図４（Ｂ）はテストモードリセット
サイクルで従来と同様にＲＯＲ（ＲＡＳオンリーリフレ
ッシュ）またはＣＢＲ（ＣＡＳビフォアＲＡＳリフレッ
シュ）により、テストモード判定ブロック９はテストモ
ードをリセットし、テストモード判定信号φ３を“Ｌ”
に設定する。この信号φ３の“Ｌ”に応答してセレクタ
６はデータバス３３を選択する。
サイクルで従来と同様にＲＯＲ（ＲＡＳオンリーリフレ
ッシュ）またはＣＢＲ（ＣＡＳビフォアＲＡＳリフレッ
シュ）により、テストモード判定ブロック９はテストモ
ードをリセットし、テストモード判定信号φ３を“Ｌ”
に設定する。この信号φ３の“Ｌ”に応答してセレクタ
６はデータバス３３を選択する。
【００２７】以上説明したように従来のテスト回路がロ
ウアドレスストローブ信号の非活性化時に合否の判定を
行なっていたのに対し、本実施の形態ではカラムアドレ
スの非活性化時にこれを行なうことにより、ファースト
ページモードでのテストをオンチップコンペアテストで
行なうことが可能となり、モニタＢＴ装置を使用する場
合のテスト時間が大幅に短縮できる。
ウアドレスストローブ信号の非活性化時に合否の判定を
行なっていたのに対し、本実施の形態ではカラムアドレ
スの非活性化時にこれを行なうことにより、ファースト
ページモードでのテストをオンチップコンペアテストで
行なうことが可能となり、モニタＢＴ装置を使用する場
合のテスト時間が大幅に短縮できる。
【００２８】従来と同一の図６で示したテストボードを
用いた場合、オンチップコンペアテストを行なわない場
合の約１／１５にテスト時間を短縮できる。また従来と
同様の６４ＭＤＲＡＭのテスト時間を例にとれば、従来
の６２分３０秒のテスト所要時間に対し、本実施の形態
では同一条件で４０分＋１分３０秒＝４１分３０秒に短
縮できその効果は大きい。
用いた場合、オンチップコンペアテストを行なわない場
合の約１／１５にテスト時間を短縮できる。また従来と
同様の６４ＭＤＲＡＭのテスト時間を例にとれば、従来
の６２分３０秒のテスト所要時間に対し、本実施の形態
では同一条件で４０分＋１分３０秒＝４１分３０秒に短
縮できその効果は大きい。
【００２９】次に、本発明の第２の実施の形態のタイム
チャートを示す図５を参照すると、本実施の形態の第１
の実施の形態との相違点は、コンペア制御ブロック７Ａ
の代りにコンペア制御ブロック７Ｂを備え、このコンペ
ア制御ブロック７Ｂの機能がテストモードエントリでテ
ストモード判定信号φ３の活性化すなわち“Ｈ”に応答
してオンチップコンペアサイクルであると検知し、この
ときの信号ＢＣＡＳの“Ｈ”への遷移時にオンチップコ
ンペア判定信号φ１を１ショット分活性化するが、信号
ＢＷＥの“Ｌ”への遷移があるとオンチップコンペアサ
イクルでないと検知し、上記信号φ１の活性化を行わず
ライトサイクルとすることである。
チャートを示す図５を参照すると、本実施の形態の第１
の実施の形態との相違点は、コンペア制御ブロック７Ａ
の代りにコンペア制御ブロック７Ｂを備え、このコンペ
ア制御ブロック７Ｂの機能がテストモードエントリでテ
ストモード判定信号φ３の活性化すなわち“Ｈ”に応答
してオンチップコンペアサイクルであると検知し、この
ときの信号ＢＣＡＳの“Ｈ”への遷移時にオンチップコ
ンペア判定信号φ１を１ショット分活性化するが、信号
ＢＷＥの“Ｌ”への遷移があるとオンチップコンペアサ
イクルでないと検知し、上記信号φ１の活性化を行わず
ライトサイクルとすることである。
【００３０】本実施の形態では第１の実施の形態に対し
信号ＢＲＡＳの“Ｌ”への遷移時の信号ＢＷＥを“Ｌ”
とすることによるオンチップコンペアサイクル状態の検
知の必要がないため、このようなオンチップコンペアテ
スト専用のファーストページモードタイミングを作る必
要がなく、したがって、従来のテストプログラムをその
まま流用できる。
信号ＢＲＡＳの“Ｌ”への遷移時の信号ＢＷＥを“Ｌ”
とすることによるオンチップコンペアサイクル状態の検
知の必要がないため、このようなオンチップコンペアテ
スト専用のファーストページモードタイミングを作る必
要がなく、したがって、従来のテストプログラムをその
まま流用できる。
【００３１】
【発明の効果】以上説明したように、本発明のテスト回
路は、テスト制御回路が、ＲＡＳ信号の活性化時のＣＡ
Ｓ信号の非活性化に応答してテスト制御信号を発生する
テスト制御信号発生回路を備えているので、チップ内で
合否判定するファーストページモードの機能テストを可
能とすることにより、モニタＢＴ装置を使用したテスト
のテスト時間を大幅に短縮できるという効果がある。
路は、テスト制御回路が、ＲＡＳ信号の活性化時のＣＡ
Ｓ信号の非活性化に応答してテスト制御信号を発生する
テスト制御信号発生回路を備えているので、チップ内で
合否判定するファーストページモードの機能テストを可
能とすることにより、モニタＢＴ装置を使用したテスト
のテスト時間を大幅に短縮できるという効果がある。
【図１】本発明のテスト回路の第１の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】本実施の形態のテスト回路の一部の動作を示す
タイムチャートである。
タイムチャートである。
【図３】本実施の形態のテスト回路の他の一部の動作を
示すタイムチャートである。
示すタイムチャートである。
【図４】本実施の形態のテスト回路の他の一部の動作を
示すタイムチャートである。
示すタイムチャートである。
【図５】本発明のテスト回路の第２の実施の形態を示す
タイムチャートである。
タイムチャートである。
【図６】モニタＢＴテストボードの一例を示すブロック
図である。
図である。
【図７】従来のテスト回路の一例を示すブロック図であ
る。
る。
【図８】従来のテスト回路の一部の動作を示すタイムチ
ャートである。
ャートである。
【図９】従来のテスト回路の他の一部の動作を示すタイ
ムチャートである。
ムチャートである。
１ データインバッファ ２ メモリセルアレイ ３ データバス ４ データアウトバッファ ５ 合否判定回路 ６ セレクタ ７，７Ａ コンペア制御ブロック ８ ロジックブロック ９ テストモード判定ブロック １０ コンペアデータバス ３０ 第０データバス ３１ 第１データバス ３２ 第２データバス ３３ 第３データバス ５１，５２ ＸＯＲゲート ５３ ＯＲゲート ５４ ＡＮＤゲート ５５ ＦＦ ７１ コンペア判定信号発生回路
Claims (3)
- 【請求項１】 複数のメモリセルをマトリクス状に配列
したメモリセルアレイと、前記メモリセルアレイから読
出した第１，第２のメモリデータをそれぞれ出力する第
１，第２のデータバスとを備えるダイナミック型の記憶
装置に内蔵され、期待値データを伝送する期待値データ
バスと、予め定めたテストモード状態を検知してテスト
制御信号を出力するテスト制御回路と、前記テスト制御
信号の供給に応答して前記第１，第２のメモリデータ同
志および前記第１のメモリデータと前記期待値データと
のそれぞれの一致を検出し前記メモリセルアレイの良否
に対応する合否判定信号を出力する合否判定回路とを備
えるテスト回路において、 前記テスト制御回路が、ロウアドレスストローブ信号の
活性化時のカラムアドレスストローブ信号の非活性化遷
移に応答して前記テスト制御信号を発生するテスト制御
信号発生回路を備えることを特徴とするテスト回路。 - 【請求項２】 前記合否判定回路が、前記第１，第２の
メモリデータの一致を検出する第１の排他的論理和ゲー
トと、 前記第１のメモリデータと前記期待値データとの一致を
検出する第２の排他的論理和ゲートと、 前記第１，第２の排他的論理和ゲートの論理和をとり論
理和信号を出力する論理和ゲートと、 前記テスト制御信号の供給に応答して前記論理和信号と
の論理積をとり論理積信号を出力する論理積ゲートと、 リセット信号の供給に応答してリセットし前記論理積信
号を格納して前記判定信号を出力するフリップフロップ
とを備えることを特徴とする請求項１記載のテスト回
路。 - 【請求項３】 前記テスト制御回路が、前記テストモー
ド状態のときテストモード判定信号の活性化に応答して
前記合否判定のテストサイクルと検知し、 書込イネーブル信号の非活性化状態のとき前記カラムア
ドレスストローブ信号の非活性化遷移に応答して前記テ
スト制御信号を発生し、 前記書込イネーブル信号の活性化状態のとき前記テスト
制御信号の発生を停止するとともにライトサイクルに設
定することを特徴とする請求項１記載のテスト回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282954A JPH09128998A (ja) | 1995-10-31 | 1995-10-31 | テスト回路 |
| TW085112898A TW315465B (ja) | 1995-10-31 | 1996-10-22 | |
| US08/736,402 US5777932A (en) | 1995-10-31 | 1996-10-24 | Semiconductor memory device test circuit having an improved compare signal generator circuit |
| KR1019960049913A KR100206677B1 (ko) | 1995-10-31 | 1996-10-30 | 테스트 회로가 설치된 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282954A JPH09128998A (ja) | 1995-10-31 | 1995-10-31 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128998A true JPH09128998A (ja) | 1997-05-16 |
Family
ID=17659279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282954A Pending JPH09128998A (ja) | 1995-10-31 | 1995-10-31 | テスト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5777932A (ja) |
| JP (1) | JPH09128998A (ja) |
| KR (1) | KR100206677B1 (ja) |
| TW (1) | TW315465B (ja) |
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| US7274610B2 (en) | 2005-05-20 | 2007-09-25 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2009070456A (ja) * | 2007-09-12 | 2009-04-02 | Renesas Technology Corp | 半導体記憶装置 |
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| US6009026A (en) * | 1997-07-28 | 1999-12-28 | International Business Machines Corporation | Compressed input/output test mode |
| KR100253354B1 (ko) * | 1997-11-20 | 2000-05-01 | 김영환 | 반도체 메모리의 동작 검사장치 |
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| US6034900A (en) | 1998-09-02 | 2000-03-07 | Micron Technology, Inc. | Memory device having a relatively wide data bus |
| US6115303A (en) | 1998-10-09 | 2000-09-05 | Micron Technology, Inc. | Method and apparatus for testing memory devices |
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| KR100809070B1 (ko) * | 2006-06-08 | 2008-03-03 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법 |
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1995
- 1995-10-31 JP JP7282954A patent/JPH09128998A/ja active Pending
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1996
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