JPH0512900A - テスト機能を有する半導体記憶装置及びそのテスト方法 - Google Patents
テスト機能を有する半導体記憶装置及びそのテスト方法Info
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- JPH0512900A JPH0512900A JP3185605A JP18560591A JPH0512900A JP H0512900 A JPH0512900 A JP H0512900A JP 3185605 A JP3185605 A JP 3185605A JP 18560591 A JP18560591 A JP 18560591A JP H0512900 A JPH0512900 A JP H0512900A
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Abstract
(57)【要約】
【目的】 短時間で信頼性の高いテストを行うことので
きるテストモードを備える半導体記憶装置を提供するこ
とである。 【構成】 レジスタ１０にデータをセットする。レジス
タ１０のデータをメモリセルに並列に書き込み、再び読
み出す。メモリセルから読み出されたデータとレジスタ
１０に記憶されたデータをテスト回路７によりビット単
位で比較する。テスト回路７の出力が両データの一致を
指示していれば、メモリは正常である。書き込み、読み
だし及び比較の一連の動作はアドレスを更新しつつ繰り
返して実行される。
きるテストモードを備える半導体記憶装置を提供するこ
とである。 【構成】 レジスタ１０にデータをセットする。レジス
タ１０のデータをメモリセルに並列に書き込み、再び読
み出す。メモリセルから読み出されたデータとレジスタ
１０に記憶されたデータをテスト回路７によりビット単
位で比較する。テスト回路７の出力が両データの一致を
指示していれば、メモリは正常である。書き込み、読み
だし及び比較の一連の動作はアドレスを更新しつつ繰り
返して実行される。
Description
【０００１】
【産業上の利用分野】本発明は、特に、テストモードを
具備する大容量の半導体記憶装置及びその半導体記憶装
置のテスト方法に関する。
具備する大容量の半導体記憶装置及びその半導体記憶装
置のテスト方法に関する。
【０００２】
【従来の技術】半導体記憶装置の記憶容量は３乃至４年
のシリコンサイクルにのって４倍づつ拡大されている。
この記憶容量の拡大にともないテスト時間も４倍づつ長
くなっている。そこで、従来複数のビットを同時にテス
トするテストモードという考えを取り入れ、テスト時間
を短縮する技術が知られている。
のシリコンサイクルにのって４倍づつ拡大されている。
この記憶容量の拡大にともないテスト時間も４倍づつ長
くなっている。そこで、従来複数のビットを同時にテス
トするテストモードという考えを取り入れ、テスト時間
を短縮する技術が知られている。
【０００３】この従来のテストモードについて、４ビッ
トパラレルテストモードを例に説明する。
トパラレルテストモードを例に説明する。
【０００４】図５に示すように、４ビット分のデータア
ンプ（ＤＡ）及びライトバッファ（ＷＢ）１乃至４は、
夫々リードライトバスＲＷＢ１乃至ＲＷＢ４に接続され
る。リードライトバスＲＷＢ１乃至ＲＷＢ４はトランス
ファゲートＱ１乃至Ｑ４を介してデータ出力バッファ
（Ｄout Ｂｕｆｆｅｒ）８及びデータ入力バッファ
（Ｄin Ｂｕｆｆｅｒ）９に接続されている。トランス
ファゲートＱ１乃至Ｑ４は夫々データ出力時及びデータ
入力時にオンする制御信号ＲＷＳＷ１乃至ＲＷＳＷ４に
よりオン／オフ制御される。
ンプ（ＤＡ）及びライトバッファ（ＷＢ）１乃至４は、
夫々リードライトバスＲＷＢ１乃至ＲＷＢ４に接続され
る。リードライトバスＲＷＢ１乃至ＲＷＢ４はトランス
ファゲートＱ１乃至Ｑ４を介してデータ出力バッファ
（Ｄout Ｂｕｆｆｅｒ）８及びデータ入力バッファ
（Ｄin Ｂｕｆｆｅｒ）９に接続されている。トランス
ファゲートＱ１乃至Ｑ４は夫々データ出力時及びデータ
入力時にオンする制御信号ＲＷＳＷ１乃至ＲＷＳＷ４に
よりオン／オフ制御される。
【０００５】テスト回路７はリードライトバスＲＷＢ１
乃至ＲＷＢ４上の４ビットのデータを入力し、４ビット
のデータが同一か否かの判別を行い、判別結果をデータ
出力バッファ８に出力する。更に、データ出力バッファ
８、データ入力バッファ９はテストモード判定回路６に
より制御される。
乃至ＲＷＢ４上の４ビットのデータを入力し、４ビット
のデータが同一か否かの判別を行い、判別結果をデータ
出力バッファ８に出力する。更に、データ出力バッファ
８、データ入力バッファ９はテストモード判定回路６に
より制御される。
【０００６】次に、このように構成された従来の回路の
動作について説明する。先ず、テストモードセットサイ
クルであるＷＣＢＲサイクルを実行することにより、シ
ステムをテストモードにエントリーする。
動作について説明する。先ず、テストモードセットサイ
クルであるＷＣＢＲサイクルを実行することにより、シ
ステムをテストモードにエントリーする。
【０００７】テストモードライトサイクルにおいては、
先ず、リードライトスイッチ信号ＲＷＳＷ１乃至ＲＷＳ
Ｗ４により４ビットのトランスファゲートＱ１乃至Ｑ４
をオンする。次に、１ビットのテストデータをデータ入
力端子Ｄinより入力し、データ入力バッファ９、トラン
スファゲートＱ１乃至Ｑ４、リードライトバスＲＷＢ１
乃至ＲＷＢ４、ライトバッファ１乃至４を介して４ビッ
トのメモリセルに並列に書き込む。
先ず、リードライトスイッチ信号ＲＷＳＷ１乃至ＲＷＳ
Ｗ４により４ビットのトランスファゲートＱ１乃至Ｑ４
をオンする。次に、１ビットのテストデータをデータ入
力端子Ｄinより入力し、データ入力バッファ９、トラン
スファゲートＱ１乃至Ｑ４、リードライトバスＲＷＢ１
乃至ＲＷＢ４、ライトバッファ１乃至４を介して４ビッ
トのメモリセルに並列に書き込む。
【０００８】一方、テストモードリードサイクルにおい
ては、メモリセルに書き込まれた４ビットのデータを再
び読みだしてデータアンプ１乃至４、リードライトバス
ＲＷＢ１乃至ＲＷＢ４を介してテスト回路７に供給す
る。テスト回路７は４ビットの入力データを比較し、比
較結果を出力バッファ８へ出力する。テスト回路７が４
ビットが全て同一であると判断した場合、データ出力バ
ッファ８は”１”を出力端子Ｄoutに出力する。また、
テスト回路７が不一致と判断した場合、データ出力バッ
ファ８は”０”を出力端子Ｄoutに出力する。
ては、メモリセルに書き込まれた４ビットのデータを再
び読みだしてデータアンプ１乃至４、リードライトバス
ＲＷＢ１乃至ＲＷＢ４を介してテスト回路７に供給す
る。テスト回路７は４ビットの入力データを比較し、比
較結果を出力バッファ８へ出力する。テスト回路７が４
ビットが全て同一であると判断した場合、データ出力バ
ッファ８は”１”を出力端子Ｄoutに出力する。また、
テスト回路７が不一致と判断した場合、データ出力バッ
ファ８は”０”を出力端子Ｄoutに出力する。
【０００９】通常のライトサイクルにおいては、４つの
トランスファゲートの１つ、例えば、トランスファゲー
トＱ１をオンし、入力端子Ｄinに入力された１ビットの
データをデータ入力バッファ９、トランスファゲートＱ
１、リードライトバスＲＷＢ１及びライトバッファ１を
介してメモリセルに書き込む。通常のリードサイクルに
おいても、４つのトランスファゲートの１つ、例えば、
トランスファゲートＱ１をオンし、データアンプ１、リ
ードライトバスＲＷＢ１、トランスファゲートＱ１及び
データ出力バッファ８を介して出力端子Ｄoutに１ビッ
トデータを出力する。
トランスファゲートの１つ、例えば、トランスファゲー
トＱ１をオンし、入力端子Ｄinに入力された１ビットの
データをデータ入力バッファ９、トランスファゲートＱ
１、リードライトバスＲＷＢ１及びライトバッファ１を
介してメモリセルに書き込む。通常のリードサイクルに
おいても、４つのトランスファゲートの１つ、例えば、
トランスファゲートＱ１をオンし、データアンプ１、リ
ードライトバスＲＷＢ１、トランスファゲートＱ１及び
データ出力バッファ８を介して出力端子Ｄoutに１ビッ
トデータを出力する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
テストモードでは、多ビットパラレルテストモードのペ
アとなるビットが全て”１”又は”０”であるデータし
か扱うことができない。また、メモリセルから読み出し
たデータ同士を比較しているため、ライトデータの全て
のビットが”１”から”０”又は”０”から”１”に誤
った場合は、誤りを検出できないという問題がある。こ
のため、テストモードだけでは、テスト抜けするものが
発生し、最終的には、通常モードでのテストも必要であ
った。また、複雑なテストパターンではテストモード化
することが不可能なものもあった。
テストモードでは、多ビットパラレルテストモードのペ
アとなるビットが全て”１”又は”０”であるデータし
か扱うことができない。また、メモリセルから読み出し
たデータ同士を比較しているため、ライトデータの全て
のビットが”１”から”０”又は”０”から”１”に誤
った場合は、誤りを検出できないという問題がある。こ
のため、テストモードだけでは、テスト抜けするものが
発生し、最終的には、通常モードでのテストも必要であ
った。また、複雑なテストパターンではテストモード化
することが不可能なものもあった。
【００１１】一方、テストモードによる選別はテスト時
間が８ビットテストモードで通常モードでのテストに要
する時間の１／８時間、１６ビットテストモードで１／
１６となり非常に効果が大きい。特に、今後の１６Ｍ、
６４Ｍ等の半導体記憶装置では必要不可欠なものとな
る。例えば、ｆＲＣ＝２００ｎｓの９Ｎマーチングパタ
ーンにおいてテストモードによるテスト時間は、下記表
１に示すようになることが予想される。
間が８ビットテストモードで通常モードでのテストに要
する時間の１／８時間、１６ビットテストモードで１／
１６となり非常に効果が大きい。特に、今後の１６Ｍ、
６４Ｍ等の半導体記憶装置では必要不可欠なものとな
る。例えば、ｆＲＣ＝２００ｎｓの９Ｎマーチングパタ
ーンにおいてテストモードによるテスト時間は、下記表
１に示すようになることが予想される。
【００１２】
【表１】
【００１３】従って、テストモードによるテストを有効
且つ確実に活用できる半導体記憶装置が望まれる。
且つ確実に活用できる半導体記憶装置が望まれる。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、短時間で信頼性の高いテストを行うことが
できるテスト機能を有する半導体記憶装置及びそのテス
ト方法を提供することを目的とする。
のであって、短時間で信頼性の高いテストを行うことが
できるテスト機能を有する半導体記憶装置及びそのテス
ト方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係るテスト機能
を有する半導体記憶装置は、テストモードを有する半導
体記憶装置において、メモリセルに所定ビットづつデー
タを並列に書き込む手段と、前記データに対応するデー
タを記憶する記憶部と、前記メモリセルに書き込んだデ
ータを読み出す読出手段と、前記読出手段により読み出
されたデータと前記記憶部に記憶されたデータをビット
単位で比較するテスト回路とを備えることを特徴とす
る。
を有する半導体記憶装置は、テストモードを有する半導
体記憶装置において、メモリセルに所定ビットづつデー
タを並列に書き込む手段と、前記データに対応するデー
タを記憶する記憶部と、前記メモリセルに書き込んだデ
ータを読み出す読出手段と、前記読出手段により読み出
されたデータと前記記憶部に記憶されたデータをビット
単位で比較するテスト回路とを備えることを特徴とす
る。
【００１６】また、本発明に係る半導体記憶装置のテス
ト方法は、レジスタに複数ビットのデータをセットする
工程と、前記レジスタに記憶されたデータに対応するデ
ータをパラレルにメモリセルに書き込み、書き込んだデ
ータを再び読み出し、前記レジスタの記憶データと前記
メモリセルから読み出したデータの比較を前記メモリセ
ルのアドレスを更新しつつ繰り返す工程とより構成さ
れ、その比較結果に従ってメモリセルの正常又は異常の
別を判別することを特徴とする。
ト方法は、レジスタに複数ビットのデータをセットする
工程と、前記レジスタに記憶されたデータに対応するデ
ータをパラレルにメモリセルに書き込み、書き込んだデ
ータを再び読み出し、前記レジスタの記憶データと前記
メモリセルから読み出したデータの比較を前記メモリセ
ルのアドレスを更新しつつ繰り返す工程とより構成さ
れ、その比較結果に従ってメモリセルの正常又は異常の
別を判別することを特徴とする。
【００１７】
【作用】上記構成とすることにより、本発明に係る半導
体記憶装置においては、記憶部に記憶されたデータに対
応するデータ、例えば、記憶部に記憶されたデータと同
一又は反転データがメモリセルに所定ビットづつ並列に
書き込まれる。メモリセルに書き込んだデータは並列に
読み出され、記憶部に記憶されたデータとビット単位で
比較される。メモリセルに書き込んだデータと記憶部に
記憶されたデータが例えば、完全に一致した場合、それ
らのメモリセルが正常であることが判別できる。
体記憶装置においては、記憶部に記憶されたデータに対
応するデータ、例えば、記憶部に記憶されたデータと同
一又は反転データがメモリセルに所定ビットづつ並列に
書き込まれる。メモリセルに書き込んだデータは並列に
読み出され、記憶部に記憶されたデータとビット単位で
比較される。メモリセルに書き込んだデータと記憶部に
記憶されたデータが例えば、完全に一致した場合、それ
らのメモリセルが正常であることが判別できる。
【００１８】また、本発明に係る半導体記憶装置のテス
ト方法では、レジスタにセットされた複数ビットのデー
タが、例えば、そのまま又は反転されてメモリセルに書
き込まれ、読み出される。そして、前記レジスタの記憶
データと前記メモリセルから読み出されたデータが比較
され、比較結果によりメモリセルの良否が判別される。
上記書き込み・読みだし・比較動作が異なるメモリセル
について順次繰り返して実行される。
ト方法では、レジスタにセットされた複数ビットのデー
タが、例えば、そのまま又は反転されてメモリセルに書
き込まれ、読み出される。そして、前記レジスタの記憶
データと前記メモリセルから読み出されたデータが比較
され、比較結果によりメモリセルの良否が判別される。
上記書き込み・読みだし・比較動作が異なるメモリセル
について順次繰り返して実行される。
【００１９】
【実施例】以下、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００２０】図１は本発明の第１実施例を示すブロック
図である。この実施例は、４ビットパラレルテストモー
ドに関するものであるが、８ビットパラレルテストモー
ド、１６ビットパラレルテストモード等に拡張しても同
様に実施可能である。
図である。この実施例は、４ビットパラレルテストモー
ドに関するものであるが、８ビットパラレルテストモー
ド、１６ビットパラレルテストモード等に拡張しても同
様に実施可能である。
【００２１】先ず、図１に示す回路の構成について説明
する。
する。
【００２２】データアンプ及びライトバッファ１乃至４
は、図示せぬメモリセルアレーに接続され、アドレス及
びアドレス制御信号（図２参照）に従って、メモリセル
にデータを書き込み、メモリセルからデータを読み出
す。更に、データアンプ及びライトバッファ１乃至４
は、夫々、リードライトバスＲＷＢ１乃至ＲＷＢ４、２
組のトランスファゲートＱ１乃至Ｑ４、Ｑ５乃至Ｑ８を
介してデータ出力バッファ８及びデータ入力バッファ９
に接続されている。
は、図示せぬメモリセルアレーに接続され、アドレス及
びアドレス制御信号（図２参照）に従って、メモリセル
にデータを書き込み、メモリセルからデータを読み出
す。更に、データアンプ及びライトバッファ１乃至４
は、夫々、リードライトバスＲＷＢ１乃至ＲＷＢ４、２
組のトランスファゲートＱ１乃至Ｑ４、Ｑ５乃至Ｑ８を
介してデータ出力バッファ８及びデータ入力バッファ９
に接続されている。
【００２３】トランスファゲートＱ１乃至Ｑ８のゲート
には、図示せぬ制御回路からリードライトスイッチ信号
ＲＷＳＷ１乃至ＲＷＳＷ８が供給される。リードライト
スイッチ信号ＲＷＳＷ１乃至ＲＷＳＷ８はデータ出力時
及びデータ入力時にオンとなり、対応するトランスファ
ゲートＱ１乃至Ｑ８をオンする。
には、図示せぬ制御回路からリードライトスイッチ信号
ＲＷＳＷ１乃至ＲＷＳＷ８が供給される。リードライト
スイッチ信号ＲＷＳＷ１乃至ＲＷＳＷ８はデータ出力時
及びデータ入力時にオンとなり、対応するトランスファ
ゲートＱ１乃至Ｑ８をオンする。
【００２４】テスト回路７はＥＸＮＯＲ（排他的ＮＯ
Ｒ）ゲート７１乃至７４とＮＡＮＤゲート７５から構成
される。ＥＸＮＯＲゲート７１乃至７４の一方の入力端
子は夫々リードライトバスＲＷ１乃至ＲＷ４に接続され
る。各ＥＸＮＯＲゲート７１乃至７４の他方の入力端子
はトランスファゲートＱ１とＱ５、Ｑ２とＱ６、Ｑ３と
Ｑ７、Ｑ４とＱ８の接続点及び４ビットのシフトレジス
タ１０の対応ビット出力に接続されている。ＥＸＮＯＲ
ゲート７１乃至７４の出力はＮＡＮＤゲート７５に供給
され、ＮＡＮＤゲート７５の出力はデータ出力バッファ
８に供給される。上記構成のテスト回路７はリードライ
トバスＲＷＢ１乃至ＲＷＢ４上の４ビットのデータとシ
フトレジスタ１０の４ビットの記憶データを比較し、４
ビット全てが一致しているか否かを示すデータをデータ
出力バッファ８に出力する。
Ｒ）ゲート７１乃至７４とＮＡＮＤゲート７５から構成
される。ＥＸＮＯＲゲート７１乃至７４の一方の入力端
子は夫々リードライトバスＲＷ１乃至ＲＷ４に接続され
る。各ＥＸＮＯＲゲート７１乃至７４の他方の入力端子
はトランスファゲートＱ１とＱ５、Ｑ２とＱ６、Ｑ３と
Ｑ７、Ｑ４とＱ８の接続点及び４ビットのシフトレジス
タ１０の対応ビット出力に接続されている。ＥＸＮＯＲ
ゲート７１乃至７４の出力はＮＡＮＤゲート７５に供給
され、ＮＡＮＤゲート７５の出力はデータ出力バッファ
８に供給される。上記構成のテスト回路７はリードライ
トバスＲＷＢ１乃至ＲＷＢ４上の４ビットのデータとシ
フトレジスタ１０の４ビットの記憶データを比較し、４
ビット全てが一致しているか否かを示すデータをデータ
出力バッファ８に出力する。
【００２５】データ入力バッファの出力端子９は４ビッ
トシフトレジスタの入力端子に接続される。テストモー
ド判定回路６はローアドレスストローブ（ＲＡＳ）、コ
ラムアドレスストローブ（ＣＡＳ）、ライトイネーブル
信号（ＷＥ）（いずれもローアクテブ）を受け、このメ
モリ回路の動作モードを判別する。
トシフトレジスタの入力端子に接続される。テストモー
ド判定回路６はローアドレスストローブ（ＲＡＳ）、コ
ラムアドレスストローブ（ＣＡＳ）、ライトイネーブル
信号（ＷＥ）（いずれもローアクテブ）を受け、このメ
モリ回路の動作モードを判別する。
【００２６】テストモード判定回路６は、判定結果に応
答して、シフトレジスタ１０のクロック端子にクロック
信号を供給すると共にデータ出力バッファ８及びデータ
入力バッファ９に制御信号を供給する。
答して、シフトレジスタ１０のクロック端子にクロック
信号を供給すると共にデータ出力バッファ８及びデータ
入力バッファ９に制御信号を供給する。
【００２７】次に、図２を参照して本実施例の動作につ
いて説明する。
いて説明する。
【００２８】テストモードに入るには、テストモードセ
ットサイクルであるＷＣＢＲサイクルを実行する。即
ち、図２に示されるタイミング関係でローアドレススト
ローブ、コラムアドレスストローブ、ライトイネーブル
信号をテストモード判別回路６に供給すると、テストモ
ード判別回路６はＷＣＢＲサイクルであることを判別す
る。テストモード判別回路６は、判別結果に応答し、デ
ータ入力バッファ９をイネーブル状態にし、データ入力
端子Ｄin上のデータをデータ入力バッファ９を介してシ
フトレジスタ１０の入力端子ＩＮに供給する。次に、テ
ストモード判別回路６はシフトレジスタ１０にクロック
を供給してビットシフトを行い、シフトレジスタ１０の
最下位ビットにデータを書き込む。
ットサイクルであるＷＣＢＲサイクルを実行する。即
ち、図２に示されるタイミング関係でローアドレススト
ローブ、コラムアドレスストローブ、ライトイネーブル
信号をテストモード判別回路６に供給すると、テストモ
ード判別回路６はＷＣＢＲサイクルであることを判別す
る。テストモード判別回路６は、判別結果に応答し、デ
ータ入力バッファ９をイネーブル状態にし、データ入力
端子Ｄin上のデータをデータ入力バッファ９を介してシ
フトレジスタ１０の入力端子ＩＮに供給する。次に、テ
ストモード判別回路６はシフトレジスタ１０にクロック
を供給してビットシフトを行い、シフトレジスタ１０の
最下位ビットにデータを書き込む。
【００２９】このＷＣＢＲサイクルを４回繰り返して行
うことにより、シフトレジスタ１０の４ビット全てにデ
ータが書き込まれる。以上でテストモードの準備が完了
し、テストモードが実行される。
うことにより、シフトレジスタ１０の４ビット全てにデ
ータが書き込まれる。以上でテストモードの準備が完了
し、テストモードが実行される。
【００３０】先ず、テストモード中のライトサイクル
（前半）では、データ入力端子Ｄinからのデータの入力
は行わず、アドレス制御信号に応答して、トランスファ
ゲートＱ１乃至Ｑ４のみをリードライトスイッチ信号Ｒ
ＷＳＷ１乃至ＲＷＳＷ４によりオンする。これにより、
シフトレジスタ１０のデータが４ビット並列にリードラ
イトバスＲＷＢ１乃至ＲＷＢ４、ライトバッファ１乃至
４に供給される。ローアドレスストローブ、コラムアド
レスストローブ、ライトイネーブル信号、及びアドレス
信号に応じてライトバッファ１乃至４に供給されたデー
タはメモリセルに書き込まれる。
（前半）では、データ入力端子Ｄinからのデータの入力
は行わず、アドレス制御信号に応答して、トランスファ
ゲートＱ１乃至Ｑ４のみをリードライトスイッチ信号Ｒ
ＷＳＷ１乃至ＲＷＳＷ４によりオンする。これにより、
シフトレジスタ１０のデータが４ビット並列にリードラ
イトバスＲＷＢ１乃至ＲＷＢ４、ライトバッファ１乃至
４に供給される。ローアドレスストローブ、コラムアド
レスストローブ、ライトイネーブル信号、及びアドレス
信号に応じてライトバッファ１乃至４に供給されたデー
タはメモリセルに書き込まれる。
【００３１】一方、テストモード中のリードサイクルに
おいては、トランスファゲートＱ１乃至Ｑ４はオフのま
まとし、テスト回路７に、リードライトバスＲＷＢ１乃
至ＲＷＢ４からの４ビットとシフトレジスタ１０からの
４ビットを入力する。テスト回路７は対応するビット同
士を比較し、４ビット全て一致していれば、”１”、１
ビットでも異なっていれば”０”をデータ出力バッファ
８に供給する。テストモード判定回路６は、アドレス制
御信号に応答して、データ出力バッファ８を制御し、テ
スト回路７の出力データをデータ出力端子Ｄoutに出力
させる。
おいては、トランスファゲートＱ１乃至Ｑ４はオフのま
まとし、テスト回路７に、リードライトバスＲＷＢ１乃
至ＲＷＢ４からの４ビットとシフトレジスタ１０からの
４ビットを入力する。テスト回路７は対応するビット同
士を比較し、４ビット全て一致していれば、”１”、１
ビットでも異なっていれば”０”をデータ出力バッファ
８に供給する。テストモード判定回路６は、アドレス制
御信号に応答して、データ出力バッファ８を制御し、テ
スト回路７の出力データをデータ出力端子Ｄoutに出力
させる。
【００３２】このようにして、データ出力端子Ｄoutに
出力される信号をチェックすることにより、メモリセル
に書き込まれたデータとメモリセルから読み出されたデ
ータとが一致しているか否か（即ち、データが正常に書
込及び読出されているか否か）を４ビット単位で判別で
きる。
出力される信号をチェックすることにより、メモリセル
に書き込まれたデータとメモリセルから読み出されたデ
ータとが一致しているか否か（即ち、データが正常に書
込及び読出されているか否か）を４ビット単位で判別で
きる。
【００３３】以上のテストサイクルをアドレスを変更し
つつ繰り返し、例えば、全メモリセルに対して実行する
ことにより、半導体記憶装置全体のチェックを短時間に
行うことができる。
つつ繰り返し、例えば、全メモリセルに対して実行する
ことにより、半導体記憶装置全体のチェックを短時間に
行うことができる。
【００３４】なお、通常のライトサイクルでは、テスト
モード判別回路６はデータ入力バッファ９をイネーブル
状態にする。また、図示せぬ制御回路は、アドレスデー
タ等に応じて、リードライトスイッチ信号ＲＷＳＷ１乃
至ＲＷＳＷ８を制御して、４対のトランスファゲートの
いずれか一対、例えば、トランスファゲートＱ１とＱ５
をオンする。これにより、データ入力端子Ｄinより入力
された１ビットのデータ、データ入力バッファ９、リー
ドライトバスＲＷＢ１、ライトバッファ１を介してアド
レスにより指定されれたメモリセルに書き込む。
モード判別回路６はデータ入力バッファ９をイネーブル
状態にする。また、図示せぬ制御回路は、アドレスデー
タ等に応じて、リードライトスイッチ信号ＲＷＳＷ１乃
至ＲＷＳＷ８を制御して、４対のトランスファゲートの
いずれか一対、例えば、トランスファゲートＱ１とＱ５
をオンする。これにより、データ入力端子Ｄinより入力
された１ビットのデータ、データ入力バッファ９、リー
ドライトバスＲＷＢ１、ライトバッファ１を介してアド
レスにより指定されれたメモリセルに書き込む。
【００３５】また、通常のリードサイクルでは、テスト
モード判別回路６はデータ出力バッファ８をイネーブル
状態にする。また、図示せぬ制御回路は、アドレスデー
タ等に応じて、リードライトスイッチ信号ＲＷＳＷ１乃
至ＲＷＳＷ８を制御し、４対のトランスファゲートのい
ずれか一対、例えば、トランスファゲートＱ１とＱ５を
オンし、アドレスにより指定されたメモリセルの記憶デ
ータをデータアンプ１、リードライトバスＲＷＢ１、デ
ータ出力バッファ８を介してデータ出力端子Ｄoutに出
力させる。
モード判別回路６はデータ出力バッファ８をイネーブル
状態にする。また、図示せぬ制御回路は、アドレスデー
タ等に応じて、リードライトスイッチ信号ＲＷＳＷ１乃
至ＲＷＳＷ８を制御し、４対のトランスファゲートのい
ずれか一対、例えば、トランスファゲートＱ１とＱ５を
オンし、アドレスにより指定されたメモリセルの記憶デ
ータをデータアンプ１、リードライトバスＲＷＢ１、デ
ータ出力バッファ８を介してデータ出力端子Ｄoutに出
力させる。
【００３６】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。例えば、テストモードのライ
ト動作でデータ入力端子Ｄinが”０”のときは、シフト
レジスタ１０の４ビットのデータをそのままメモリセル
に記憶し、データ入力端子Ｄinが”１”の時はシフトレ
ジスタ１０の４ビットのデータの反転データをメモリセ
ルに書き込む。さらに、テストモードのリード動作で、
メモリセルの４ビットのデータが、シフトレジスタ１０
のデータと全て一致すれば、”１”を、全てが逆データ
であれば”０”を、それ以外の場合には”Ｈｉ−ｚ”
（高インピーダンス）を出力端子Ｄoutから出力される
ようにしておけば、データ入力端子Ｄoutに供給された
信号のレベルも同時にチェックすることができる。
種々の変形が可能である。例えば、テストモードのライ
ト動作でデータ入力端子Ｄinが”０”のときは、シフト
レジスタ１０の４ビットのデータをそのままメモリセル
に記憶し、データ入力端子Ｄinが”１”の時はシフトレ
ジスタ１０の４ビットのデータの反転データをメモリセ
ルに書き込む。さらに、テストモードのリード動作で、
メモリセルの４ビットのデータが、シフトレジスタ１０
のデータと全て一致すれば、”１”を、全てが逆データ
であれば”０”を、それ以外の場合には”Ｈｉ−ｚ”
（高インピーダンス）を出力端子Ｄoutから出力される
ようにしておけば、データ入力端子Ｄoutに供給された
信号のレベルも同時にチェックすることができる。
【００３７】次に、本発明の第２実施例について図３を
参照して説明する。この第２実施例も第１の実施例と同
様に４ビットパラレルテストモードの各ビットのデータ
を記憶するレジスタと、該レジスタのデータとメモリセ
ルデータを比較するテスト回路を有する構成となってい
る。但し、第２実施例で、レジスタへのデータの書き込
み方法が第１実施例と異なっている。
参照して説明する。この第２実施例も第１の実施例と同
様に４ビットパラレルテストモードの各ビットのデータ
を記憶するレジスタと、該レジスタのデータとメモリセ
ルデータを比較するテスト回路を有する構成となってい
る。但し、第２実施例で、レジスタへのデータの書き込
み方法が第１実施例と異なっている。
【００３８】図３において、レジスタ１１は４つのＤフ
リップフロップから構成されており、各Ｄフリップフロ
ップ１１のＤ端子とＱ端子はＥＸＮＯＲゲート７１乃至
７４の他方の入力端子に接続されている。また、新たに
ライト判定回路５が設けられており、このライト判定回
路によりレジスタ１１へのデータの書き込みが制御され
る。
リップフロップから構成されており、各Ｄフリップフロ
ップ１１のＤ端子とＱ端子はＥＸＮＯＲゲート７１乃至
７４の他方の入力端子に接続されている。また、新たに
ライト判定回路５が設けられており、このライト判定回
路によりレジスタ１１へのデータの書き込みが制御され
る。
【００３９】次に、図４を参照して本実施例の動作を説
明する。
明する。
【００４０】先ず、テストモードの実行に先立ちレジス
タ１１へのデータの書き込みが行われる。レジスタ１１
へのデータの書き込みは１ビットづつ行われる。具体的
に説明すると、図４に示すように、通常のライトサイク
ルにおいて、４対のトランスファゲートＱ１乃至Ｑ８の
いずれか一対、例えば、トランスファゲートＱ１とＱ５
をオンすると、データ入力端子Ｄinに供給されたデータ
がデータ入力バッファ９、リードライトバスＲＷＢ１、
ライトバッファ１を介してメモリセルに書き込まれる。
この時、ライト判定回路５はＲＡＳ、ＣＡＳ、ＷＥ信号
からライトモードであることを判別し、フロップフロッ
プ１１を書き込みモードにセットする。すると、トラン
スファゲートＱ５乃至Ｑ８のうちのオンしたものから供
給された１ビットデータがレジスタ１１の対応ビットに
書き込まれる。図４に示すように、異なるトランスファ
ゲートの対をオンしてライトサイクルを行うことによ
り、レジスタ１１の４ビットの全てにデータが書き込ま
れる。
タ１１へのデータの書き込みが行われる。レジスタ１１
へのデータの書き込みは１ビットづつ行われる。具体的
に説明すると、図４に示すように、通常のライトサイク
ルにおいて、４対のトランスファゲートＱ１乃至Ｑ８の
いずれか一対、例えば、トランスファゲートＱ１とＱ５
をオンすると、データ入力端子Ｄinに供給されたデータ
がデータ入力バッファ９、リードライトバスＲＷＢ１、
ライトバッファ１を介してメモリセルに書き込まれる。
この時、ライト判定回路５はＲＡＳ、ＣＡＳ、ＷＥ信号
からライトモードであることを判別し、フロップフロッ
プ１１を書き込みモードにセットする。すると、トラン
スファゲートＱ５乃至Ｑ８のうちのオンしたものから供
給された１ビットデータがレジスタ１１の対応ビットに
書き込まれる。図４に示すように、異なるトランスファ
ゲートの対をオンしてライトサイクルを行うことによ
り、レジスタ１１の４ビットの全てにデータが書き込ま
れる。
【００４１】この後、前述のＷＣＢＲサイクルを行うこ
とにより、図３の回路はテストモードにエントリーし、
４ビットパラレルテストが実行可能となる。テストモー
ド中のリードサイクル及びライトサイクルの動作は第１
の実施例と同一であり、説明を省略する。
とにより、図３の回路はテストモードにエントリーし、
４ビットパラレルテストが実行可能となる。テストモー
ド中のリードサイクル及びライトサイクルの動作は第１
の実施例と同一であり、説明を省略する。
【００４２】なお、本願発明は上記実施例に限定され
ず、種々の変形が可能である。例えば、上記実施例にお
いては、テスト回路７として４つのＥＸＯＲゲートとＮ
ＡＮＤゲートから構成されるものを使用したが、他の構
成を使用してもよい。また、トランスファゲートＱ１乃
至Ｑ８、データ出力バッファ８、データ入力バッファ、
レジスタ１０、１１を単一の制御回路でまとめて制御す
るようにしてもよい。更に、上記実施例では、ＲＡＳ、
ＣＡＳ、ＷＥ（いずれもローアクテブ）等の信号の供給
タイミングで各種モードを指定したが、モード指定専用
の信号を特別に設け、これを用いてモードの判別等を行
ってもよい。
ず、種々の変形が可能である。例えば、上記実施例にお
いては、テスト回路７として４つのＥＸＯＲゲートとＮ
ＡＮＤゲートから構成されるものを使用したが、他の構
成を使用してもよい。また、トランスファゲートＱ１乃
至Ｑ８、データ出力バッファ８、データ入力バッファ、
レジスタ１０、１１を単一の制御回路でまとめて制御す
るようにしてもよい。更に、上記実施例では、ＲＡＳ、
ＣＡＳ、ＷＥ（いずれもローアクテブ）等の信号の供給
タイミングで各種モードを指定したが、モード指定専用
の信号を特別に設け、これを用いてモードの判別等を行
ってもよい。
【００４３】
【発明の効果】以上説明したように、本発明は多ビット
パラレルテストモード機能を備える半導体記憶装置に、
メモリセルに並列に書き込むべきデータを記憶するレジ
スタを持たせ、このレジスタのデータとメモリセルから
読み出したデータを比較する比較回路を備えるので、テ
ストを正確に行うことができ、テストモード選別のテス
ト抜けを防ぐことができる。また、複雑なテストパター
ンにおいても、テストモード化が可能になり、選別時間
の短縮ができる。
パラレルテストモード機能を備える半導体記憶装置に、
メモリセルに並列に書き込むべきデータを記憶するレジ
スタを持たせ、このレジスタのデータとメモリセルから
読み出したデータを比較する比較回路を備えるので、テ
ストを正確に行うことができ、テストモード選別のテス
ト抜けを防ぐことができる。また、複雑なテストパター
ンにおいても、テストモード化が可能になり、選別時間
の短縮ができる。
【００４４】また、本願発明に係るテスト方法において
も、上述の同様の効果を得ることができる。
も、上述の同様の効果を得ることができる。
【図１】本発明の第１実施例に係る半導体記憶装置の回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図２】図１に示す回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図３】本発明の第２実施例に係る半導体記憶装置の回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図４】図３に示す回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図５】従来の半導体記憶装置のブロック図である。
１、２、３、４；データアンプ及びライトバッファ
５；ライトサイクル判定回路
６；テストモード判定回路
７；テスト回路
８；データ出力バッファ
９；データ入力バッファ
１０；シフトレジスタ
１１；フリップフロップ
Ｑ１乃至Ｑ８；トランスファゲート
Claims (2)
- 【請求項１】 テストモードを有する半導体記憶装置に
おいて、メモリセルに所定ビットづつデータを並列に書
き込む手段と、前記データに対応するデータを記憶する
記憶部と、前記メモリセルに書き込んだデータを読み出
す読出手段と、前記読出手段により読み出されたデータ
と前記記憶部に記憶されたデータをビット単位で比較す
るテスト回路とを備えることを特徴とするテスト機能を
有する半導体記憶装置。 - 【請求項２】 レジスタに複数ビットのデータをセット
する工程と、前記レジスタに記憶されたデータに対応す
るデータをパラレルにメモリセルに書き込み、書き込ん
だデータを再び読み出し、前記レジスタの記憶データと
前記メモリセルから読み出したデータの比較を前記メモ
リセルのアドレスを更新しつつ繰り返す工程とより構成
され、その比較結果に従ってメモリセルの正常又は異常
の別を判別することを特徴とする半導体記憶装置のテス
ト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185605A JPH0512900A (ja) | 1991-06-28 | 1991-06-28 | テスト機能を有する半導体記憶装置及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185605A JPH0512900A (ja) | 1991-06-28 | 1991-06-28 | テスト機能を有する半導体記憶装置及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512900A true JPH0512900A (ja) | 1993-01-22 |
Family
ID=16173728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185605A Pending JPH0512900A (ja) | 1991-06-28 | 1991-06-28 | テスト機能を有する半導体記憶装置及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512900A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| JPH0785699A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 半導体メモリ回路 |
| JP2001357700A (ja) * | 2000-06-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US7418638B2 (en) | 2005-02-07 | 2008-08-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for testing memory cells using several different test data patterns |
| JP2014238907A (ja) * | 2014-07-23 | 2014-12-18 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
-
1991
- 1991-06-28 JP JP3185605A patent/JPH0512900A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| JPH0785699A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 半導体メモリ回路 |
| JP2001357700A (ja) * | 2000-06-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US7418638B2 (en) | 2005-02-07 | 2008-08-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for testing memory cells using several different test data patterns |
| JP2014238907A (ja) * | 2014-07-23 | 2014-12-18 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
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