通常、半導体記憶装置では、半導体ウェハ内のメモリセルの良否をテストする選別試験が行われる。この選別試験では、測定装置のIO(入出力)ピンと、半導体チップのIOドライバとが一対一で接続される。測定装置は、IOドライバを介してそのIOドライバに対応するメモリセルにデータを書き込み、その書き込んだデータを読み出す。測定装置は、その読み出されたデータに基づいてメモリセルの良否を判断する。
メモリセルの良否が1個ずつテストされると、選別試験にかかる時間が大きくなる。従来から、この時間を短縮するために、複数のメモリセルの良否を並列にテストする同測テストモード方式が用いられている。
同測テストモード方式においては、半導体チップの1つのDQ端子から、複数のIO線に対してデータの書き込みが行われる。このような書込みが行われる場合、DQ端子又はIO線が縮退すると呼ばれる。
従来の半導体記憶装置においては、1つのDQ端子に縮退されるIO線の数(DQ端子の数)は、一回のアクセスで同時にデータの読み出し又は書き込みが可能なメモリセルの数によって制限されていた。具体的には、1つのDQ端子に縮退されるIO線の数を、共通のYスイッチ切替信号で制御されるYスイッチの数以下にすることはできなかった。これは、IO線の縮退数を共通のYスイッチ切替信号で制御されるYスイッチの数以下にすると、1つのYスイッチ切替信号の活性化(Yスイッチを接続状態とする)で並列にデータを読み書きできるメモリセルのそれぞれに個別にデータを書き込むことができなくなるためである。
ここで、Yスイッチとは、所定のメモリセルに接続されたセンスアンプと所定のIO線との接続を切り替えるスイッチである。通常、1台のセンスアンプからは、互いに相補の関係にある2本の信号線が、1組の相補IO線対に接続されている。従って、1つのメモリセルに接続された1台のセンスアンプと相補IO線対との接続を切り替えるYスイッチは、1組の相補IO線対に対応し、2個1組となっている。
以下、1つのYスイッチ切替信号が4台のセンスアンプと4組の相補IO線対とを接続する4組のYスイッチに共通に供給される半導体記憶装置、つまり、1つのYスイッチ切替信号を活性化することで4個のメモリセルに同時にデータを読み書きする半導体記憶装置の例を説明する。
図11において、1つのYスイッチ切替信号(例えば、Yスイッチ切替信号PYS1)がオンになると、4本のIO線からデータが入力される相補信号線PWRDAT0〜3およびPWRDAB0〜3が、そのYスイッチ切替信号によって制御されるYスイッチに対応するセンスアンプPSA0〜3と接続される。これにより、1個のYスイッチ切替信号により、4本のIO線から入力されたデータが、4個のメモリセルに並列に書き込まれる。
図12は、図11で示したメモリセルアレイ内のメモリセルの良否をテストするライトコントロール回路を示した構成図である。なお、図11におけるIO線PWDA0〜PWDA3が、図11における相補信号PWRDAT0〜3およびPWRDAB0〜3にデータを入力する4本のIO線に対応する。
図12では、16個のDQ端子PDQ0〜15が、4個のDQ端子に縮退される。メモリセルの良否をテストする際、1つのYスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの全てに同一のデータが書き込まれると、その全てのメモリセル内でデータが反転したとき、メモリセルを誤って良好と判断されてしまう。
したがって、測定装置は、DQ端子PDQ0〜3のそれぞれに個別にデータを入力して、1つのYスイッチ切替信号の活性化で並列にデータを読み書きできる4個のメモリセルのそれぞれに、個別にデータを書き込む必要がある。
このため、1つのYスイッチ切替信号の活性化で読み書きするメモリセルのそれぞれに個別にデータを入力するために、測定装置の4個のIOピンがこの半導体記憶装置に割り当てられ、その4個のIOピンがDQ端子PDQ0〜3に接続される。測定装置は、そのDQ端子PDQ0〜3のそれぞれを介してメモリセルにデータを読み書きして、メモリセルの良否をテストする。
図13は、図12で示した従来のライトコントロール回路の動作を説明するためのタイミングチャートである。なお、図12のDQ端子PDQ0〜3が測定装置と接続されているとする。
TMD(テストモード)信号が活性状態になると、DQ端子PDQ0〜3に入力された各データが、それらのDQ端子PDQ0〜3に対応するIO線PWDA0〜3と、それらのDQ端子に縮退されているDQ端子に対応するIO線とに出力される。例えば、DQ端子PDQ0に入力されたデータは、DQ端子PDQ0に対応するIO線PWDA0と、DQ端子PDQ4に対応するIO線PWDA4と、DQ端子PDQ8に対応するIO線PWDA8と、DQ端子PDQ12に対応するIO線PWDA12とに出力される。
各IO線に入力されたデータは、CLK(クロック)信号のRiseエッジ(立ち上がりエッジ)に同期して生成されるクロックパルスであるPCLK信号によってラッチされる。また、そのラッチされたデータは、外部コマンドがライトコマンド(書き込み命令)を示すときに生成されるWRT信号で相補信号線PWRDAT0〜3およびPWRDAB0〜3に入力される。そして、その入力されたデータがメモリセルに書き込まれる。
なお、メモリセルに書き込まれたデータを読み出す回路は、互いに縮退されているDQ端子に接続されたIO線に対応するメモリセル(例えば、DQ端子DQ0、DQ4、DQ8およびDQ12に対応するメモリセル)内のデータのEXNORを出力する。これにより、それらのデータの全てが一致していた場合には、Hレベルの信号が出力され、それ以外の場合には、Lレベルの信号が出力される。測定装置は、Hレベルの信号が出力された場合、メモリセルが良好であると判断し、Lレベルの信号が出力された場合、メモリセルが不良であると判断する。
また、近年、メモリセルの更なる縮小化のために、1つのYスイッチ切替信号の活性化で並列に8個のメモリセルにデータを読み書きする半導体記憶装置が流通している。図14は、このような半導体記憶装置内のメモリセルアレイを示した構成図である。
同測テストモード方式では、1つのYスイッチ切替信号の活性化でデータを読み書きするメモリセルの数のDQ端子に縮退される。したがって、1つのYスイッチ切替信号の活性化で並列に8個のメモリセルにデータを読み書きする半導体記憶装置では、8個のDQ端子に縮退される。
したがって、Yスイッチ切替信号の活性化で並列に読み書きするメモリセルの数に応じて、半導体記憶装置に割り当てるIOピンの数を変えなければならない。
特許文献1には、Yスイッチ切替信号の活性化で並列に読み書きするメモリセルの数が異なっていても、同じ数のIOピンが割り当てられる半導体記憶装置が記載されている。
この半導体記憶装置では、1つのYスイッチ切替信号の活性化で並列に4個のメモリセルにデータを読み書きする場合、4つのDQ端子から入力された各データを4倍に伸長する。また、1つのYスイッチ切替信号の活性化で並列に8個のメモリセルにデータを読み書きする場合、4つのDQ端子から入力された各データを8倍に伸長することで、8個のDQ端子を4個のDQ端子に縮退させている。
これにより、Yスイッチ切替信号の活性化で並列に読み書きするメモリセルの数が異なっていても、同じ数のIOピンが割り当てることが可能になる。
以下、本発明の実施形態について図面を参照して説明する。なお、各図面において、同じ機能を有するものには同じ符号を付し、その説明を省略することがある。
図1は、本発明の第一の実施形態の半導体記憶装置の構成を示したブロック図である。図1において、半導体記憶装置は、DQ端子DQ0〜15と、クロックジェネレータ101と、コマンドデコーダ102と、アドレスバッファ103と、テストモード信号ジェネレータ104と、メモリセルアレイ105と、ライトコントロール回路106と、リードコントロール回路107とを含む。また、半導体記憶装置は、メモリセルアレイ105内のメモリセルの良否をテストする測定装置(図示せず)と接続可能である。
DQ端子DQ0〜15は、測定装置からデータが入力される入出力端子である。DQ端子DQ0〜15は、測定装置のIOピンと接続可能である。なお、測定装置は、外部装置の一例である。
測定装置からデータが入力された場合、そのデータはDQ端子DQ0〜15を介してライトコントロール回路106に供給される。具体的には、各々のDQ端子DQ0〜15に接続された、ライトコントロール回路内のIO線(入出力線)にデータが供給される。IO線の具体的な説明は、後述する。
クロックジェネレータ101は、生成回路の一例である。クロックジェネレータ101には、測定装置からクロック端子を介して測定装置のCLK(クロック)信号およびCKE(クロックイネーブル)信号が入力される。
クロックジェネレータ101は、CKE信号が入力されると、その後に入力されたCLK信号のRiseエッジ(立ち上がりエッジ)およびFallエッジ(立ち下りエッジ)のそれぞれに同期して、互いに位相が異なるクロックパルスであるPCLK信号およびPCLKB信号を生成する。CLK信号としては、正相のCLK信号(CK信号)が用いられてもよいし、逆相のCLK信号(/CK信号)が用いられてもよい。
以下、PCLK信号は、CK信号のRiseエッジに同期して生成されたものとし、PCLKB信号は、CK信号のFallエッジに同期して生成されたものとする。また、PCLK信号は、第一パルス信号の一例であり、PCLKB信号は、第二パルス信号の一例である。
また、CLK信号のRiseエッジは、CLK信号の第一の方向の遷移であり、CLK信号のFallエッジは、CLK信号の第二の方向の遷移である。なお、CLK信号のRiseエッジが、CLK信号の第二の方向の遷移であり、CLK信号のFallエッジが、CLK信号の第一の方向の遷移であってもよい。
コマンドデコーダ102には、測定装置からコマンド端子を介して外部コマンドが入力される。外部コマンドとしては、/CS(チップセレクト)信号、/RAS(行アドレスストローブ)信号、/CAS(列アドレスストローブ)信号および/WE(ライトイネーブル)信号がある。
コマンドデコーダ102は、外部コマンドがメモリセルへの書き込み(ライトコマンド)を示すときに、WRT(書き込み)信号を生成する。
アドレスバッファ103には、測定装置からアドレス端子を介してADR(アドレス)信号が入力される。アドレスバッファ103は、その入力されたADR信号に基づいてアドレスデータを生成する。
テストモード信号ジェネレータ104は、メモリセルの良否のテストを行うテストモードを示すテストモード信号であるTMD信号およびTMDULT信号を活性化する。例えば、テストモード信号ジェネレータ104は、測定装置からテストモード端子を介して/WP(動作禁止)信号が入力されると、TMD信号およびTMDULT信号を活性化する。なお、TMD信号およびTMDULT信号が活性化されていない場合、半導体記憶装置は通常動作を行う通常動作モードとなる。
メモリセルアレイ105は、複数のメモリ素子を含む複数のメモリセルを有する。なお、メモリ素子は、1ビットのデータを記憶可能である。また、メモリセルアレイ105では、複数のメモリセルから構成される複数のメモリブロックを有する。
図2は、メモリセルアレイ105を示した構成図である。具体的には、メモリセルアレイ105内の一つのメモリブロックを示した構成図である。
図2において、メモリセルアレイ105は、Yスイッチ切替信号YS1〜YS512によって制御される複数組の相補Yスイッチ対を有する。ここで、相補Yスイッチ対とは、1台のセンスアンプの1組の相補信号線対と1組の相補IO線対とを接続する2つのYスイッチのことである。また、1つのYスイッチ切替信号が2組以上の所定数の相補Yスイッチ対に共通に入力されている。このことで、1つのYスイッチ切替信号の活性化により、所定数のセンスアンプと所定数の相補IO線対とを接続することができ、よって、1つのYスイッチ切替信号の活性化で所定数のメモリセルに並列に書き込み又は読み出しを行なうことが可能となる。本実施形態では、所定数は、4であり、1つのYスイッチ切替信号の活性化で4つのメモリセルに並列に書き込み又は読み出しを行なうことが可能となる。なお、所定数は、第一の数の一例である。
例えば、Yスイッチ切替信号YS0〜YS512のそれぞれは、活性化されると、該Yスイッチ切替信号が供給される所定数「4」のオンになったYスイッチに対応するセンスアンプSA0〜SA3のそれぞれと、相補信号線WRDAT0〜WRDAT3およびWRDAB0〜WRDAB3のそれぞれとを接続する。なお、相補信号線WRDAT0〜WRDAT3およびWRDAB0〜WRDAB3は、そのYスイッチ切替信号が供給されるYスイッチに対応するIO線のそれぞれが出力したデータを伝送する。
これにより、IO線が出力したデータが並列に各メモリセルに書き込まれる。
なお、Yスイッチ切替信号YS0〜YS512の活性化/非活性化や、ワード線word1〜word4096の活性化は、図示していないアドレス構成回路が、アドレスバッファ103にて生成されるアドレスデータに基づいて行う。
図1に戻る。ライトコントロール回路106は、メモリセルアレイ105内の各メモリセルへのデータの書き込みを制御する。
図3は、ライトコントロール回路106を示した構成図である。
ライトコントロール回路106は、IO線WDA0〜WDA15を含む。
IO線WDA0〜WDA15のそれぞれは、DQ端子DQ0〜DQ15のそれぞれと接続されている。IO線WDA0〜WDA15のそれぞれには、自線と接続されたDQ端子を介して外部から書込みデータが入力される。
また、IO線WDA0〜WDA15のそれぞれには、ラッチ回路LA0〜LA15のそれぞれと、トランスファゲートTG0〜TG15のそれぞれが形成される。
ラッチ回路LA0〜LA15のそれぞれのCK端子には、クロックジェネレータ101にて生成されたPCLK信号が入力される。ラッチ回路LA0〜LA15のそれぞれは、IO線WDA0〜WDA15のそれぞれに書込みデータが入力された場合、CK端子に入力されたクロックパルスPCLKBに同期して、その書込みデータをラッチする。
これにより、ラッチ回路LA0〜LA15のそれぞれは、CLK信号の第二方向の遷移に応じて、DQ端子DQ0およびDQ2に入力されたデータを保持することになる。
トランスファゲートTG0〜TG15の制御端子には、コマンドデコーダ102にて生成されたWRT信号が入力される。トランスファゲートTG0〜TG15は、WRT信号が入力されると、ラッチ回路LA0〜LA15にラッチされた書込みデータを、相補信号線WRDAT0〜WRDAT15のそれぞれと、相補信号線WRDAB0〜WRDAB15のそれぞれとに出力する。
なお、図2で示したメモリセルアレイは、相補信号線WRDAT0〜WRDAT15(相補信号線WRDAB0〜WRDAB15)のうちの、相補信号線WRDAT0〜WRDAT3(相補信号線WRDAB0〜WRDAB3)に対応するメモリブロックを示したものである。相補信号線WRDAT4〜WRDAT7(相補信号線WRDAB4〜WRDAB7)、相補信号線WRDAT8〜WRDAT11(相補信号線WRDAB8〜WRDAB11)および相補信号線WRDAT12〜WRDAT15(相補信号線WRDAB12〜WRDAB15)のそれぞれに対応するメモリブロックは、図2と同じ構成を有する。
また、図2で示したメモリブロックに含まれるYスイッチ切替信号が所定Yスイッチ切替信号となり、そのYスイッチ切替信号が供給されるYスイッチに対応するIO線WRDAT0〜3を含む伝送経路が所定伝送経路となる。
縮退回路111には、テストモード信号ジェネレータ104にて活性化されたTMD信号が入力される。縮退回路111は、TMD信号に応じて、IO線WDA4〜WDA15に供給されるデータを、IO線WDA0〜3を介して入力されるデータとDQ端子DQ4〜15を介して入力されるデータとの間で切り替える。
具体的には、縮退回路111は、活性状態のTMD信号が入力されている場合、外部からIO線WDA0〜3に入力される各書込みデータを、IO線WDA0〜3以外にも、各々所定の3つのIO線にも供給する。より具体的には、縮退回路111は、外部からIO線WDAnに入力される書込みデータを、IO線WDAn+4、WDAn+8およびWDAn+12にも供給する。なお、nは0から3までの整数である。
一方、縮退回路111は、TMD信号が入力されていない場合、DQ端子DQ4〜DQ15に入力された各データを、書込みデータとしてIO線WDA4〜WDA15のそれぞれに出力する。
これにより、縮退回路111は、テストモード時に、DQ端子DQ0〜DQ15を、4個のDQ端子に縮退させることができる。
バイパス回路112は、縮退回路111にて互いに縮退されていない4個のDQ端子DQ0〜DQ3を、二つのDQ端子に縮退させる。
図4は、バイパス回路112を示した構成図である。
図4において、バイパス回路112は、IO線WDA0およびWDA1を接続するバイパス経路B0と、IO線WDA2およびWDA3を接続するバイパス経路B1とを含む。また、バイパス経路B0およびB1のそれぞれは、ラッチ回路L0およびL1のそれぞれと、トランスファゲートT0およびT1のそれぞれとを有する。
また、DQ端子DQ1とIO線WDA1とを接続する経路上に、トランスファゲートT0aが設けられ、DQ端子DQ3とIO線WDA3とを接続する経路上に、トランスファゲートT1aが設けられる。
ラッチ回路L0およびL1のCK端子には、クロックジェネレータ101にて生成されたPCLKB信号が入力される。ラッチ回路L0およびL1のそれぞれは、DQ端子DQ0および2のそれぞれに入力されたデータを、IO線WDA1およびIO線WDA3のそれぞれのデータとしてPCLKB信号に同期してラッチする。
これにより、DQ端子DQ0および2のそれぞれに入力されたデータが、CLK信号の第一の方向の遷移に応じてIO線WDA1およびIO線WDA3のそれぞれのデータとして保持されることになる。
トランスファゲートT0、T1、T0aおよびT1aのそれぞれの制御端子には、テストモード信号ジェネレータ104にて生成されたTMDULT信号が入力される。
TMDULT信号が活性状態の場合、トランスファゲートT0およびT1が導通状態であり、トランスファゲートT0aおよびT1aが非導通状態である。また、TMDULT信号が非活性状態の場合、トランスファゲートT0およびT1が非導通状態であり、トランスファゲートT0aおよびT1aが導通状態である。
これにより、TMDULT信号が活性状態の場合、ラッチ回路L0およびL1のそれぞれがラッチしたデータがIO線WDA1およびWDA3に供給され、TMDULT信号が非活性状態の場合、DQ端子DQ1およびDQ3のそれぞれに入力されたデータがIO線WDA1およびWDA3に供給される。
したがって、通常動作モード時には、バイパス経路B0およびB1が非導通状態になる。また、テストモード時には、バイパス経路B0およびB1が非導通状態になり、DQ端子DQ0およびDQ2に入力されたデータが、CLK信号の第一の方向の遷移に応じてDQ端子DQ1およびDQ3への入力データとして保持され、また、CLK信号の第二の方向の遷移に応じてDQ0およびDQ2への入力データとして保持される。
図1に戻る。リードコントロール回路107は、各メモリセルに書き込まれたデータを読み出し、その読み出したデータを、DQ0〜DQ15を介して測定装置に出力する。なお、リードコントロール回路107については、本発明と直接関係せず、当業者にとって自明なため、詳細な説明を省略する。
次に動作を説明する。
図5は、本実施形態の半導体記憶装置の動作を説明するためのタイミングチャートである。なお、測定装置のIOピンは、DQ0およびDQ2と接続されているとする。また、測定装置は、CLK信号、外部コマンド、ADL信号および/WP信号を半導体記憶装置に入力しているとする。また、TMD信号およびTMDULT信号は、活性状態になっているとする。
先ず、測定装置は、ライトコマンドを示す制御コマンドを入力する前のCLK信号のFallエッジに同期して、DQ端子DQ1およびDQ3用のデータをDQ端子DQ0およびDQ2に入力する。
その入力された各データは、そのCLK信号のFallエッジに同期して生成されたPCLKB信号にてラッチ回路L0およびL1のそれぞれにラッチされる。そのラッチされた各データは、トランスファゲートT0およびT1のそれぞれから書込みデータとしてIO線WDA1およびWDA3のそれぞれに出力される。また、縮退回路111によって、そのラッチされた各データは、DQ端子DQ1およびDQ3に縮退されたDQ端子に対応するIO線のそれぞれに供給される。
その後、測定装置は、次のCLK信号のRiseエッジに同期して、ライトコマンドを示す制御コマンドを入力すると共に、DQ端子DQ0よびDQ2用のデータをDQ端子DQ0およびDQ2に入力する。その入力された各データは、書込みデータとしてIO線WDA0およびWDA2のそれぞれに供給される。
また、縮退回路111によって、上記のIO線WDA0〜WDA3に供給された各書込みデータは、IO線WDA4〜15のそれぞれにも供給される。
その後、IO線DWA0〜15のそれぞれに入力されたデータは、クロックジェネレータ101がそのCLK信号のRiseエッジに同期して生成したPCLK信号にてラッチ回路LA0およびLA15のそれぞれにラッチされる。
そして、ライトコマンドに応じて生成されたWRT信号がトランスファゲートTG0〜TG15に入力されると、ラッチ回路LA0およびLA15にラッチされた各データは、トランスファゲートTG0〜TG15のそれぞれから、相補信号線PWRDAT0〜3およびPWRDAB0〜3を介してメモリセルアレイ105に出力される。その出力された各書込みデータが各メモリセルに書き込まれる。
次に効果を説明する。
本実施形態では、クロックジェネレータ101は、測定装置のCLK信号の立ち上がりエッジおよび立ち下りエッジのそれぞれに同期して、PCLK信号およびPCLKB信号のそれぞれを生成する。IO線WDA0ないしWDA15のそれぞれは、書込みデータが入力された場合、その書込みデータをPCLKでラッチし、そのラッチした書込みデータを出力する。Yスイッチ切替信号YS1〜YS512のそれぞれはが供給されるYスイッチは、自スイッチに対応するIO線から出力された各書込みデータを、メモリセルに並列に書き込む。バイパス経路B0は、DQ端子DQ0に入力されたデータをPCLKB信号でラッチし、そのラッチしたデータを書込みデータとしてIO線WDA1に供給する。
この場合、DQ端子DQ0に入力されたデータは、IO線WDA0に書込みデータとして供給される。また、DQ端子DQ0に入力されたデータが、CLK信号のFallエッジでラッチされ、そのラッチされたデータがIO線WDA1に書き込みデータとして供給される。そして、CLK信号のRiseエッジでその書込みデータがラッチされ、そのラッチされたデータがメモリセルに並列に書き込まれる。
よって、例えば、CLK信号のFallエッジに合わせて第一のデータがDQ端子DQ0、2に入力され、その後、次のCLK信号のRiseエッジの前に第二のデータがDQ端子DQ0、2に入力されれば、2個のDQ端子から1つのYスイッチ切替信号の活性化で並列に読み書きする4個のメモリセルに個別にデータを書き込むことが可能になる。したがって、1つのYスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの数より少ない本数にIO線を縮退した場合にも、1つのYスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能であり、かつ、コストダウンを行うことが可能になる。
また、本実施形態では、テストモード時には、バイパス経路B0が導通状態となり、DQ端子DQ0に入力されたデータが、CLK信号の第一の方向の遷移に応じてDQ端子DQ1への入力データとして保持され、また、CLK信号の第二の方向の遷移に応じてDQ0への入力データとして保持される。
よって、例えば、CLK信号の第一の方向の遷移に合わせて第一のデータ(IO線WD1への入力データ)がDQ端子DQ0に入力され、その後、次のCLK信号の第二の方向の前に第二のデータ(IO線WDA0へ入力データ)がDQ端子DQ0に入力されれば、1個のDQ端子で、1つのYスイッチ切替信号の活性化で並列に読み書きする4個のメモリセルに個別に書き込むデータのうちの二つのデータを入力することが可能になる。したがって、1つのYスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの数より少ない本数にIO線を縮退した場合にも、1つのYスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能であり、かつ、コストダウンを行うことが可能になる。
次に第二の実施形態を説明する。なお、本実施形態では、主に第一の実施形態の異なる機能および動作について説明する。
図6は、本発明の第二の実施形態の半導体記憶装置の構成を示したブロック図である。
図6において、アドレスバッファ103には、測定装置から、バンクアドレス端子を介してBA0(バンクアドレス)信号がさらに入力される。アドレスバッファ103は、BA0信号が入力されると、そのBA0信号に基づいてTBA0(変換バンクアドレス)信号を生成する。そして、アドレスバッファ103は、TBA0信号の論理否定を、BA0信号に応じた外部入力信号として生成する。
なお、アドレスバッファ103は、作成回路の一例である。BA0信号は、所定の外部信号の一例である。
また、従来技術では、メモリセルの良否をテストする際には、BA0信号は使用されないので、バンクアドレス端子は、使用されていない。したがって、BA0信号が外部信号として使用されると、外部信号を入力するために新たな端子が設けられなくてもよい。外部信号は、任意の信号でよいが、BA0信号のような新たな端子などが設けられなくてもよい信号が望ましい。
図7は、本実施形態のメモリセルアレイ105の構成図である。具体的には、メモリセルアレイ105内の一つのメモリブロックを示した構成図である。
図7では、所定数が8である。つまり、Yスイッチ切替信号YS1〜YS512のそれぞれには、所定数「8」のメモリセルと、所定数「8」の相補IO線対とが予め対応付けられている。また、共通のYスイッチ切替信号が供給されるYスイッチ対ごとに、8個のセンスアンプSA0〜7が設けられ、1つのYスイッチ切替信号の活性化で並列に8個のメモリセルにデータを読み書きする。
例えば、Yスイッチ切替信号YS0〜YS512は、活性化されると、その活性化されたYスイッチ切替信号が供給されるYスイッチ対がオンとなる。そして、そのYスイッチ対に対応するセンスアンプSA0〜SA7のそれぞれと、相補信号線WRDAT0〜WRDAT7およびWRDAB0〜WRDAB7のそれぞれとを接続して、8個のIO線が出力したデータを並列に各メモリセルに書き込む。
なお、相補信号線WRDAT8〜15およびWRDAB8〜15に対応するメモリセルは、図7と同じ構成を有する。
図8は、本実施形態のライトコントロール回路106を示した構成図である。
縮退回路113には、テストモード信号ジェネレータ104にて活性化されたTMD信号が入力される。縮退回路113は、TMD信号に応じて、IO線WDA8〜WDA15に供給されるデータを、IO線WDA0〜7を介して入力されるデータとDQ端子DQ8〜15を介して入力されるデータとの間で切り替える。
具体的には、縮退回路113は、活性状態のTMD信号が入力されている場合、外部からIO線WDA0〜7に入力される各書込みデータを、IO線WDA0〜7以外にも、各々所定の1つのIO線にも供給する。より具体的には、縮退回路111は、外部からIO線WDAnに入力される書込みデータを、IO線WDAn+8にも供給する。なお、mは0から7までの整数である。
一方、縮退回路113は、TMD信号が入力されていない場合、または、非活性状態のTMD信号が入力されている場合、DQ端子DQ4〜DQ15に入力された各データを、書込みデータとしてIO線WDA4〜WDA15のそれぞれに供給する。
これにより、縮退回路113は、テストモード時に、DQ端子DQ0〜DQ15を、8個のDQ端子に縮退させることができる。
バイパス回路114は、縮退回路113にて互いに縮退されていない8個のDQ端子DQ0〜DQ7を、二つのDQ端子に縮退させる。
図9は、バイパス回路114および115を示した構成図である。以下では、バイパス回路114を例に説明し、バイパス回路115の説明を省略する。バイパス回路115の説明は、以下のバイパス回路114の説明において、DQ端子DQ0〜3のそれぞれを、DQ端子DQ4〜7のそれぞれに読み換え、IO線WDA0〜3のそれぞれを、IO線WDA4〜7のそれぞれに読み換えればよい。
図9において、バイパス回路114は、バイパス経路B0と、IO線WDA0およびWDA2を接続するバイパス経路B2と、IO線WDA0およびWDA3を接続するバイパス経路B3とを接続する。また、バイパス経路B2およびB3のそれぞれは、ラッチ回路L2およびL3のそれぞれと、トランスファゲートT2およびT3のそれぞれとを有する。
また、DQ端子DQ1とIO線WDA1とを接続する経路上に、トランスファゲートT0aが設けられ、DQ端子DQ2とIO線WDA2とを接続する経路上に、トランスファゲートT2aが設けられ、DQ端子DQ3とIO線WDA3とを接続する経路上に、トランスファゲートT3aが設けられる。
ラッチ回路L2のCK端子には、クロックジェネレータ101にて生成されたPCLK信号と、アドレスバッファ103で生成されたTBA0信号との論理積を示す信号が入力される。ラッチ回路L2は、該PCLK信号とTBA0信号との論理積を示す信号に同期して、DQ端子DQ0に入力されたデータを、ラッチする。
ラッチ回路L3のCK端子には、クロックジェネレータ101にて生成されたPCLKB信号と、アドレスバッファ103で生成されたTBA0信号との論理積を示す信号が入力される。ラッチ回路L3は、該PCLKB信号とTBA0信号との論理積を示す信号に同期して、DQ端子DQ0に入力されたデータを、ラッチする。
これにより、ラッチ回路LA0またはL2にて、IO線WDA0またはWDA2用のデータが保持される第一方向の遷移が互いに異なるタイミングとなり、ラッチ回路L0またはラッチ回路L3にて、IO線WDA1またはWDA3用のデータが保持される第二方向の遷移が互いに異なるタイミングとなる。また、それらの第一方向の遷移のタイミングおよび第二方向の遷移のタイミングが、TBA0信号を生成するBA0信号によって制御される。
トランスファゲートT2、T3、T2aおよびT3aのそれぞれの制御端子には、テストモード信号ジェネレータ104にて生成されたTMDULT信号が入力される。
TMDULT信号が活性状態の場合、トランスファゲートT2およびT3が導通状態であり、トランスファゲートT2aおよびT3aが非導通状態である。また、TMDULT信号が非活性状態の場合、トランスファゲートT2およびT3が非導通状態であり、トランスファゲートT2aおよびT3aが導通状態である。
これにより、TMDULT信号が活性状態の場合、ラッチ回路L0、L2およびL3のそれぞれがラッチした各データがIO線WDA1ないしWDA3のそれぞれに供給され、TMDULT信号が非活性状態の場合、DQ端子DQ1ないしDQ3のそれぞれに入力されたデータがIO線WDA1ないしWDA3のそれぞれに供給される。
次に動作を説明する。
図10は、本実施形態の半導体記憶装置の動作を説明するためのタイミングチャートである。なお、測定装置のIOピンは、DQ0およびDQ4と接続されているとする。また、測定装置は、CLK信号、外部コマンド、ADL信号、/WP信号およびTBA0信号を半導体記憶装置に入力しているとする。また、TMD信号およびTMDULT信号は、活性状態になっているとする。
先ず、測定装置は、BA0信号をLレベルとし、ライトコマンドを示す制御コマンドを入力する二つ前のCLK信号のFallエッジに同期して、DQ端子DQ3およびDQ7用のデータをDQ端子DQ0およびDQ4に入力する。
その入力された各データは、そのCLK信号のFallエッジに同期して生成されたPCLKB信号と、外部入力信号との論理和を示す信号にて各ラッチ回路L3にラッチされる。そのラッチされた各データは、各トランスファゲートT3から書込みデータとしてIO線WDA3およびWDA7のそれぞれに供給される。
その後、測定装置は、次のCLK信号のRiseエッジに同期して、DQ端子DQ2およびDQ6用のデータをDQ端子DQ0およびDQ4に入力する。
その入力された各データは、そのCLK信号のRiseエッジに同期して生成されたPCLK信号と、外部入力信号との論理和を示す信号にて各ラッチ回路L2にラッチされる。そのラッチされた各データは、各トランスファゲートT2から書込みデータとしてIO線WDA2およびWDA6のそれぞれに供給される。
さらにその後、測定装置は、DQ端子DQ2およびDQ6用のデータを入力すると、そのCLK信号のFallエッジの前に、BA0信号を活性状態(Hレベル)に変更する。そして、測定装置は、そのCLK信号のFallエッジに同期して、ライトコマンドを示す制御コマンドを入力すると共に、DQ端子DQ0およびDQ4用のデータをDQ端子DQ0およびDQ4に入力する。その入力された各データは、書込みデータとしてIO線WDA0およびWDA4のそれぞれに供給される。
また、縮退回路113によって、上記のIO線WDA0〜WDA7に供給された各書込みデータは、IO線WDA8〜15のそれぞれにも供給される。
その後、IO線DWA0〜15のそれぞれに入力されたデータは、そのCLK信号のRiseエッジに同期して生成されたPCLK信号にてラッチ回路LA0およびLA15のそれぞれにラッチされる。
そして、コマンドデコーダ102がライトコマンドに応じて生成されたWRT信号がトランスファゲートTG0〜TG15に入力されると、ラッチ回路LA0およびLA15にラッチされた各データは、トランスファゲートTG0〜TG15のそれぞれから、相補信号線PWRDAT0〜3およびPWRDAB0〜3を介してメモリセルアレイ105に出力される。その出力された各書込みデータが各メモリセルに書き込まれる。
次に効果を説明する。
本実施形態では、バイパス経路B2は、DQ端子DQ0に入力されたデータを、PCKL信号とTBA0信号との論理和に同期してラッチし、該ラッチしたデータを書込みデータとしてIO線WDA2に供給する。
この場合、1個のDQ端子から1つのYスイッチ切替信号の活性化で並列に読み書きする3個のメモリセルに個別にデータを書き込むことが可能になる。
また、本実施形態では、バイパス経路B2は、DQ端子DQ0に入力されたデータを、PCKLB信号とTBA0信号との論理和に同期してラッチし、該ラッチしたデータを書込みデータとしてIO線WDA3に供給する。
この場合、1個のDQ端子から1つのYスイッチ切替信号の活性化で並列に読み書きする4個のメモリセルに個別にデータを書き込むことが可能になる。
また、本実施形態では、所定数は、8であり、DQ端子は、16個ある。また、DQ端子DQ0に入力されたデータを、IO線WDA4〜WDA7に入力するバイパス経路を有する。
したがって、1つのYスイッチ切替信号の活性化で8個のメモリセルに並列に読み書きし、DQ端子が16個の場合、1つのYスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能にしながら、その16個のDQ端子を2個のDQ端子に縮退させることが可能になる。
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。