JPH05250898A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリセルの試験に関し、入力バッファ数の２
倍のメモリセルに対して複雑なデータパターンを書き込
むことができ、試験時間を短縮できることを目的とす
る。 【構成】入力バッファ1,2 はテストモードにおいて異な
るタイミングでビットデータDi1,Di2 をラッチする第１
及び第２のラッチ回路3,4 を備える。各第１のライトア
ンプ5 は各第１のラッチ回路3 に対応し、各第２のライ
トアンプ6 は各第２のラッチ回路4 に対応している。デ
ータバス7 は各第１及び各第２のライトアンプ5,6 に接
続されたバス線対DB1,バーDB1 〜DB4,バーDB4 からな
る。メモリセルアレイ8 は各バス線対DB1,バーDB1 〜DB
4,バーDB4 に対応した各ビット線対BL1,バーBL1 〜BL4,
バーBL4 を備える。接続回路9 はテストモードにおいて
各バス線対DB1,バーDB1 〜DB4,バーDB4 に対して各ビッ
ト線対BL1,バーBL1 〜BL4,バーBL4 を接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくはメモリセルの試験方法に関する。近年の半導体
記憶装置においては大容量化が進み、その大容量セルの
試験時間は容量に比例して長時間かかり、試験コストが
増大してきている。そのため、試験時間を短縮して試験
コストを低減することが必要となる。

【０００２】

【従来の技術】従来のＤＲＡＭにおける入力バッファ及
びライトアンプを図７に示す。入力バッファ１１Ａ〜１
１Ｄは入力データのビットデータＤＱ１〜ＤＱ４毎に設
けられている。各入力バッファ１１Ａ〜１１Ｄはインバ
ータ１２、ＰＭＯＳトランジスタ１３、２つのインバー
タよりなる公知のラッチ１４及びインバータ１５，１６
を直列に接続して構成されている。ＰＭＯＳトランジス
タ１３のゲート端子にはラッチ信号生成回路１７が接続
され、データラッチ信号φＬが入力されている。従っ
て、入力バッファ１１Ａ〜１１Ｄにはデータラッチ信号
φＬのＬレベルからＨレベルへの切り換わり時に各ビッ
トデータＤＱ１〜ＤＱ４がラッチされる。

【０００３】ラッチ信号生成回路１７はインバータ１８
〜２０、及びＮＡＮＤ回路２１で構成されている。イン
バータ１８はコラムアドレスストローブ信号バーＣＡＳ
を入力してそのレベルを反転させて出力し、インバータ
１９は書き込み制御信号バーＷＥを入力してそのレベル
を反転させて出力する。ＮＡＮＤ回路２１は両インバー
タ１８，１９の出力を入力し、出力信号をインバータ２
０を介してデータラッチ信号φＬとして出力する。即
ち、ラッチ信号生成回路１７はコラムアドレスストロー
ブ信号バーＣＡＳ及び書き込み制御信号バーＷＥが共に
Ｌレベルの場合にのみＨレベルのデータラッチ信号φＬ
を各入力バッファ１１Ａ〜１１Ｄに出力する。又、ラッ
チ信号生成回路１７はコラムアドレスストローブ信号バ
ーＣＡＳ又は書き込み制御信号バーＷＥのいずれか一方
がＨレベルの場合にはＬレベルのデータラッチ信号φＬ
を各入力バッファ１１Ａ〜１１Ｄに出力する。

【０００４】入力バッファ１１Ａにはライトアンプ２２
Ａ，２２Ｅ〜２２Ｈが並列に接続され、入力バッファ１
１Ｂ〜１１Ｄには選択回路２３Ａ〜２３Ｃを介してライ
トアンプ２２Ｂ〜２２Ｄが接続されている。

【０００５】各選択回路２３Ａ〜２３ＣはＮＭＯＳトラ
ンジスタ２４及びＰＭＯＳトランジスタ２５を並列に接
続して構成され、各トランジスタ２４，２５のゲート端
子にはテストモード信号φＴＥＳＴが印加されている。
選択回路２３Ａ〜２３Ｃの各ＮＭＯＳトランジスタ２４
は入力バッファ１１Ａの出力に接続されている。選択回
路２３ＡのＰＭＯＳトランジスタ２５は入力バッファ１
１Ｂの出力に、選択回路２３ＢのＰＭＯＳトランジスタ
２５は入力バッファ１１Ｃの出力に、更に選択回路２３
ＣのＰＭＯＳトランジスタ２５は入力バッファ１１Ｄの
出力にそれぞれ接続されている。

【０００６】従って、テストモード信号φＴＥＳＴがＬ
レベルである通常の書き込み動作時には、選択回路２３
Ａ〜２３Ｃの各ＰＭＯＳトランジスタ２５がオンし、入
力バッファ１１Ｂ〜１１Ｄにラッチされたビットデータ
ＤＱ２〜ＤＱ４がライトアンプ２２Ｂ〜２２Ｄに印加さ
れる。又、テストモード信号φＴＥＳＴがＨレベルであ
るテストモード時には、選択回路２３Ａ〜２３Ｃの各Ｎ
ＭＯＳトランジスタ２４がオンし、入力バッファ１１Ａ
にラッチされたビットデータＤＱ１がライトアンプ２２
Ｂ〜２２Ｄに印加される。

【０００７】前記各ライトアンプ２２Ａ〜２２Ｈには各
一対のバス線対ＤＢ１，バーＤＢ１〜ＤＢ８，バーＤＢ
８が接続されている。各ライトアンプ２２Ａ〜２２Ｈは
インバータ２６，２７及びＮＭＯＳトランジスタ２９の
直列回路と、インバータ２８及びＮＭＯＳトランジスタ
３０の直列回路とを並列に接続して構成されている。各
ライトアンプ２２Ａ〜２２Ｈの非反転側のバス線ＤＢ１
〜ＤＢ８は各ＮＭＯＳトランジスタ２９に接続され、反
転側のバス線バーＤＢ１〜バーＤＢ８は各ＮＭＯＳトラ
ンジスタ３０に接続されている。

【０００８】各ライトアンプ２２Ａ〜２２Ｄの両ＮＭＯ
Ｓトランジスタ２９，３０のゲート端子にはライト活性
化信号φＷが入力されている。各ライトアンプ２２Ａ〜
２２ＤはＨレベルのライト活性化信号φＷが入力される
と活性化され、そのバス線対ＤＢ１，バーＤＢ１〜ＤＢ
４，バーＤＢ４に増幅したデータを出力する。

【０００９】又、各ライトアンプ２２Ｅ〜２２Ｈの両Ｎ
ＭＯＳトランジスタ２９，３０のゲート端子には活性化
信号生成回路３１が接続されている。活性化信号生成回
路３１はＮＡＮＤ回路３２及びインバータ３３で構成さ
れている。ＮＡＮＤ回路３２は前記ライト活性化信号φ
Ｗとテストモード信号φＴＥＳＴを入力し、その出力信
号をインバータ３３を介してライト活性化信号φＷ１と
して各ライトアンプ２２Ｅ〜２２Ｈに出力するようにな
っている。即ち、活性化信号生成回路３１はライト活性
化信号φＷ及びテストモード信号φＴＥＳＴが共にＨレ
ベルの場合にのみＨレベルのライト活性化信号φＷ１を
各ライトアンプ２２Ｅ〜２２Ｈに出力する。又、活性化
信号生成回路３１はライト活性化信号φＷ又はテストモ
ード信号φＴＥＳＴのいずれか一方がＬレベルの場合に
はＬレベルのライト活性化信号φＷ１を各ライトアンプ
２２Ｅ〜２２Ｈに出力する。従って、各ライトアンプ２
２Ｅ〜２２ＨはＨレベルのライト活性化信号φＷ１が入
力されると活性化され、そのバス線対ＤＢ５，バーＤＢ
５〜ＤＢ８，バーＤＢ８に増幅したデータを出力する。

【００１０】そして、前記各バス線対ＤＢ１，バーＤＢ
１〜ＤＢ８，バーＤＢ８には図３に示すように、ビット
線対ＢＬ１，バーＢＬ１〜ＢＬ８，バーＢＬ８がそれぞ
れ接続されている。その各ビット線対ＢＬ１，バーＢＬ
１〜ＢＬ８，バーＢＬ８はゲートトランジスタＴ１，Ｔ
２及びセンスアンプ３４を介して一端がワード線ＷＬ
１，ＷＬ２等に接続されたメモリセル３５と接続してい
る。

【００１１】上記のように構成されたＤＲＡＭでは、図
８に示すように、テストモード信号φＴＥＳＴがＬレベ
ルからＨレベルに変化すると、テストモードとなる。Ｈ
レベルのテストモード信号φＴＥＳＴにより選択回路２
３Ａ〜２３Ｃの各ＮＭＯＳトランジスタ２４がオンし、
ライトアンプ２２Ｂ〜２２Ｄには入力バッファ１１Ａが
接続される。

【００１２】そして、ロウアドレスストローブ信号バー
ＲＡＳに続いてコラムアドレスストローブ信号バーＣＡ
ＳがＬレベルとなった後、書き込み制御信号バーＷＥが
Ｌレベルになると、ラッチ信号生成回路１７のデータラ
ッチ信号φＬはＬレベルからＨレベルに切り換わる。こ
のデータラッチ信号φＬのＨレベルへの変化により入力
バッファ１１Ａにはそのとき入力されているビットデー
タＤＱ１が有効データとしてラッチされ、このビットデ
ータＤＱ１は全てのライトアンプ２２Ａ〜２２Ｈに出力
される。

【００１３】一方、アドレス信号のロウアドレスに基づ
いて例えばワード線ＷＬ１が選択され、コラムアドレス
が与えられてコラム選択信号φＣＬ１，φＣＬ２がＨレ
ベルになると、各ゲートトランジスタＴ１，Ｔ２がオン
して各バス線対ＤＢ１，バーＤＢ１〜ＤＢ８，バーＤＢ
８に各ビット線対ＢＬ１，バーＢＬ１〜ＢＬ８，バーＢ
Ｌ８が接続される。

【００１４】この後、ライト活性化信号φＷがＨレベル
になるとライト活性化信号φＷ１もＨレベルに変化す
る。そして、Ｈレベルのライト活性化信号φＷ，φＷ１
に基づいてライトアンプ２２Ａ〜２２Ｄ，２２Ｅ〜２２
Ｈが活性化され、そのバス線対ＤＢ１，バーＤＢ１〜Ｄ
Ｂ８，バーＤＢ８には入力バッファ１１Ａにラッチされ
たビットデータＤＱ１が増幅されて出力される。

【００１５】この結果、ワード線ＷＬ１と各ビット線Ｂ
Ｌ１〜ＢＬ８とに接続された８つのメモリセル３５にそ
れぞれビットデータＤＱ１が書き込まれる。

【００１６】

【発明が解決しようとする課題】上記従来のＤＲＡＭで
は１サイクル中に入力バッファ数の２倍のメモリセル３
５にデータを一括して書き込むことができる。しかしな
がら、これらのメモリセル３５には同一データしか一括
して書き込めないため、メモリセルアレイに書き込まれ
るデータパターンは単純なものしかできない。

【００１７】従って、複雑なデータパターンで試験する
場合には、テストモード信号φＴＥＳＴをＬレベルに保
持し、選択回路２３Ａ〜２３Ｃの各ＰＭＯＳトランジス
タ２５をオンさせてライトアンプ２２Ｂ〜２２Ｄに対し
て各入力バッファ１１Ｂ〜１１Ｄを接続する。この後、
コラムアドレスストローブ信号バーＣＡＳのＬレベルへ
の変化及び書き込み制御信号バーＷＥのＬレベルへの変
化によるデータラッチ信号φＬのＨレベルへの変化に基
づいて各入力バッファ１１Ａ〜１１Ｄにそのとき入力さ
れている各ビットデータＤＱ１〜ＤＱ４を有効データと
してラッチさせ、各ビットデータＤＱ１〜ＤＱ４を各ラ
イトアンプ２２Ａ〜２２Ｄに出力させる。

【００１８】そして、ライト活性化信号φＷのＨレベル
への変化によりライトアンプ２２Ａ〜２２Ｄを活性化さ
せ、そのバス線対ＤＢ１，バーＤＢ１〜ＤＢ４，バーＤ
Ｂ４には入力バッファ１１Ａ〜１１Ｄにラッチされた各
ビットデータＤＱ１〜ＤＱ４を増幅して出力させ、ワー
ド線ＷＬ１と各ビット線ＢＬ１〜ＢＬ４とに接続された
４つのメモリセル３５にそれぞれビットデータＤＱ１〜
ＤＱ４を書き込む。

【００１９】ところが、この場合には入力バッファの個
数（４個）分のビットデータＤＱ１〜ＤＱ４だけしか書
き込むことができず、試験時間の短縮とはならないとい
う問題がある。

【００２０】本発明は上記問題点を解決するためになさ
れたものであって、入力バッファ数の２倍のメモリセル
に対して１サイクルで複雑なデータパターンを一括して
書き込むことができ、試験時間を短縮できることを目的
とする。

【００２１】

【課題を解決するための手段】図１は本発明の一態様を
示す原理説明図である。入力バッファ１，２は入力デー
タのビットデータＤｉ１，Ｄｉ２毎に設けられ、入力バ
ッファ１，２はテストモードにおいて異なるタイミング
でビットデータＤｉ１，Ｄｉ２をラッチする第１及び第
２のラッチ回路３，４を備えている。複数の第１のライ
トアンプ５は入力バッファ１，２の各第１のラッチ回路
３に対応して設けられ、複数の第２のライトアンプ６は
入力バッファ１，２の各第２のラッチ回路４に対応して
設けられている。

【００２２】データバス７は各第１及び各第２のライト
アンプ５，６にそれぞれ接続された複数のバス線対ＤＢ
１，バーＤＢ１〜ＤＢ４，バーＤＢ４からなる。メモリ
セルアレイ８はデータバス７の各バス線対ＤＢ１，バー
ＤＢ１〜ＤＢ４，バーＤＢ４にそれぞれ対応した各ビッ
ト線対ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４を備え
ている。そして、接続回路９はテストモードにおいて各
バス線対ＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４に対
して各ビット線対ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢ
Ｌ４を接続する。

【００２３】

【作用】入力バッファ１，２の各第１及び各第２のラッ
チ回路３，４によりテストモードにおいて異なるタイミ
ングでビットデータＤｉ１，Ｄｉ２がラッチされ、各第
１及び各第２のラッチ回路３，４にラッチされたビット
データＤｉ１，Ｄｉ２が対応する各第１及び各第２のラ
イトアンプ５，６に出力される。そして、テストモード
において接続回路９により各バス線対ＤＢ１，バーＤＢ
１〜ＤＢ４，バーＤＢ４に対して各ビット線対ＢＬ１，
バーＢＬ１〜ＢＬ４，バーＢＬ４が接続される。従っ
て、１サイクルで入力バッファ数の２倍のメモリセルに
一括してデータが書き込まれるとともに、書き込まれる
データを任意のビットデータからなる複雑なデータパタ
ーンにでき、試験時間の短縮となる。

【００２４】

【実施例】以下、本発明をＤＲＡＭに具体化した一実施
例を図２〜図５に従って説明する。

【００２５】尚、説明の便宜上、図７と同様の構成につ
いては同一の符号を付して説明を一部省略する。図２に
示すように、メモリセルアレイ４０は多数のメモリセル
で構成され、同アレイ４０にはロウアドレスデコーダ４
１、コラムアドレスデコーダ４２、及びセンスバッファ
群４３が接続され、センスバッファ群４３には出力バッ
ファ群４４が接続されている。又、メモリセルアレイ４
０にはセンスバッファ群４３と並列にライトアンプ群４
５が接続され、ライトアンプ群４５には入力バッファ群
４６が接続されている。

【００２６】ロウアドレスデコーダ４１にはロウアドレ
スバッファＲＡ０〜ＲＡn-1 が接続され、ロウアドレス
バッファロウアドレスバッファＲＡ０〜ＲＡn-1 は図示
しない制御装置からのｎビットからなる外部アドレス信
号ＡＤをロウアドレスデコーダ４１に供給するようにな
っている。

【００２７】ロウコントロール回路４７はアドレス活性
化信号としてのロウアドレスストローブ信号バーＲＡＳ
のレベルに基づいてロウアドレスバッファＲＡ０〜ＲＡ
n-1を制御する。

【００２８】コラムアドレスデコーダ４２にはコラムア
ドレスバッファＣＡ０〜ＣＡn-1 が接続され、コラムア
ドレスバッファＣＡ０〜ＣＡn-1 は前記制御装置から入
力された複数ビットからなる外部アドレス信号ＡＤをコ
ラムアドレスデコーダ４２に供給するようになってい
る。

【００２９】コラムコントロール回路４８はアドレス活
性化信号としてのコラムアドレスストローブ信号バーＣ
ＡＳのレベルに基づいてコラムアドレスバッファＣＡ０
〜ＣＡn-1 を制御するとともに、ライトアンプ群４５を
制御する。

【００３０】出力コントロール回路４９は前記制御装置
からの出力制御信号バーＯＥのレベルに基づいて出力バ
ッファ群４４を制御する。ライトコントロール回路５０
は前記制御装置からの書き込み制御信号バーＷＥのレベ
ルに基づいてライトアンプ群４５を制御する。

【００３１】図４は入力バッファ群４６及びライトアン
プ群４５の詳細を示している。入力バッファ群４６は入
力データのビットデータＤＱ１〜ＤＱ４毎に設けられた
複数（本実施例では４個）の入力バッファ４６Ａ〜４６
Ｄからなる。各入力バッファ４６Ａ〜４６Ｄは第１及び
第２のラッチ回路５１，５２を備えて構成されている。

【００３２】第１のラッチ回路５１はインバータ１２、
ＰＭＯＳトランジスタ１３、２つのインバータよりなる
ラッチ１４及びインバータ１５，１６を直列に接続して
構成され、第２のラッチ回路５２は前記インバータ１
２、ＰＭＯＳトランジスタ５３、２つのインバータより
なるラッチ５４及びインバータ５５，５６を直列に接続
して構成されている。

【００３３】入力バッファ４６Ａ〜４６Ｄの各第１のラ
ッチ回路５１におけるＰＭＯＳトランジスタ１３のゲー
ト端子には前記ラッチ信号生成回路１７が接続され、デ
ータラッチ信号φＬＡが入力されている。従って、コラ
ムアドレスストローブ信号バーＣＡＳ及び書き込み制御
信号バーＷＥが共にＬレベルとなってラッチ信号生成回
路１７からＨレベルのデータラッチ信号φＬＡが入力バ
ッファ４６Ａ〜４６Ｄの各第１のラッチ回路５１に入力
されると、入力バッファ４６Ａ〜４６Ｄの各第１のラッ
チ回路５１はそのときの各ビットデータＤＱ１〜ＤＱ４
をビットデータＤＱ１Ａ〜ＤＱ４Ａとしてラッチする。

【００３４】入力バッファ４６Ａ〜４６Ｄの各第２のラ
ッチ回路５２におけるＰＭＯＳトランジスタ５３のゲー
ト端子にはラッチ信号生成回路５７が接続され、データ
ラッチ信号φＬＢが入力されている。ラッチ信号生成回
路５７はインバータ５８，５９、及びＮＡＮＤ回路６０
で構成されている。インバータ５８はロウアドレススト
ローブ信号バーＲＡＳを入力してそのレベルを反転させ
て出力する。ＮＡＮＤ回路６０はインバータ５８の出力
とテストモード信号φＴＥＳＴとを入力し、その出力信
号をインバータ５９を介してデータラッチ信号φＬＢと
して出力する。即ち、ラッチ信号生成回路５７はロウア
ドレスストローブ信号バーＲＡＳがＬレベルでテストモ
ード信号φＴＥＳＴがＨレベルの場合にのみＨレベルの
データラッチ信号φＬＢを各第２のラッチ回路５２に出
力する。又、ラッチ信号生成回路５７はロウアドレスス
トローブ信号バーＲＡＳがＨレベル又はテストモード信
号φＴＥＳＴがＬレベルの場合にはＬレベルのデータラ
ッチ信号φＬＢを各第２のラッチ回路５２に出力する。

【００３５】そして、各第２のラッチ回路５２はデータ
ラッチ信号φＬＢがＬレベルからＨレベルに切り換わる
とそのときの各ビットデータＤＱ１〜ＤＱ４をビットデ
ータＤＱ１Ｂ〜ＤＱ４Ｂとしてラッチする。

【００３６】ライトアンプ群４５は複数（本実施例では
４個）の第１のライトアンプ４５Ａ〜４５Ｄと、同じく
複数（本実施例では４個）の第２のライトアンプ４５Ｅ
〜４５Ｈとで構成されている。各第１のライトアンプ４
５Ａ〜４５Ｄは入力バッファ４６Ａ〜４６Ｄの各第１の
ラッチ回路５１に接続され、各第２のライトアンプ４５
Ｅ〜４５Ｈは入力バッファ４６Ａ〜４６Ｄの各第２のラ
ッチ回路５２に接続されている。

【００３７】前記各ライトアンプ４５Ａ〜４５Ｈには各
一対のバス線対ＤＢ１，バーＤＢ１〜ＤＢ８，バーＤＢ
８が接続されている。各ライトアンプ４５Ａ〜４５Ｈは
インバータ２６，２７及びＮＭＯＳトランジスタ２９の
直列回路と、インバータ２８及びＮＭＯＳトランジスタ
３０の直列回路とを並列に接続して構成されている。各
ライトアンプ４５Ａ〜４５Ｈの非反転側のバス線ＤＢ１
〜ＤＢ８は各ＮＭＯＳトランジスタ２９に接続され、反
転側のバス線バーＤＢ１〜バーＤＢ８は各ＮＭＯＳトラ
ンジスタ３０に接続されている。

【００３８】各ライトアンプ４５Ａ〜４５Ｄの両ＮＭＯ
Ｓトランジスタ２９，３０のゲート端子にはライト活性
化信号φＷが入力されている。各ライトアンプ４５Ａ〜
４５ＤはＨレベルのライト活性化信号φＷが入力される
と活性化され、入力バッファ４６Ａ〜４６Ｄの各第１の
ラッチ回路５１にラッチされたビットデータＤＱ１Ａ〜
ＤＱ４Ａを増幅し、そのバス線対ＤＢ１，バーＤＢ１〜
ＤＢ４，バーＤＢ４に増幅したデータを出力する。

【００３９】又、各ライトアンプ４５Ｅ〜４５Ｈの両Ｎ
ＭＯＳトランジスタ２９，３０のゲート端子には前記活
性化信号生成回路３１が接続され、ライト活性化信号φ
Ｗ１が入力されている。各ライトアンプ４５Ｅ〜４５Ｈ
はライト活性化信号φＷ及びテストモード信号φＴＥＳ
Ｔが共にＨレベルとなって活性化信号生成回路３１から
Ｈレベルのライト活性化信号φＷ１が入力されると活性
化される。そして、各ライトアンプ４５Ｅ〜４５Ｈは入
力バッファ４６Ａ〜４６Ｄの各第２のラッチ回路５２に
ラッチされたビットデータＤＱ１Ｂ〜ＤＱ４Ｂを増幅
し、そのバス線対ＤＢ５，バーＤＢ５〜ＤＢ８，バーＤ
Ｂ８に増幅したデータを出力する。

【００４０】そして、前記各バス線対ＤＢ１，バーＤＢ
１〜ＤＢ８，バーＤＢ８には図３に示すように、ビット
線対ＢＬ１，バーＢＬ１〜ＢＬ８，バーＢＬ８がそれぞ
れ接続されている。その各ビット線対ＢＬ１，バーＢＬ
１〜ＢＬ８，バーＢＬ８は接続回路としてのゲートトラ
ンジスタＴ１，Ｔ２及びセンスアンプ３４を介して一端
がワード線ＷＬ１，ＷＬ２等に接続されたメモリセル３
５と接続している。

【００４１】次に上記のように構成されたＤＲＡＭの作
用を図５に従って説明する。まず、テストモード信号φ
ＴＥＳＴがＬレベルからＨレベルに変化すると、テスト
モードとなる。テストモード信号φＴＥＳＴがＨレベル
に変化した後、ロウアドレスストローブ信号バーＲＡＳ
がＬレベルに変化すると、ラッチ信号生成回路５７のデ
ータラッチ信号φＬＢはＬレベルからＨレベルに切り換
わる。

【００４２】このデータラッチ信号φＬＢのＨレベルへ
の変化により入力バッファ４６Ａ〜４６Ｄの各第２のラ
ッチ回路５２にはそのとき入力されている各ビットデー
タＤＱ１〜ＤＱ４が有効データＤＱ１Ｂ〜ＤＱ４Ｂとし
てラッチされ、各データＤＱ１Ｂ〜ＤＱ４Ｂは各ライト
アンプ４５Ｅ〜４５Ｈに出力される。

【００４３】続いてコラムアドレスストローブ信号バー
ＣＡＳがＬレベルとなった後、書き込み制御信号バーＷ
ＥがＬレベルになると、ラッチ信号生成回路１７のデー
タラッチ信号φＬＡはＬレベルからＨレベルに切り換わ
る。

【００４４】このデータラッチ信号φＬＡのＨレベルへ
の変化により入力バッファ４６Ａ〜４６Ｄの各第１のラ
ッチ回路５１にはそのとき入力されている各ビットデー
タＤＱ１〜ＤＱ４が有効データＤＱ１Ａ〜ＤＱ４Ａとし
てラッチされ、各データＤＱ１Ａ〜ＤＱ４Ａは各ライト
アンプ４５Ａ〜４５Ｄに出力される。

【００４５】一方、アドレス信号のロウアドレスに基づ
いて例えばワード線ＷＬ１が選択された後、コラムアド
レスが与えられてコラム選択信号φＣＬ１，φＣＬ２が
Ｈレベルになると、各ゲートトランジスタＴ１，Ｔ２が
オンして各バス線対ＤＢ１，バーＤＢ１〜ＤＢ８，バー
ＤＢ８に各ビット線対ＢＬ１，バーＢＬ１〜ＢＬ８，バ
ーＢＬ８が接続される。

【００４６】この後、ライト活性化信号φＷがＨレベル
になるとライト活性化信号φＷ１もＨレベルに変化す
る。そして、Ｈレベルのライト活性化信号φＷに基づい
てライトアンプ４５Ａ〜４５Ｄが活性化され、各第１の
ラッチ回路５１にラッチされたデータＤＱ１Ａ〜ＤＱ４
Ａが増幅されて、そのバス線対ＤＢ１，バーＤＢ１〜Ｄ
Ｂ４，バーＤＢ４に増幅されたデータが出力される。
又、Ｈレベルのライト活性化信号φＷ１に基づいてライ
トアンプ４５Ｅ〜４５Ｈが活性化され、各第２のラッチ
回路５２にラッチされたデータＤＱ１Ｂ〜ＤＱ４Ｂが増
幅されて、そのバス線対ＤＢ５，バーＤＢ５〜ＤＢ８，
バーＤＢ８に増幅されたデータが出力される。

【００４７】この結果、ワード線ＷＬ１と各ビット線Ｂ
Ｌ１〜ＢＬ８とに接続された８つのメモリセル３５にそ
れぞれビットデータＤＱ１Ａ〜ＤＱ４Ａ，ＤＱ１Ｂ〜Ｄ
Ｑ４Ｂが書き込まれる。

【００４８】このように、本実施例では各入力バッファ
４６Ａ〜４６Ｄをテストモードにおいて異なるタイミン
グでそのとき入力されているビットデータＤＱ１〜ＤＱ
４をラッチする第１及び第２のラッチ回路５１，５２を
備えて構成し、各第１のラッチ回路５１に対応して各第
１のライトアンプ４５Ａ〜４５Ｄを設けるとともに、各
第２のラッチ回路５２に対応して各第２のライトアンプ
４５Ｅ〜４５Ｈを設けた。そして、テストモードにおい
てゲートトランジスタＴ１，Ｔ２により各バス線対ＤＢ
１，バーＤＢ１〜ＤＢ８，バーＤＢ８に対して各ビット
線対ＢＬ１，バーＢＬ１〜ＢＬ８，バーＢＬ８を接続す
るようにした。従って、１サイクルで４つの入力バッフ
ァ４６Ａ〜４６Ｄの２倍の８つのメモリセルに一括して
データを書き込むことができるとともに、書き込むデー
タを任意のビットデータからなる複雑なデータパターン
とすることができる。このため、複雑なデータパターン
であっても１サイクルで入力バッファ数の２倍のメモリ
セルに一括してデータを書き込むことができ、試験時間
を短縮することができる。

【００４９】尚、本実施例ではテストモードにおいてロ
ウアドレスストローブ信号バーＲＡＳがＬレベルに変化
したとき、入力バッファ４６Ａ〜４６Ｄの各第２のラッ
チ回路５２にそのときの各ビットデータＤＱ１〜ＤＱ４
を有効データＤＱ１Ｂ〜ＤＱ４Ｂとしてラッチさせ、書
き込み制御信号バーＷＥがＬレベルに変化したとき、入
力バッファ４６Ａ〜４６Ｄの各第１のラッチ回路５１に
そのときの各ビットデータＤＱ１〜ＤＱ４を有効データ
ＤＱ１Ａ〜ＤＱ４Ａとしてラッチさせることにより、１
サイクルで４つの入力バッファ４６Ａ〜４６Ｄの２倍の
８つのメモリセルに対して任意のビットデータからなる
データパターンを一括して書き込むようにしたが、これ
に限定されるものではなく、図６に示すように実施して
もよい。即ち、テストモード信号φＴＥＳＴがＨレベル
に変化してテストモードとなった後、コラムアドレスス
トローブ信号バーＣＡＳ及び書き込み制御信号バーＷＥ
がＬレベルになった時、そのとき入力されている各ビッ
トデータＤＱ１〜ＤＱ４を入力バッファ４６Ａ〜４６Ｄ
の各第１のラッチ回路５１に有効データとしてラッチし
てそのラッチした各データを各ライトアンプ４５Ａ〜４
５Ｄに出力する。

【００５０】一方、ラッチした各ビットデータＤＱ１〜
ＤＱ４の各組合せに対してそれぞれ４ビットよりなるデ
ータパターンを図示しない記憶装置に格納しておく。そ
して、各第１のラッチ回路５１にラッチされた各ビット
データＤＱ１〜ＤＱ４の各組合せに対応するデータパタ
ーンを記憶装置から読み出し、その読み出したデータパ
ターンを入力バッファ４６Ａ〜４６Ｄの各第２のラッチ
回路５２に有効データとしてラッチして各ライトアンプ
４５Ｅ〜４５Ｈに出力する。

【００５１】そして、各ライトアンプ４５Ａ〜４５Ｈを
一斉に活性化することにより、１サイクルで４つの入力
バッファ４６Ａ〜４６Ｄの２倍の８つのメモリセルに対
して任意のビットデータからなるデータパターンを一括
して書き込むようにしてもよい。

【００５２】

【発明の効果】以上詳述したように本発明によれば、入
力バッファ数の２倍のメモリセルに対して１サイクルで
複雑なデータパターンを一括して書き込むことができ、
試験時間を短縮できる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のダイナミックＲＡＭの概略構成を示
すブロック図である。

【図３】一実施例におけるメモリセルアレイを示す電気
回路図である。

【図４】一実施例の入力バッファ及びライトアンプを示
す回路図である。

【図５】一実施例の作用を示すタイミングチャートであ
る。

【図６】別の実施例の作用を示すタイミングチャートで
ある。

【図７】従来の入力バッファ及びライトアンプを示す回
路図である。

【図８】従来例の作用を示すタイミングチャートであ
る。

【符号の説明】

１，２ 入力バッファ ３ 第１のラッチ回路 ４ 第２のラッチ回路 ５ 第１のライトアンプ ６ 第２のライトアンプ ７ データバス ８ メモリセルアレイ ９ 接続回路 ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４ ビット線対 ＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４ バス線対 Ｄｉ１，Ｄｉ２ ビットデータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力データのビットデータ（Ｄｉ１，Ｄ
   ｉ２）毎に設けられ、かつ、テストモードにおいて異な
   るタイミングでビットデータ（Ｄｉ１，Ｄｉ２）をラッ
   チする第１及び第２のラッチ回路（３，４）を備えた複
   数の入力バッファ（１，２）と、 入力バッファ（１，２）の各第１のラッチ回路（３）に
   対応して設けられた複数の第１のライトアンプ（５）
   と、 入力バッファ（１，２）の各第２のラッチ回路（４）に
   対応して設けられた複数の第２のライトアンプ（６）
   と、 各第１及び各第２のライトアンプ（５，６）にそれぞれ
   接続された複数のバス線対（ＤＢ１，バーＤＢ１〜ＤＢ
   ４，バーＤＢ４）からなるデータバス（７）と、 データバス（７）の各バス線対（ＤＢ１，バーＤＢ１〜
   ＤＢ４，バーＤＢ４）にそれぞれ対応した各ビット線対
   （ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４）を備えた
   メモリセルアレイ（８）と、 テストモードにおいて各バス線対（ＤＢ１，バーＤＢ１
   〜ＤＢ４，バーＤＢ４）に対して各ビット線対（ＢＬ
   １，バーＢＬ１〜ＢＬ４，バーＢＬ４）を接続するため
   の接続回路（９）とを備えることを特徴とする半導体記
   憶装置。