JP4824149B2 - センスアンプを利用してテストを行うメモリ素子 - Google Patents
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Description
【発明の属する技術分野】
本発明はセンスアンプを利用してテストを行うメモリ素子に関し、ラム内部のセンスアンプにラッチされたデータを利用し、メモリライト動作時に一つのロー全体に同時にライトが可能にすることにより、ライトタイムを短縮する技術に関する。
【0002】
【従来の技術】
従来、ライト技術は入/出力端子の入力で入ってきたデータが選択されたX,Yアドレスにより指定された一ビットのセルにだけライトされる技術であった。
【0003】
これを図面を介して検討してみれば図1に示された通りであり、これはセンスアンプ回路に関する回路でセンスアンプを共有する回路である。
【0004】
第1セルアレイブロック(1)と;
ビットラインアイソレーション信号(BISH)により、前記第1セルアレイブロック(1)を選択する第1選択部(2)と;
ビットライン(BIT、/BIT)をフリーチャージさせるビットラインフリーチャージブロック(3)と;
第2セルアレイブロック(4);及び
ビットラインアイソレーション信号(BISL)により、前記第2セルアレイブロック(4)を選択する第2選択部(5)と;
前記各セルアレイブロック(1、4)から出力されたデータを増幅するセンスアンプブロック(6);及び
前記各センスアンプブロック(6)をフリーチャージさせるセンスアンプブロック(7)を含んでなる。
【0005】
前記のように構成されたセルアレイブロックにデータをライトさせる動作を見れば、セルアレイブロック(1、4)中各選択部(2、5)により一つのセルアレイブロックが選択される。
【0006】
次いで選択されたセルアレイブロックにラス(/RAS)、カス(/CAS)信号と、X,Yアドレス信号等によりライトされるビットが決定された後(図面には示していない)、ビットライン(BIT、/BIT)を介しデータがライトされると、前記ビットラインフリーチャージブロック(3)に入力されるフリーチャージ信号(φBLP)により、フリーチャージブロック(3)が動作すると共にビットラインフリーチャージ電圧(vblp)信号が入力され、ビットライン(BIT、/BIT)がVcc/2でフリーチャージされる。
【0007】
さらに、前記動作と共に前記センスアンプフリーチャージブロック(7)も動作されセンスアンプもまたフリーチャージされる。
【0008】
これに従い、前動作でライトされたデータがなくなり次のライト動作に用いることができなくなるため、ライト動作時ごとにデータを入力しなければならない。
【0009】
このように、ラムの動作が制限的なので製品テスト時にリードされるデータの個数とライトされるデータの個数が同じであり、全体アレイデータライト(array data write)のためにはXminからXmaxまでアドレッシングになりながらライトしなければならず(このときは、Yアドレスが固定される)、次にはYアドレスを増加させXminからXmaxまで前記と同一に繰り返し行わなければならない。
【0010】
このような過程を、Ymaxになるまで繰り返す方式とページモードを用いてより早くライトする方法以外には他の方法がなかった。
【0011】
【発明が解決しようとする課題】
本発明は前述したような従来問題点に鑑み、DRAMテスト動作時、一回のライト動作で貯蔵されたセンスアンプに残っているデータを連続的に利用し、その次から行われる同一のセルアレイブロックでのライト動作には別途のデータ入力なく、前記センスアンプを介し直ちに一ワードラインずつライトが行われるようにしてライトタイムを短縮することを目的とする。
【0012】
【課題を解決するための手段】
本発明はセルアレイブロックと;前記セルアレイブロックを介したデータの入/出力時にデータの増幅を行うセンスアンプブロックと;ビットライン、センスアンプフリーチャージブロックを含むメモリ素子において、
前記ビットラインフリーチャージブロックと、センスアンプフリーチャージブロックのビットラインフリーチャージ信号入力端と連結され;
テストモード遂行時、一回のライト動作が行われてから前記各ブロックのフリーチャージ動作を制御し、フリーチャージが行われないようにするフリーチャージ制御部を含んでなることを特徴とする。
【0013】
【発明の実施の形態】
前述した目的及び特徴等、長所は添付の図面と関連した次の詳細な説明を介してより明らかになるはずである。以下添付の図面を参照して本発明の実施例を詳細に説明し、従来と同一の構成は同一符号を与えて説明する。
【0014】
本発明により具現されたライト方式を適用したセンスアンプ回路図を見れば図2で示された通りであり、この回路はセンスアンプを共有する回路である。
【0015】
第1セルアレイブロック(1)と;
ビットラインアイソレーション信号(BISH)により、前記第1セルアレイブロック(1)を選択する第1選択部(2)と;
ビットライン(BIT、/BIT)をフリーチャージさせるビットラインフリーチャージブロック(3)と;
第2セルアレイブロック(4);及び
ビットラインアイソレーション信号(BISL)により前記第2セルアレイブロック(4)を選択する第2選択部(5)と;
前記各セルアレイブロック(1、4)から出力されたデータを増幅するセンスアンプブロック(6)と;
前記センスアンプブロック(6)をフリーチャージさせるセンスアンプフリーチャージブロック(7);及び
前記ビットラインフリーチャージブロック(3)と、センスアンプフリーチャージブロック(7)の動作を制御し、テストモードの場合にはライト動作が行われたとしてもフリーチャージ動作が行われないようにするフリーチャージブロック制御部(8)を含んでなる。
【0016】
このとき、前記フリーチャージブロック制御部(8)はテストモード実施を示す信号と、インバータ(INV)を介したビットラインフリーチャージ信号(φBLP)を受信してノア演算を行うノアゲート(NOR)でなり;
前記ノアゲート(NOR)の出力は、センスアンプフリーチャージブロック(7)の各MOSトランジスタ(N1〜N3)のゲート端に入力され、同時にビットラインフリーチャージブロック(3)のビットラインフリーチャージ信号(φBLP)入力端につながる。
【0017】
前記のように構成された本発明のセンスアンプ動作を説明すれば、ビットラインアイソレーション信号(BISH、BISL)により一つのセルアレイブロックが選択され、センスアンプにバイアス電圧を印加する各信号(RTO、S#)がイネーブルされ、X,Yアドレスにより一回のライト動作が行われた後(図面には示していない)、前記フリーチャージブロック制御部(8)に入力されるテストモード信号をアクティブさせ(本発明の図面では‘1’の値になる)現在テストモードであることを示す。
【0018】
前記‘1’値が入力されるとノアゲート(NOR)の出力は‘0’値になり、この信号は前記各フリーチャージブロック(3、7)のN−MOSトランジスタに入力され、N−MOSトランジスタ等をターンオフさせるためフリーチャージ動作を中止させてフリーチャージされないようにする。
【0019】
こうなると、センスアンプブロック(6)内の各センスアンプには、前ライト動作で貯蔵されていたデータがそのまま残ることになる。
【0020】
その後、次のライト動作ではXアドレスのみ変えてワードラインを変更した後、前記各センスアンプに貯蔵されているデータを介しワードラインと共につながれている全体コラムのセルに一回の動作でライトを行う。
【0021】
このような動作は、一つのセルアレイブロック(1又は4)内の全てのセルにライト動作が行われるまで実施され、これを介してライトタイムを相当短縮することができるようになる。
【0022】
こういう方式を既存のページモードと比較してみる場合、一ワードラインにつながるセルに一回の動作でライトさせることは同一であるとみることができるが、その次のワードラインにつながるセル等にデータをライトさせる場合からは、既存には別のデータを入力しなければならないが本発明ではそうする必要がなくなるのである。
【0023】
従って、ライトタイムが相当減少することになる。
【0024】
尚、本発明により一ワードラインに対するライト動作の終わる後、次のワードラインを選択する場合必要になるXアドレス(ローアドレス)の発生はラム内部的に発生するか、又は外部の信号を受信にする場合既存のアドレス経路でない別の経路を用いることも可能である。
【0025】
【発明の効果】
以上で詳しく説明したように、本発明はラムテストモードでセルアレイブロックにデータをライトする場合、一番目のライト動作は一般的な方式でライトを行った後、その次からはセンスアンプのフリーチャージ動作を制御し、ワードラインごとに全体コラムに該当するセルにセンスアンプに貯蔵されているデータを一回の動作で各々ライトされるようにすることにより、セルのライトタイムを短縮する効果を得ることができ、これに従いテスト費用も節減させ利点を伴う。
【0026】
併せて、本発明の好ましい実施例は例示の目的のため開示されたものであり、当業者であれば本発明の思想と範囲内で多様な修正、変更、付加等が可能のはずであるため、このような修正、変更等は特許請求の範囲に属するものと見なければならない。
【図面の簡単な説明】
【図1】従来ライト動作を説明するためのセンスアンプ回路図。
【図2】本発明によるライト方式を適用したセンスアンプ回路図。
【符号の説明】
1、4 セルアレイブロック
2、5 選択部
3 ビットラインフリーチャージブロック
6 センスアンプブロック
7 センスアンプフリーチャージブロック
8 フリーチャージブロック制御部
Claims (2)
- セルアレイブロックと;前記セルアレイブロックを介したデータの入/出力時、データの増幅を行うセンスアンプブロックと;ビットライン、センスアンプフリーチャージブロックを含むメモリ素子において、
前記メモリ素子のテストモードでセルにデータをライトさせるとき、テストモード実施直前のライト動作によりセンスアンプに貯蔵されたデータを連続的に利用してライト実施を速やかに行うため;
前記ビットラインフリーチャージブロックとセンスアンプフリーチャージブロックに連結され、テストモード実施の際に、前記各ブロックのフリーチャージ動作を制御し、フリーチャージが行われないようにするフリーチャージ制御部を含んで成り;
テストモード時には、一ワードラインずつ連続的に一遍にライトを行うようにすることを特徴とするメモリ素子。 - 前記フリーチャージ制御部は、ビットラインフリーチャージ信号を反転させる反転素子と;
前記反転素子から出力される信号と、テストモードを示す信号を受信してノア−演算を行い、前記各フリーチャージブロックのビットラインフリーチャージ信号入力端に出力する手段を含んでなることを特徴とする請求項1記載のメモリ素子。
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