JP4824149B2 - センスアンプを利用してテストを行うメモリ素子 - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はセンスアンプを利用してテストを行うメモリ素子に関し、ラム内部のセンスアンプにラッチされたデータを利用し、メモリライト動作時に一つのロー全体に同時にライトが可能にすることにより、ライトタイムを短縮する技術に関する。
【０００２】
【従来の技術】
従来、ライト技術は入/出力端子の入力で入ってきたデータが選択されたＸ，Ｙアドレスにより指定された一ビットのセルにだけライトされる技術であった。
【０００３】
これを図面を介して検討してみれば図１に示された通りであり、これはセンスアンプ回路に関する回路でセンスアンプを共有する回路である。
【０００４】
第１セルアレイブロック（１）と；
ビットラインアイソレーション信号（ＢＩＳＨ）により、前記第１セルアレイブロック（１）を選択する第１選択部（２）と；
ビットライン（ＢＩＴ、/ＢＩＴ）をフリーチャージさせるビットラインフリーチャージブロック（３）と；
第２セルアレイブロック（４）；及び
ビットラインアイソレーション信号（ＢＩＳＬ）により、前記第２セルアレイブロック（４）を選択する第２選択部（５）と；
前記各セルアレイブロック（１、４）から出力されたデータを増幅するセンスアンプブロック（６）；及び
前記各センスアンプブロック（６）をフリーチャージさせるセンスアンプブロック（７）を含んでなる。
【０００５】
前記のように構成されたセルアレイブロックにデータをライトさせる動作を見れば、セルアレイブロック（１、４）中各選択部（２、５）により一つのセルアレイブロックが選択される。
【０００６】
次いで選択されたセルアレイブロックにラス（/ＲＡＳ）、カス（/ＣＡＳ）信号と、Ｘ，Ｙアドレス信号等によりライトされるビットが決定された後（図面には示していない）、ビットライン（ＢＩＴ、/ＢＩＴ）を介しデータがライトされると、前記ビットラインフリーチャージブロック（３）に入力されるフリーチャージ信号（φＢＬＰ）により、フリーチャージブロック（３）が動作すると共にビットラインフリーチャージ電圧（ｖｂｌｐ）信号が入力され、ビットライン（ＢＩＴ、/ＢＩＴ）がＶｃｃ/２でフリーチャージされる。
【０００７】
さらに、前記動作と共に前記センスアンプフリーチャージブロック（７）も動作されセンスアンプもまたフリーチャージされる。
【０００８】
これに従い、前動作でライトされたデータがなくなり次のライト動作に用いることができなくなるため、ライト動作時ごとにデータを入力しなければならない。
【０００９】
このように、ラムの動作が制限的なので製品テスト時にリードされるデータの個数とライトされるデータの個数が同じであり、全体アレイデータライト（array data write）のためにはＸｍｉｎからＸｍａｘまでアドレッシングになりながらライトしなければならず（このときは、Ｙアドレスが固定される）、次にはＹアドレスを増加させＸｍｉｎからＸｍａｘまで前記と同一に繰り返し行わなければならない。
【００１０】
このような過程を、Ｙｍａｘになるまで繰り返す方式とページモードを用いてより早くライトする方法以外には他の方法がなかった。
【００１１】
【発明が解決しようとする課題】
本発明は前述したような従来問題点に鑑み、ＤＲＡＭテスト動作時、一回のライト動作で貯蔵されたセンスアンプに残っているデータを連続的に利用し、その次から行われる同一のセルアレイブロックでのライト動作には別途のデータ入力なく、前記センスアンプを介し直ちに一ワードラインずつライトが行われるようにしてライトタイムを短縮することを目的とする。
【００１２】
【課題を解決するための手段】
本発明はセルアレイブロックと；前記セルアレイブロックを介したデータの入/出力時にデータの増幅を行うセンスアンプブロックと；ビットライン、センスアンプフリーチャージブロックを含むメモリ素子において、
前記ビットラインフリーチャージブロックと、センスアンプフリーチャージブロックのビットラインフリーチャージ信号入力端と連結され；
テストモード遂行時、一回のライト動作が行われてから前記各ブロックのフリーチャージ動作を制御し、フリーチャージが行われないようにするフリーチャージ制御部を含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
前述した目的及び特徴等、長所は添付の図面と関連した次の詳細な説明を介してより明らかになるはずである。以下添付の図面を参照して本発明の実施例を詳細に説明し、従来と同一の構成は同一符号を与えて説明する。
【００１４】
本発明により具現されたライト方式を適用したセンスアンプ回路図を見れば図２で示された通りであり、この回路はセンスアンプを共有する回路である。
【００１５】
第１セルアレイブロック（１）と；
ビットラインアイソレーション信号（ＢＩＳＨ）により、前記第１セルアレイブロック（１）を選択する第１選択部（２）と；
ビットライン（ＢＩＴ、/ＢＩＴ）をフリーチャージさせるビットラインフリーチャージブロック（３）と；
第２セルアレイブロック（４）；及び
ビットラインアイソレーション信号（ＢＩＳＬ）により前記第２セルアレイブロック（４）を選択する第２選択部（５）と；
前記各セルアレイブロック（１、４）から出力されたデータを増幅するセンスアンプブロック（６）と；
前記センスアンプブロック（６）をフリーチャージさせるセンスアンプフリーチャージブロック（７）；及び
前記ビットラインフリーチャージブロック（３）と、センスアンプフリーチャージブロック（７）の動作を制御し、テストモードの場合にはライト動作が行われたとしてもフリーチャージ動作が行われないようにするフリーチャージブロック制御部（８）を含んでなる。
【００１６】
このとき、前記フリーチャージブロック制御部（８）はテストモード実施を示す信号と、インバータ（ＩＮＶ）を介したビットラインフリーチャージ信号（φＢＬＰ）を受信してノア演算を行うノアゲート（ＮＯＲ）でなり；
前記ノアゲート（ＮＯＲ）の出力は、センスアンプフリーチャージブロック（７）の各ＭＯＳトランジスタ（Ｎ１〜Ｎ３）のゲート端に入力され、同時にビットラインフリーチャージブロック（３）のビットラインフリーチャージ信号（φＢＬＰ）入力端につながる。
【００１７】
前記のように構成された本発明のセンスアンプ動作を説明すれば、ビットラインアイソレーション信号（ＢＩＳＨ、ＢＩＳＬ）により一つのセルアレイブロックが選択され、センスアンプにバイアス電圧を印加する各信号（ＲＴＯ、Ｓ#）がイネーブルされ、Ｘ，Ｙアドレスにより一回のライト動作が行われた後（図面には示していない）、前記フリーチャージブロック制御部（８）に入力されるテストモード信号をアクティブさせ（本発明の図面では‘１’の値になる）現在テストモードであることを示す。
【００１８】
前記‘１’値が入力されるとノアゲート（ＮＯＲ）の出力は‘０’値になり、この信号は前記各フリーチャージブロック（３、７）のＮ−ＭＯＳトランジスタに入力され、Ｎ−ＭＯＳトランジスタ等をターンオフさせるためフリーチャージ動作を中止させてフリーチャージされないようにする。
【００１９】
こうなると、センスアンプブロック（６）内の各センスアンプには、前ライト動作で貯蔵されていたデータがそのまま残ることになる。
【００２０】
その後、次のライト動作ではＸアドレスのみ変えてワードラインを変更した後、前記各センスアンプに貯蔵されているデータを介しワードラインと共につながれている全体コラムのセルに一回の動作でライトを行う。
【００２１】
このような動作は、一つのセルアレイブロック（１又は４）内の全てのセルにライト動作が行われるまで実施され、これを介してライトタイムを相当短縮することができるようになる。
【００２２】
こういう方式を既存のページモードと比較してみる場合、一ワードラインにつながるセルに一回の動作でライトさせることは同一であるとみることができるが、その次のワードラインにつながるセル等にデータをライトさせる場合からは、既存には別のデータを入力しなければならないが本発明ではそうする必要がなくなるのである。
【００２３】
従って、ライトタイムが相当減少することになる。
【００２４】
尚、本発明により一ワードラインに対するライト動作の終わる後、次のワードラインを選択する場合必要になるＸアドレス（ローアドレス）の発生はラム内部的に発生するか、又は外部の信号を受信にする場合既存のアドレス経路でない別の経路を用いることも可能である。
【００２５】
【発明の効果】
以上で詳しく説明したように、本発明はラムテストモードでセルアレイブロックにデータをライトする場合、一番目のライト動作は一般的な方式でライトを行った後、その次からはセンスアンプのフリーチャージ動作を制御し、ワードラインごとに全体コラムに該当するセルにセンスアンプに貯蔵されているデータを一回の動作で各々ライトされるようにすることにより、セルのライトタイムを短縮する効果を得ることができ、これに従いテスト費用も節減させ利点を伴う。
【００２６】
併せて、本発明の好ましい実施例は例示の目的のため開示されたものであり、当業者であれば本発明の思想と範囲内で多様な修正、変更、付加等が可能のはずであるため、このような修正、変更等は特許請求の範囲に属するものと見なければならない。
【図面の簡単な説明】
【図１】従来ライト動作を説明するためのセンスアンプ回路図。
【図２】本発明によるライト方式を適用したセンスアンプ回路図。
【符号の説明】
１、４ セルアレイブロック
２、５ 選択部
３ ビットラインフリーチャージブロック
６ センスアンプブロック
７ センスアンプフリーチャージブロック
８ フリーチャージブロック制御部
【発明の属する技術分野】
本発明はセンスアンプを利用してテストを行うメモリ素子に関し、ラム内部のセンスアンプにラッチされたデータを利用し、メモリライト動作時に一つのロー全体に同時にライトが可能にすることにより、ライトタイムを短縮する技術に関する。
【０００２】
【従来の技術】
従来、ライト技術は入/出力端子の入力で入ってきたデータが選択されたＸ，Ｙアドレスにより指定された一ビットのセルにだけライトされる技術であった。
【０００３】
これを図面を介して検討してみれば図１に示された通りであり、これはセンスアンプ回路に関する回路でセンスアンプを共有する回路である。
【０００４】
第１セルアレイブロック（１）と；
ビットラインアイソレーション信号（ＢＩＳＨ）により、前記第１セルアレイブロック（１）を選択する第１選択部（２）と；
ビットライン（ＢＩＴ、/ＢＩＴ）をフリーチャージさせるビットラインフリーチャージブロック（３）と；
第２セルアレイブロック（４）；及び
ビットラインアイソレーション信号（ＢＩＳＬ）により、前記第２セルアレイブロック（４）を選択する第２選択部（５）と；
前記各セルアレイブロック（１、４）から出力されたデータを増幅するセンスアンプブロック（６）；及び
前記各センスアンプブロック（６）をフリーチャージさせるセンスアンプブロック（７）を含んでなる。
【０００５】
前記のように構成されたセルアレイブロックにデータをライトさせる動作を見れば、セルアレイブロック（１、４）中各選択部（２、５）により一つのセルアレイブロックが選択される。
【０００６】
次いで選択されたセルアレイブロックにラス（/ＲＡＳ）、カス（/ＣＡＳ）信号と、Ｘ，Ｙアドレス信号等によりライトされるビットが決定された後（図面には示していない）、ビットライン（ＢＩＴ、/ＢＩＴ）を介しデータがライトされると、前記ビットラインフリーチャージブロック（３）に入力されるフリーチャージ信号（φＢＬＰ）により、フリーチャージブロック（３）が動作すると共にビットラインフリーチャージ電圧（ｖｂｌｐ）信号が入力され、ビットライン（ＢＩＴ、/ＢＩＴ）がＶｃｃ/２でフリーチャージされる。
【０００７】
さらに、前記動作と共に前記センスアンプフリーチャージブロック（７）も動作されセンスアンプもまたフリーチャージされる。
【０００８】
これに従い、前動作でライトされたデータがなくなり次のライト動作に用いることができなくなるため、ライト動作時ごとにデータを入力しなければならない。
【０００９】
このように、ラムの動作が制限的なので製品テスト時にリードされるデータの個数とライトされるデータの個数が同じであり、全体アレイデータライト（array data write）のためにはＸｍｉｎからＸｍａｘまでアドレッシングになりながらライトしなければならず（このときは、Ｙアドレスが固定される）、次にはＹアドレスを増加させＸｍｉｎからＸｍａｘまで前記と同一に繰り返し行わなければならない。
【００１０】
このような過程を、Ｙｍａｘになるまで繰り返す方式とページモードを用いてより早くライトする方法以外には他の方法がなかった。
【００１１】
【発明が解決しようとする課題】
本発明は前述したような従来問題点に鑑み、ＤＲＡＭテスト動作時、一回のライト動作で貯蔵されたセンスアンプに残っているデータを連続的に利用し、その次から行われる同一のセルアレイブロックでのライト動作には別途のデータ入力なく、前記センスアンプを介し直ちに一ワードラインずつライトが行われるようにしてライトタイムを短縮することを目的とする。
【００１２】
【課題を解決するための手段】
本発明はセルアレイブロックと；前記セルアレイブロックを介したデータの入/出力時にデータの増幅を行うセンスアンプブロックと；ビットライン、センスアンプフリーチャージブロックを含むメモリ素子において、
前記ビットラインフリーチャージブロックと、センスアンプフリーチャージブロックのビットラインフリーチャージ信号入力端と連結され；
テストモード遂行時、一回のライト動作が行われてから前記各ブロックのフリーチャージ動作を制御し、フリーチャージが行われないようにするフリーチャージ制御部を含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
前述した目的及び特徴等、長所は添付の図面と関連した次の詳細な説明を介してより明らかになるはずである。以下添付の図面を参照して本発明の実施例を詳細に説明し、従来と同一の構成は同一符号を与えて説明する。
【００１４】
本発明により具現されたライト方式を適用したセンスアンプ回路図を見れば図２で示された通りであり、この回路はセンスアンプを共有する回路である。
【００１５】
第１セルアレイブロック（１）と；
ビットラインアイソレーション信号（ＢＩＳＨ）により、前記第１セルアレイブロック（１）を選択する第１選択部（２）と；
ビットライン（ＢＩＴ、/ＢＩＴ）をフリーチャージさせるビットラインフリーチャージブロック（３）と；
第２セルアレイブロック（４）；及び
ビットラインアイソレーション信号（ＢＩＳＬ）により前記第２セルアレイブロック（４）を選択する第２選択部（５）と；
前記各セルアレイブロック（１、４）から出力されたデータを増幅するセンスアンプブロック（６）と；
前記センスアンプブロック（６）をフリーチャージさせるセンスアンプフリーチャージブロック（７）；及び
前記ビットラインフリーチャージブロック（３）と、センスアンプフリーチャージブロック（７）の動作を制御し、テストモードの場合にはライト動作が行われたとしてもフリーチャージ動作が行われないようにするフリーチャージブロック制御部（８）を含んでなる。
【００１６】
このとき、前記フリーチャージブロック制御部（８）はテストモード実施を示す信号と、インバータ（ＩＮＶ）を介したビットラインフリーチャージ信号（φＢＬＰ）を受信してノア演算を行うノアゲート（ＮＯＲ）でなり；
前記ノアゲート（ＮＯＲ）の出力は、センスアンプフリーチャージブロック（７）の各ＭＯＳトランジスタ（Ｎ１〜Ｎ３）のゲート端に入力され、同時にビットラインフリーチャージブロック（３）のビットラインフリーチャージ信号（φＢＬＰ）入力端につながる。
【００１７】
前記のように構成された本発明のセンスアンプ動作を説明すれば、ビットラインアイソレーション信号（ＢＩＳＨ、ＢＩＳＬ）により一つのセルアレイブロックが選択され、センスアンプにバイアス電圧を印加する各信号（ＲＴＯ、Ｓ#）がイネーブルされ、Ｘ，Ｙアドレスにより一回のライト動作が行われた後（図面には示していない）、前記フリーチャージブロック制御部（８）に入力されるテストモード信号をアクティブさせ（本発明の図面では‘１’の値になる）現在テストモードであることを示す。
【００１８】
前記‘１’値が入力されるとノアゲート（ＮＯＲ）の出力は‘０’値になり、この信号は前記各フリーチャージブロック（３、７）のＮ−ＭＯＳトランジスタに入力され、Ｎ−ＭＯＳトランジスタ等をターンオフさせるためフリーチャージ動作を中止させてフリーチャージされないようにする。
【００１９】
こうなると、センスアンプブロック（６）内の各センスアンプには、前ライト動作で貯蔵されていたデータがそのまま残ることになる。
【００２０】
その後、次のライト動作ではＸアドレスのみ変えてワードラインを変更した後、前記各センスアンプに貯蔵されているデータを介しワードラインと共につながれている全体コラムのセルに一回の動作でライトを行う。
【００２１】
このような動作は、一つのセルアレイブロック（１又は４）内の全てのセルにライト動作が行われるまで実施され、これを介してライトタイムを相当短縮することができるようになる。
【００２２】
こういう方式を既存のページモードと比較してみる場合、一ワードラインにつながるセルに一回の動作でライトさせることは同一であるとみることができるが、その次のワードラインにつながるセル等にデータをライトさせる場合からは、既存には別のデータを入力しなければならないが本発明ではそうする必要がなくなるのである。
【００２３】
従って、ライトタイムが相当減少することになる。
【００２４】
尚、本発明により一ワードラインに対するライト動作の終わる後、次のワードラインを選択する場合必要になるＸアドレス（ローアドレス）の発生はラム内部的に発生するか、又は外部の信号を受信にする場合既存のアドレス経路でない別の経路を用いることも可能である。
【００２５】
【発明の効果】
以上で詳しく説明したように、本発明はラムテストモードでセルアレイブロックにデータをライトする場合、一番目のライト動作は一般的な方式でライトを行った後、その次からはセンスアンプのフリーチャージ動作を制御し、ワードラインごとに全体コラムに該当するセルにセンスアンプに貯蔵されているデータを一回の動作で各々ライトされるようにすることにより、セルのライトタイムを短縮する効果を得ることができ、これに従いテスト費用も節減させ利点を伴う。
【００２６】
併せて、本発明の好ましい実施例は例示の目的のため開示されたものであり、当業者であれば本発明の思想と範囲内で多様な修正、変更、付加等が可能のはずであるため、このような修正、変更等は特許請求の範囲に属するものと見なければならない。
【図面の簡単な説明】
【図１】従来ライト動作を説明するためのセンスアンプ回路図。
【図２】本発明によるライト方式を適用したセンスアンプ回路図。
【符号の説明】
１、４ セルアレイブロック
２、５ 選択部
３ ビットラインフリーチャージブロック
６ センスアンプブロック
７ センスアンプフリーチャージブロック
８ フリーチャージブロック制御部
Claims (2)
- セルアレイブロックと；前記セルアレイブロックを介したデータの入/出力時、データの増幅を行うセンスアンプブロックと；ビットライン、センスアンプフリーチャージブロックを含むメモリ素子において、
前記メモリ素子のテストモードでセルにデータをライトさせるとき、テストモード実施直前のライト動作によりセンスアンプに貯蔵されたデータを連続的に利用してライト実施を速やかに行うため；
前記ビットラインフリーチャージブロックとセンスアンプフリーチャージブロックに連結され、テストモード実施の際に、前記各ブロックのフリーチャージ動作を制御し、フリーチャージが行われないようにするフリーチャージ制御部を含んで成り；
テストモード時には、一ワードラインずつ連続的に一遍にライトを行うようにすることを特徴とするメモリ素子。 - 前記フリーチャージ制御部は、ビットラインフリーチャージ信号を反転させる反転素子と；
前記反転素子から出力される信号と、テストモードを示す信号を受信してノア−演算を行い、前記各フリーチャージブロックのビットラインフリーチャージ信号入力端に出力する手段を含んでなることを特徴とする請求項１記載のメモリ素子。
Applications Claiming Priority (2)
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| KR19780/1998 | 1998-05-29 |
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|---|---|
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Family
ID=19537901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14970299A Expired - Fee Related JP4824149B2 (ja) | 1998-05-29 | 1999-05-28 | センスアンプを利用してテストを行うメモリ素子 |
Country Status (3)
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|---|---|
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| JP (1) | JP4824149B2 (ja) |
| KR (1) | KR100333536B1 (ja) |
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| KR100627515B1 (ko) | 2004-10-04 | 2006-09-21 | 주식회사 하이닉스반도체 | 메모리 장치 및 그의 테스트 방법 |
| KR101090393B1 (ko) * | 2009-09-30 | 2011-12-07 | 주식회사 하이닉스반도체 | 테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법 |
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| US11699502B2 (en) * | 2021-12-14 | 2023-07-11 | Sandisk Technologies Llc | Simulating memory cell sensing for testing sensing circuitry |
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| KR940006676B1 (ko) * | 1991-10-14 | 1994-07-25 | 삼성전자 주식회사 | 시험회로를 내장한 기억용 반도체 집적회로 |
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| KR960012791B1 (ko) * | 1993-12-31 | 1996-09-24 | 삼성전자 주식회사 | 칩의 신뢰성검사를 위한 테스트회로와 이를 구비하는 반도체메모리장치 |
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
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1998
- 1998-05-29 KR KR1019980019780A patent/KR100333536B1/ko not_active IP Right Cessation
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1999
- 1999-05-28 US US09/321,887 patent/US6144597A/en not_active Expired - Lifetime
- 1999-05-28 JP JP14970299A patent/JP4824149B2/ja not_active Expired - Fee Related
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| KR19990086671A (ko) | 1999-12-15 |
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