KR101090393B1 - 테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법 - Google Patents

테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치의 테스트 회로는 테스트 신호가 인에이블된 이후 액티브 신호가 인에이블되면 제어 신호를 인에이블시키고, 프리차지 타이밍 신호가 인에이블될 때까지 인에이블된 상기 제어 신호를 유지시키는 테스트 제어 신호 생성부, 및 예비 비트라인 프리차지 신호가 디스에이블된 상태에서는 상기 제어 신호를 반전시켜 비트라인 프리차지 신호로서 출력하는 프리차지 제어부를 포함한다.
USD 테스트, 비트라인, 매트

Description

테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법{Test Circuit, a Semiconductor Memory Apparatus Using the same, and Test Method of the Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법에 관한 것이다.
반도체 메모리 장치의 신뢰도를 향상시키기 위하여 워드라인과 비트라인 사이에 누설 전류가 발생하는지 테스트한다. 이러한 테스트를 USD(Unlimited Sensing Delay) 테스트라고 하며, 워드라인과 비트라인 사이에 발생하는 누설 전류는 데이터가 메모리 셀에 얼마나 오래 저장되는가에 대한 척도가 된다.
도 1은 오픈 비트 라인 구조에서 USD 테스트를 설명하기 위한 도면이다.
일반적인 USD 테스트는 반도체 메모리 장치의 모든 매트, 예를 들어 제 1 내지 제 4 매트(MAT0~MAT3)에 로우 데이터를 입력시킨다. 이후 상기 제 1 내지 제 4 매트(MAT0~MAT3)를 설정된 시간동안 모두 활성화시키고, 설정된 시간이 지나면 상기 제 1 내지 제 4 매트(MAT0~MAT3)에 저장된 데이터를 출력한다. 이때, 출력되는 모든 데이터가 로우 데이터이면 마이크로 브릿지(micro-bridge, 워드라인으로부터 비트라인에 흐르는 누설 전류)가 검출되지 않은 것이고, 하나라도 하이 데이터가 출력되면 마이크로 브릿지가 검출된 것으로 판단한다.
이와 같은 USD 테스트는 반도체 메모리 장치의 신뢰성을 높이기 위한 것이므로 반도체 메모리 장치의 모든 매트는 동일한 조건에서 테스트되어야 한다. 하지만, 도 1에 도시된 일반적인 오픈 비트라인 구조에서는 첫번째 매트 즉, 상기 제 1 매트(MAT0)의 한쪽 비트라인이 비트라인 프리차지 전압(VBLP)으로 항상 프리차지되어 전압 레벨이 변하지 않고, 상기 제 2 내지 제 4 매트(MAT1~MAT3)는 모든 매트 활성화시 각 연결된 센스 앰프 그룹(SA0~SA3)의 센싱 증폭 동작에 의해 하이 레벨의 비트라인과 로우 레벨의 비트라인을 포함하게 된다(도 1에서 비트라인을 BL로 도시함). 따라서, 오픈 비트 라인 구조의 반도체 메모리 장치에서 USD 테스트를 수행할 경우 모든 매트가 동일한 조건을 충족하지 못하므로 USD 테스트의 신뢰성이 떨어진다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 오픈 비트 라인 구조의 반도체 메모리 장치가 USD 테스트를 수행할 경우, 활성화된 모든 매트에 동일한 조건을 만들어주는 테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 테스트 신호가 인에이블된 이후 액티브 신호가 인에이블되면 제어 신호를 인에이블시키고, 프리차지 타이밍 신호가 인에이블될 때까지 인에이블된 상기 제어 신호를 유지시키는 테스트 제어 신호 생성부, 및 예비 비트라인 프리차지 신호가 디스에이블된 상태에서는 상기 제어 신호를 반전시켜 비트라인 프리차지 신호로서 출력하는 프리차지 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 매트와 제 2 매트에 공통 연결된 제 1 센스 앰프 그룹, 상기 제 2 매트와 상기 제 3 매트에 공통 연결된 제 2 센스 앰프 그룹, 제 1 테스트 신호가 인에이블된 이후 액티브 신호가 인에이블되면 상기 제 1 센스 앰프 그룹을 프리차지시키고, 프리차지 타이밍 신호가 인에이블될 때까지 프리차지된 상기 제 1 센스 앰프 그룹을 유지시키는 제 1 테스트부, 및 제 2 테스트 신호가 인에이블된 이후 상기 액티브 신호가 인에이블되면 상기 제 2 센스 앰프 그룹을 프리차지시키고, 상기 프리차지 타이밍 신호가 인에이블될때까 지 프리차지된 상기 제 2 센스 앰프 그룹을 유지시키는 제 2 테스트부를 포함한다.
본 발명에 따른 테스트 방법은 오픈 비트라인 구조인 반도체 메모리 장치의 복수의 매트에 특정 레벨의 데이터를 저장시키고, 상기 복수의 매트를 활성화시키는 제 1 단계, 짝수번째 또는 홀수번째 센스 앰프 그룹을 프리차지시키고, 프리차지 상태를 유지시키는 제 2 단계, 프리차지되지 않은 센스 앰프 그룹을 활성화시켜 데이터를 출력하는 제 3 단계를 포함 포함한다.
본 발명에 따른 테스트 회로, 이를 이용한 반도체 메모리 장치, 및 테스트 방법은 오픈 비트 라인 구조의 반도체 메모리 장치가 USD 테스트를 수행할 경우, 활성화된 모든 매트에 동일한 조건을 만들어줌으로써, USD 테스트의 신뢰도를 높여 반도체 메모리 장치의 동작 신뢰도를 향상시키는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 제 1 내지 제 4 매트(MAT0~MAT3), 제 1 내지 제 4 센스 앰프 그룹(SA0~SA3), 제 1 및 제 2 테스트 제어 신호 생성부(100, 200), 및 제 1 내지 제 4 프리차지 제어부(300~600)를 포함한다.
상기 제 1 센스 앰프 그룹(SA0)은 상기 제 1 매트(MAT0)와 상기 제 2 매트(MAT1) 사이에 연결된다.
상기 제 2 센스 앰프 그룹(SA1)은 상기 제 2 매트(MAT1)와 상기 제 3 매트(MAT2) 사이에 연결된다.
상기 제 3 센스 앰프 그룹(SA2)은 상기 제 3 매트(MAT2)와 상기 제 4 매트(MAT3) 사이에 연결된다.
상기 제 4 센스 앰프 그룹(SA3)은 상기 제 4 매트(MAT3)와 제 5 매트(미도시) 사이에 연결된다.
상기 제 1 테스트 제어 신호 생성부(100)는 제 1 테스트 신호(Test_even)가 인에이블된 이후 액티브 신호(ACT)가 인에이블되면 제 1 제어 신호(ctrl_even)를 인에이블시키고, 프리차지 타이밍 신호(Pre_t)가 인에이블될 때까지 인에이블된 상기 제 1 제어 신호(ctrl_even)를 유지시킨다.
상기 제 2 테스트 제어 신호 생성부(200)는 제 2 테스트 신호(Test_odd)가 인에이블된 이후 상기 액티브 신호(ACT)가 인에이블되면 제 2 제어 신호(ctrl_odd)를 인에이블시키고, 상기 프리차지 타이밍 신호(Pre_t)가 인에이블 될때가지 인에이블된 상기 제 2 제어 신호(ctrl_odd)를 유지시킨다. 상기 제 1 테스트 신호(Test_even)와 상기 제 2 테스트 신호(Test_odd)의 각 인에이블 구간은 겹치지 않게 USD 테스트시 외부에서 입력된다. 상기 프리차지 타이밍 신호(Pre_t)는 또한 USD 테스트시 외부에서 입력되는 신호로서, 상기 제 1 및 제 2 테스트 신호(Test_even, Test_odd)가 인에이블되는 시점으로부터 USD 테스트가 만족하는 설정된 시간이후 인에이블되는 신호이다.
상기 제 1 프리차지 제어부(300)는 제 1 예비 비트라인 프리차지 신호(BLEQ0_pre)가 디스에이블된 경우 상기 제 1 제어 신호(ctrl_even)에 응답하여 제 1 비트라인 프리차지 신호(BLEQ0)를 생성한다. 한편, 상기 제 1 프리차지 제어 부(300)는 상기 제 1 제어 신호(ctrl_even)가 디스에이블된 경우 상기 제 1 예비 비트라인 프리차지 신호(BLEQ0_pre)에 응답하여 상기 제 1 비트라인 프리차지 신호(BLEQ0)를 생성한다. 이때, 상기 제 1 비트라인 프리차지 신호(BLEQ0)가 인에이블되면 상기 제 1 센스 앰프 그룹(SA0)이 프리차지된다. 프리차지된 상기 제 1 센스 앰프 그룹(SA0)에 연결된 모든 비트라인(BL)은 비트라인 프리차지 전압(VBLP) 레벨이 된다.
상기 제 2 프리차지 제어부(400)는 제 2 예비 비트라인 프리차지 신호(BLEQ1_pre)가 디스에이블된 경우 상기 제 2 제어 신호(ctrl_odd)에 응답하여 제 2 비트라인 프리차지 신호(BLEQ1)를 생성한다. 한편, 상기 제 2 프리차지 제어부(400)는 상기 제 2 제어 신호(ctrl_odd)가 디스에이블된 경우 상기 제 2 예비 비트라인 프리차지 신호(BLEQ1_pre)에 응답하여 상기 제 2 비트라인 프리차지 신호(BLEQ1)를 생성한다. 이때, 상기 제 2 비트라인 프리차지 신호(BLEQ1)가 인에이블되면 상기 제 2 센스 앰프 그룹(SA1)이 프리차지된다. 프리차지된 상기 제 2 센스 앰프 그룹(SA1)에 연결된 모든 비트라인(BL)은 상기 비트라인 프리차지 전압(VBLP) 레벨이 된다.
상기 제 3 프리차지 제어부(500)는 제 3 예비 비트라인 프리차지 신호(BLEQ2_pre)가 디스에이블된 경우 상기 제 1 제어 신호(ctrl_even)에 응답하여 제 3 비트라인 프리차지 신호(BLEQ2)를 생성한다. 한편, 상기 제 3 프리차지 제어부(500)는 상기 제 1 제어 신호(ctrl_even)가 디스에이블된 경우 상기 제 2 예비 비트라인 프리차지 신호(BLEQ2_pre)에 응답하여 상기 제 3 비트라인 프리차지 신 호(BLEQ2)를 생성한다. 이때, 상기 제 3 비트라인 프리차지 신호(BLEQ2)가 인에이블되면 상기 제 3 센스 앰프 그룹(SA2)이 프리차지된다. 프리차지된 상기 제 3 센스 앰프 그룹(SA2)에 연결된 모든 비트라인(BL)은 비트라인 프리차지 전압(VBLP) 레벨이 된다.
상기 제 4 프리차지 제어부(600)는 제 4 예비 비트라인 프리차지 신호(BLEQ3_pre)가 디스에이블된 경우 상기 제 2 제어 신호(ctrl_odd)에 응답하여 제 4 비트라인 프리차지 신호(BLEQ3)를 생성한다. 한편, 상기 제 4 프리차지 제어부(600)는 상기 제 2 제어 신호(ctrl_odd)가 디스에이블된 경우 상기 제 4 예비 비트라인 프리차지 신호(BLEQ3_pre)에 응답하여 상기 제 4 비트라인 프리차지 신호(BLEQ3)를 생성한다. 이때, 상기 제 4 비트라인 프리차지 신호(BLEQ3)가 인에이블되면 상기 제 4 센스 앰프 그룹(SA3)이 프리차지된다. 프리차지된 상기 제 4 센스 앰프 그룹(SA3)에 연결된 모든 비트라인(BL)은 상기 비트라인 프리차지 전압(VBLP) 레벨이 된다. 도 2에 도시된 상기 제 1 내지 제 4 예비 비트라인 프리차지 신호(BLEQ0_pre~BLEQ3_pre)는 도 1에 도시된 제 1 내지 제 4 비트라인 프리차지 신호(BLEQ0~BLEQ3)와 동일한 신호이고, 도 2의 제 1 내지 제 4 비트라인 프리차지 신호(BLEQ0~BLEQ3)는 도 1의 제 1 내지 제 4 비트라인 프리차지 신호(BLEQ0~BLEQ3) 입력단에 동일하게 입력된다. 또한 상기 제 1 테스트 제어 신호 생성부(100)와 상기 제 1 프리차지 제어부(300)를 포함하는 회로를 제 1 테스트부(700)라 할 수 있고, 상기 제 2 테스트 제어 신호 생성부(200)와 상기 제 2 프리차지 제어부(400)를 포함하는 회로를 제 2 테스트부(800)라 할 수 있다.
상기 제 1 및 제 2 테스트 제어 신호 생성부(100, 200)는 각 입력되는 신호와 출력되는 신호만 다를 뿐 구성은 동일하다. 그러므로 상기 제 1 테스트 제어 신호 생성부(100)의 구성만을 설명함으로써, 상기 제 2 테스트 제어 신호 생성부(200)의 구성 설명을 생략한다.
상기 제 1 테스트 제어 신호 생성부(100)는 도 3에 도시된 바와 같이, 인에이블부(110), 디스에이블부(120), 및 플립 플롭(130)을 포함한다.
상기 인에이블부(110)는 상기 액티브 신호(ACT)와 상기 제 1 테스트 신호(Test_even)가 모두 하이 레벨로 인에이블되어야 인에이블 신호(en)를 로우 레벨로 인에이블시킨다.
상기 인에이블부(110)는 제 1 낸드 게이트(ND11)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 액티브 신호(ACT)와 상기 제 1 테스트 신호(Test_even)를 입력 받아 상기 인에이블 신호(en)를 출력한다.
상기 디스에이블부(120)는 상기 제 1 테스트 신호(Test_even)와 상기 프리차지 타이밍 신호(Pre_t)가 모두 하이 레벨로 인에이블되어야 디스에이블 신호(dis)를 로우 레벨로 인에이블시킨다.
상기 디스에이블부(120)는 제 1 인버터(IV11), 및 노어 게이트(NOR11)를 포함한다. 상기 제 1 인버터(IV11)는 상기 제 1 테스트 신호(Test_even)를 입력 받는다. 상기 노어 게이트(NOR11)는 상기 제 1 인버터(IV11)의 출력 신호와 상기 프리차지 타이밍 신호(Pre_t)를 입력 받아 상기 디스에이블 신호(dis)를 출력한다.
상기 플립 플롭(130)은 상기 디스에이블 신호(dis)가 하이 레벨로 디스에이 블된 경우 상기 인에이블 신호(en)가 로우 레벨로 인에이블되면 상기 제 1 제어 신호(ctrl_even)를 하이 레벨로 인에이블시키고, 상기 디스에이블 신호(dis)가 로우 레벨로 인에이블될 때까지 인에이블된 상기 제 1 제어 신호(ctrl_even)를 유지시킨다. 이때, 상기 플립 플롭(130)는 상기 디스에이블 신호(dis)가 로우 레벨이 되면 상기 제 1 제어 신호(ctrl_even)는 로우 레벨로 디스에이블된다.
상기 플립 플롭(130)은 제 2 및 제 3 낸드 게이트(ND12, ND13)를 포함한다. 상기 제 2 낸드 게이트(ND12)는 상기 인에이블 신호(en)와 상기 제 3 낸드 게이트(ND13)의 출력 신호를 입력 받아 상기 제 1 제어 신호(ctrl_even)를 출력한다. 상기 제 3 낸드 게이트(ND13)는 상기 제 2 낸드 게이트(ND12)의 출력 신호와 상기 디스에이블 신호(dis)를 입력 받는다.
상기 제 1 내지 제 4 프리차지 제어부(300~600)는 입력되고 출력되는 신호만 다를 뿐 구성은 모두 동일하므로 상기 제 1 프리차지 제어부(300)의 구성만을 설명한다.
상기 제 1 프리차지 제어부(300)는 상기 제 1 예비 비트라인 프리차지 신호(BLEQ0_pre)가 하이 레벨로 디스에이블되면 상기 제 1 제어 신호(ctrl_even)를 반전시켜 상기 제 1 비트라인 프리차지 신호(BLEQ0)로서 출력한다. 한편, 상기 제 1 프리차지 제어부(300)는 상기 제 1 제어 신호(ctrl_even)가 로우 레벨로 디스에이블되면 상기 제 1 예비 비트라인 프리차지 신호(BLEQ0_pre)를 상기 제 1 비트라인 프리차지 신호(BLEQ0)로서 출력한다. 이때, 상기 제 1 비트라인 프리차지 신호(BLEQ0)는 로우 레벨로 인에이블되는 신호이다.
상기 제 1 프리차지 제어부(300)는 제 2 및 제 3 인버터(IV21,IV22), 및 제 4 낸드 게이트(ND21)를 포함한다. 상기 제 2 인버터(IV21)는 제 1 제어 신호(ctrl_even)를 입력 받는다. 상기 제 4 낸드 게이트(ND21)는 상기 제 2 인버터(IV21)의 출력 신호와 상기 제 1 예비 비트라인 프리차지 신호(BLEQ0_pre)를 입력 받는다. 상기 제 3 인버터(IV22)는 상기 제 4 낸드 게이트(ND21)의 출력 신호를 반전시켜 상기 제 1 비트라인 프리차지 신호(BLEQ0)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
제 1 테스트 제어 신호 생성부(100)는 제 1 테스트 신호(Test_even)가 인에이블된 상태에서 액티브 신호(ACT)가 인에이블되면 제 1 제어 신호(ctrl_even)를 인에이블시킨다. 또한 상기 제 1 테스트 제어 신호 생성부(100)는 프리차지 타이밍 신호(Pre_t)가 인에이블될 때까지 인에이블된 상기 제 1 제어 신호(ctrl_even)를 유지시키고, 상기 프리차지 타이밍 신호(Pre_t)가 인에이블되면 상기 제 1 제어 신호(ctrl_even)를 디스에이블시킨다.
제 2 테스트 제어 신호 생성부(200)는 제 2 테스트 신호(Test_odd)가 인에이블된 상태에서 상기 액티브 신호(ACT)가 인에이블되면 제 2 제어 신호(ctrl_odd)를 인에이블시킨다. 또한 상기 제 2 테스트 제어 신호 생성부(200)는 상기 프리차지 타이밍 신호(Pre_t)가 인에이블될 때까지 인에이블된 상기 제 2 제어 신호(ctrl_odd)를 유지시키고, 상기 프리차지 타이밍 신호(Pre_t)가 인에이블되면 상기 제 2 제어 신호(ctrl_odd)를 디스에이블시킨다.
제 1 프리차지 제어부(300)는 제 1 예비 비트라인 프리차지 신호(BLEQ0_pre)가 디스에이블되면 상기 제 1 제어 신호(ctrl_even)를 반전시켜 제 1 비트라인 프리차지 신호(BLEQ0)로서 출력한다. 한편, 상기 제 1 프리차지 제어부(300)는 상기 제 1 제어 신호(ctrl_even)가 디스에이블되면 상기 제 1 예비 비트라인 프리차지 신호(BLEQ0_pre)를 상기 제 1 비트라인 프리차지 신호(BLEQ0)로서 출력한다.
제 2 프리차지 제어부(400)는 제 2 예비 비트라인 프리차지 신호(BLEQ1_pre)가 디스에이블되면 상기 제 2 제어 신호(ctrl_odd)를 반전시켜 제 2 비트라인 프리차지 신호(BLEQ1)로서 출력한다. 한편, 상기 제 2 프리차지 제어부(400)는 상기 제 2 제어 신호(ctrl_odd)가 디스에이블되면 상기 제 2 예비 비트라인 프리차지 신호(BLEQ1_pre)를 상기 제 2 비트라인 프리차지 신호(BLEQ1)로서 출력한다.
제 3 프리차지 제어부(500)는 제 3 예비 비트라인 프리차지 신호(BLEQ2_pre)가 디스에이블되면 상기 제 1 제어 신호(ctrl_even)를 반전시켜 제 3 비트라인 프리차지 신호(BLEQ2)로서 출력한다. 한편, 상기 제 3 프리차지 제어부(500)는 상기 제 1 제어 신호(ctrl_even)가 디스에이블되면 상기 제 3 예비 비트라인 프리차지 신호(BLEQ2_pre)를 상기 제 3 비트라인 프리차지 신호(BLEQ2)로서 출력한다.
제 4 프리차지 제어부(600)는 제 4 예비 비트라인 프리차지 신호(BLEQ3_pre)가 디스에이블되면 상기 제 2 제어 신호(ctrl_odd)를 반전시켜 제 4 비트라인 프리차지 신호(BLEQ3)로서 출력한다. 한편, 상기 제 4 프리차지 제어부(600)는 상기 제 2 제어 신호(ctrl_odd)가 디스에이블되면 상기 제 4 예비 비트라인 프리차지 신호(BLEQ3_pre)를 상기 제 4 비트라인 프리차지 신호(BLEQ3)로서 출력한다.
제 1 내지 제 4 센스 앰프 그룹(SA0~SA3) 각각은 상기 제 1 내지 제 4 비트 라인 프리차지 신호(BLEQ0~BLEQ3) 각각에 응답하여 프리차지 동작을 수행한다.
이와 같이 동작하는 반도체 메모리 장치를 테스트하는 방법을 예를 들어 설명하면 다음과 같다.
로우 데이터를 제 1 내지 제 4 매트(MAT0~MAT3)에 모두 저장시킨다. 즉, 상기 제 1 내지 제 4 매트(MAT0~MAT3)에 연결된 센스 앰프 그룹들(SA0~SA3)은 모두 활성화되어 로우 데이터를 상기 제 1 내지 제 4 매트(MAT0~MAT3)에 저장시키고, 센스 앰프 그룹들(SA0~SA3)에 연결된 비트라인들을 모두 프리차지시킨다.
제 1 및 제 2 테스트 신호(Test_even, Test_odd)중 먼저 상기 제 1 테스트 신호(Test_even)를 인에이블시키고, 액티브 신호(ACT)를 인에이블시켜 제 1 제어 신호(ctrl_even)를 인에이블시킨다. 이때, 상기 액티브 신호(ACT)가 인에이블되었으므로, 상기 제 1 내지 제 4 매트(MAT0~MAT3)는 활성화되고, 제 1 내지 제 4 예비 비트라인 프리차지 신호(BLEQ0_pre~BLEQ3_pre)는 디스에이블된다. 또한, 상기 제 1 제어 신호(ctrl_even)가 인에이블되고 상기 제 1 및 제 3 예비 비트라인 프리차지 신호(BLEQ0_pre, BLEQ2_pre)가 디스에이블되었으므로, 제 1 및 제 3 비트라인 프리차지 신호(BLEQ0, BLEQ2)가 인에이블된다. 한편, 상기 제 2 제어 신호(ctrl_odd)와 상기 제 2 및 제 4 예비 비트라인 프리차지 신호(BLEQ1_pre, BLEQ3_pre)가 모두 디스에이블되었으므로, 제 2 및 제 4 비트라인 프리차지 신호(BLEQ1, BLEQ3)는 디스에이블된다.
상기 제 1 및 제 3 비트라인 프리차지 신호(BLEQ0, BLEQ2)를 입력받는 제 1 및 제 3 센스 앰프 그룹(SA0, SA2)은 프리차지 상태를 유지하고, 상기 제 2 및 제 4 비트라인 프리차지 신호(BLEQ1, BLEQ3)를 입력 받는 제 2 및 제 4 센스 앰프 그룹(SA1, SA3)은 로우 데이터를 센싱 증폭한다. 즉, 상기 제 1 및 제 3 센스 앰프 그룹(SA0, SA2)에 연결된 비트라인들은 비트라인 프리차지 전압(VBLP)을 유지한다.
설정된 시간이후 프리차지 타이밍 신호(Pre_t)를 인에이블시켜 상기 제 1 제어 신호(ctrl_even)를 디스에이블시킨다. 상기 제 1 제어 신호(ctrl_even)가 디스에이블되므로 상기 제 1 및 제 3 비트라인 프리차지 신호(BLEQ0, BLEQ1)가 디스에이블된다.
상기 프리차지 타이밍 신호(Pre_t)가 인에이블된 이후, 리드 명령을 반도체 메모리 장치에 입력시켜, 상기 제 1 테스트 신호(Test_even)에 의해 비트라인의 프리차지 상태가 유지되는 센스 앰프 그룹들(SA0, SA2)을 제외한 센스 앰프 그룹들(SA1, SA3)을 통해 상기 제 2 매트(MAT1) 및 상기 제 4 매트(MAT3)에 저장된 데이터를 출력하도록 한다.
상기 제 2 및 제 4 매트(MAT1, MAT3)는 USD 테스트 동안 각 매트위에 연결된 센스 앰프(SA0, SA2)가 프리차지되어, 즉 각 매트(MAT1, MAT3)의 한쪽 비트라인이 비트라인 프리차지 전압(VBLP)을 유지함으로, 각 매트(MAT1, MAT3)를 상기 제 1 매트(MAT0)와 동일한 조건을 만들어 USD 테스트를 수행할 수 있게 한다.
또한, 상기 제 2 테스트 신호(Test_odd)를 인에이블시켜 상기와 동일한 방법의 USD 테스트를 수행하면, 상기 제 3 매트(MAT2)를 상기 제 1 매트(MAT0)와 동일한 조건으로 테스트 수행이 가능하다.
본 발명의 테스트 방법은 서로 연속되어 연결되지 않는 매트들에 연결된 비 트라인을 USD 테스트 동안 비트라인 프리차지 전압으로 유지시킬 수 있어, 오픈 비트라인 구조의 반도체 메모리 장치를 USD 테스트할 경우 테스트의 신뢰도를 높일 수 있다.
결국, 본 발명은 USD 테스트동안 짝수번째 센스 앰프 또는 홀수번째 센스 앰프들을 선택적으로 프리차지시킴으로써, USD 테스트의 신뢰도를 높일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 오픈 비트라인 구조의 반도체 메모리 장치를 개략적으로 보여주기 위한 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주기기 위한 구성도,
도 3은 도 2의 제 1 테스트 제어 신호 생성부의 구성도,
도 4는 도 2의 제 1 프리차지 제어부의 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제 1 테스트 제어 신호 생성부 200: 제 2 테스트 제어 신호 생성부
300~600: 제 1 내지 제 4 프리차지 제어부

Claims (19)

  1. 테스트 신호가 인에이블된 이후 액티브 신호가 인에이블되면 제어 신호를 인에이블시키고, 프리차지 타이밍 신호가 인에이블될 때까지 인에이블된 상기 제어 신호를 유지시키는 테스트 제어 신호 생성부; 및
    예비 비트라인 프리차지 신호가 디스에이블된 상태에서는 상기 제어 신호를 반전시켜 비트라인 프리차지 신호로서 출력하는 프리차지 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  2. 제 1 항에 있어서,
    상기 테스트 제어 신호 생성부는
    상기 프리차지 타이밍 신호가 인에이블되는 타이밍에 상기 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  3. 제 2 항에 있어서,
    상기 테스트 제어 신호 생성부는
    상기 테스트 신호와 상기 액티브 신호가 모두 인에이블되어야 인에이블 신호를 인에이블시키는 인에이블부;
    상기 테스트 신호와 상기 프리차지 타이밍 신호가 모두 인에이블되어야 디스에이블 신호를 인에이블시키는 디스에이블부; 및
    상기 인에이블 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 상기 디스에이블 신호가 인에이블될 때까지 인에이블된 상기 제어 신호를 유지하는 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  4. 제 1 항에 있어서,
    상기 프리차지 제어부는
    상기 제어 신호가 디스에이블된 상태에서는 상기 예비 비트라인 프리차지 신호를 상기 비트라인 프리차지 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  5. 제 1 항에 있어서,
    상기 비트라인 프리차지 신호는 비트라인을 비트라인 프리차지 전압으로 프리차지시키는 신호이고, 상기 비트라인 프리차지 신호는 오픈 비트라인 구조의 센스 앰프에 입력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  6. 제 1 매트와 제 2 매트에 공통 연결된 오픈 비트라인 구조의 제 1 센스 앰프 그룹;
    상기 제 2 매트와 상기 제 3 매트에 공통 연결된 오픈 비트라인 구조의 제 2 센스 앰프 그룹;
    제 1 테스트 신호가 인에이블된 이후 액티브 신호가 인에이블되면 상기 제 1 센스 앰프 그룹과 연결된 비트라인을 프리차지시키고, 프리차지 타이밍 신호가 인에이블될 때까지 프리차지된 상기 제 1 센스 앰프 그룹의 비트라인을 유지시키는 제 1 테스트부; 및
    제 2 테스트 신호가 인에이블된 이후 상기 액티브 신호가 인에이블되면 상기 제 2 센스 앰프 그룹과 연결된 비트라인을 프리차지시키고, 상기 프리차지 타이밍 신호가 인에이블될때까지 프리차지된 상기 제 2 센스 앰프 그룹의 비트라인을 유지시키는 제 2 테스트부를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 센스 앰프 그룹은
    비트라인 프리차지 신호에 응답하여 프리차지되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 테스트부는
    상기 제 1 테스트 신호가 인에이블된 이후 상기 액티브 신호가 인에이블되면 제어 신호를 인에이블시키고, 상기 프리차지 타이밍 신호가 인에이블될 때까지 인에이블된 상기 제어 신호를 유지시키는 테스트 제어 신호 생성부; 및
    예비 비트라인 프리차지 신호가 디스에이블된 상태에서는 상기 제어 신호를 반전시켜 상기 비트라인 프리차지 신호로서 출력하는 프리차지 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 테스트 제어 신호 생성부는
    상기 프리차지 타이밍 신호가 인에이블되는 타이밍에 상기 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 테스트 제어 신호 생성부는
    상기 제 1 테스트 신호와 상기 액티브 신호가 모두 인에이블되어야 인에이블 신호를 인에이블시키는 인에이블부;
    상기 제 1 테스트 신호와 상기 프리차지 타이밍 신호가 모두 인에이블되어야 디스에이블 신호를 인에이블시키는 디스에이블부; 및
    상기 인에이블 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 상기 디스에이블 신호가 인에이블될 때까지 인에이블된 상기 제어 신호를 유지하는 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 프리차지 제어부는
    상기 제어 신호가 디스에이블된 상태에서는 상기 예비 비트라인 프리차지 신호를 상기 비트라인 프리차지 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 제 2 센스 앰프 그룹은
    상기 비트라인 프리차지 신호에 응답하여 프리차지되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 2 테스트부는
    상기 제 2 테스트 신호가 인에이블된 이후 상기 액티브 신호가 인에이블되면 제어 신호를 인에이블시키고, 상기 프리차지 타이밍 신호가 인에이블될 때까지 인에이블된 상기 제어 신호를 유지시키는 테스트 제어 신호 생성부; 및
    예비 비트라인 프리차지 신호가 디스에이블된 상태에서는 상기 제어 신호를 반전시켜 상기 비트라인 프리차지 신호로서 출력하는 프리차지 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 테스트 제어 신호 생성부는
    상기 프리차지 타이밍 신호가 인에이블되는 타이밍에 상기 제어 신호를 디스에이블시키 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 테스트 제어 신호 생성부는
    상기 제 2 테스트 신호와 상기 액티브 신호가 모두 인에이블되어야 인에이블 신호를 인에이블시키는 인에이블부;
    상기 제 2 테스트 신호와 상기 프리차지 타이밍 신호가 모두 인에이블되어야 디스에이블 신호를 인에이블시키는 디스에이블부; 및
    상기 인에이블 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 상기 디스에이블 신호가 인에이블될 때까지 인에이블된 상기 제어 신호를 유지하는 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 프리차지 제어부는
    상기 제어 신호가 디스에이블된 상태에서는 상기 예비 비트라인 프리차지 신호를 상기 비트라인 프리차지 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 오픈 비트라인 구조인 반도체 메모리 장치의 복수의 매트에 특정 레벨의 데이터를 저장시키고, 상기 복수의 매트를 활성화시키는 제 1 단계;
    짝수번째 또는 홀수번째 센스 앰프 그룹과 연결된 비트라인을 프리차지시키고, 프리차지 상태를 유지시키는 제 2 단계;
    프리차지 상태를 유지하는 비트라인을 제외한 비트라인과 연결된 센스 앰프 그룹을 활성화시켜 데이터를 출력하는 제 3 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  18. 제 17 항에 있어서,
    상기 제 2 단계는 설정된 시간이후 프리차지된 센스 앰프 그룹의 비트라인의 프리차지 상태를 해제시키는 제 2-1 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  19. 제 18 항에 있어서,
    상기 복수의 매트에 상기 특정 레벨의 데이터를 저장시키고, 상기 복수의 매트를 활성화시키는 제 4 단계,
    상기 제 2 단계에서 프리차지 상태를 유지시킨 비트라인을 제외한 센스 앰프 그룹의 비트라인을 프리차지시키고, 프리차지 상태를 유지시키는 제 5 단계, 및
    상기 제 5 단계에서 프리차지 상태를 유지한 비트라인을 제외한 비트라인과 연결된 센스 앰프 그룹을 활성화시켜 데이터를 출력하는 제 6 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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