JPH0447591A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0447591A JPH0447591A JP2157902A JP15790290A JPH0447591A JP H0447591 A JPH0447591 A JP H0447591A JP 2157902 A JP2157902 A JP 2157902A JP 15790290 A JP15790290 A JP 15790290A JP H0447591 A JPH0447591 A JP H0447591A
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- 238000005265 energy consumption Methods 0.000 abstract 2
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体集積回路装置に関し、さらに特定的
には、外部電源から与えられる電源電圧を降圧するため
の内部降圧回路を備えた半導体集積回路装置に関する。
には、外部電源から与えられる電源電圧を降圧するため
の内部降圧回路を備えた半導体集積回路装置に関する。
［従来の技術］
ダイナミックψランダム・アクセス・メモリ（ＤＲＡＭ
）や、スタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）に代表される半導体記憶装置においては、集積
度を向上するために微細化が進み、トランジスタのサイ
ズが極めて小さなものとなっている。たとえば、１６Ｍ
ビットのＤＲＡＭあるいは４ＭビットのＳＲＡＭでは、
０゜５μｍ程度のトランジスタが用いられている。しか
し、このような微細トランジスタを、標準的な電源電圧
５ｖの下で用いると、トランジスタに印加される電界が
強くなり過ぎ、ホットエレクトロン等の問題で、信頼性
を保証できなくなる。
）や、スタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）に代表される半導体記憶装置においては、集積
度を向上するために微細化が進み、トランジスタのサイ
ズが極めて小さなものとなっている。たとえば、１６Ｍ
ビットのＤＲＡＭあるいは４ＭビットのＳＲＡＭでは、
０゜５μｍ程度のトランジスタが用いられている。しか
し、このような微細トランジスタを、標準的な電源電圧
５ｖの下で用いると、トランジスタに印加される電界が
強くなり過ぎ、ホットエレクトロン等の問題で、信頼性
を保証できなくなる。
そこで、半導体集積回路装置内に内部降圧回路を設け、
外部から与えられる電源電圧を内部降圧回路で降圧した
後に内部回路に供給することで、微細トランジスタに印
加される電界を弱めることが考えられている。
外部から与えられる電源電圧を内部降圧回路で降圧した
後に内部回路に供給することで、微細トランジスタに印
加される電界を弱めることが考えられている。
第５図は、たとえば、Ｊｏｕｒｎａｌ ｏｆＳｏｌｉ
ｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ＶＯＬ、５Ｃ−
２２，Ｎｏ、３．１）ｐ、４３７〜４４１、Ｊｕｎｅ
１９８７． “Ａ Ｎｅｗ ０ｎ−Ｃｈｉｐ
Ｖｌｏｔａｇｅ Ｃｏｎｖｅｒｔｅｒ ｆｏｒ
Ｓｕｂｍｉｃｒｏｍｅｔｅｒ Ｈｉｇｈ−Ｄｅｎｓ
ｉｔｙ ＤＲＡＭ’ ｓ”に示された従来の内部降
圧回路を示す回路図である。図において、この内部降圧
回路は、基準電圧発生回路１と、内部電圧補正回路２と
によって構成されている。基準電圧発生回路１は、内部
電圧補正回路２に対して基準電圧ｖｌ Ｅ Ｆを発生す
るものでＰチャネルＭＯ８）ランジスタ（以下、ＰＭＯ
Ｓ）ランジスタと称する）ｌａ〜１ｅによって構成され
ている。ＰＭＯＳ）ランジスタ１ａ〜ＩＣは、直列に接
続されて電源入力端子３と接地ＧＮＤとの間に介挿され
ている。すなわち、ＰＭＯＳ）ランジスタ１ａのソース
は電源入力端子３に接続され、ＰＭＯＳ）ランジスタ１
ｂのソースはＰＭＯＳ）ランジスタ１ａのドレインに接
続され、ＰＭＯＳトランジスタＩＣのソースはＰＭＯＳ
）ランジスタ１ｂのドレインに接続され、ＰＭＯＳ）ラ
ンジスタＩＣのドレインは接地ＧＮＤに接続されている
。また、ＰＭＯＳトランジスタ１ａのゲートはＰＭＯＳ
）ランジスタ１ｂのソースに接続され、ＰＭＯＳ）ラン
ジスタ１ｂのゲートはＰＭＯＳ）ランジスタＩＣのソー
スに接続され、ＰＭＯＳトランジスタＩＣのゲートは接
地ＧＮＤに接続されている。したがって、これらＰＭＯ
Ｓトランジスタ１ａ〜ＩＣは、それぞれが抵抗として用
いられ、抵抗分圧回路を構成している。電源入力端子３
には、図示しない外部電源から電源電圧Ｅｘｔ、ＶＣＣ
が与えられている。一方、ＰＭＯＳトランジスタ１ｄお
よび１ｅは、直列に接続されて、かつ上記ＰＭＯＳトラ
ンジスタ１ａ〜ＩＣとは並列に、電源入力端子３と接地
ＧＮＤとの間に介挿されている。すなわち、ＰＭＯＳト
ランジスタ１ｄのソースは電源入力端子３に接続され、
ＰＭＯＳ）ランジスタ１ｅのソースはＰＭＯＳトランジ
スタ１ｄのドレインに接続され、ＰＭＯＳ）ランジスタ
１ｅのドレインは接地ＧＮＤに接続されている。
ｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ＶＯＬ、５Ｃ−
２２，Ｎｏ、３．１）ｐ、４３７〜４４１、Ｊｕｎｅ
１９８７． “Ａ Ｎｅｗ ０ｎ−Ｃｈｉｐ
Ｖｌｏｔａｇｅ Ｃｏｎｖｅｒｔｅｒ ｆｏｒ
Ｓｕｂｍｉｃｒｏｍｅｔｅｒ Ｈｉｇｈ−Ｄｅｎｓ
ｉｔｙ ＤＲＡＭ’ ｓ”に示された従来の内部降
圧回路を示す回路図である。図において、この内部降圧
回路は、基準電圧発生回路１と、内部電圧補正回路２と
によって構成されている。基準電圧発生回路１は、内部
電圧補正回路２に対して基準電圧ｖｌ Ｅ Ｆを発生す
るものでＰチャネルＭＯ８）ランジスタ（以下、ＰＭＯ
Ｓ）ランジスタと称する）ｌａ〜１ｅによって構成され
ている。ＰＭＯＳ）ランジスタ１ａ〜ＩＣは、直列に接
続されて電源入力端子３と接地ＧＮＤとの間に介挿され
ている。すなわち、ＰＭＯＳ）ランジスタ１ａのソース
は電源入力端子３に接続され、ＰＭＯＳ）ランジスタ１
ｂのソースはＰＭＯＳ）ランジスタ１ａのドレインに接
続され、ＰＭＯＳトランジスタＩＣのソースはＰＭＯＳ
）ランジスタ１ｂのドレインに接続され、ＰＭＯＳ）ラ
ンジスタＩＣのドレインは接地ＧＮＤに接続されている
。また、ＰＭＯＳトランジスタ１ａのゲートはＰＭＯＳ
）ランジスタ１ｂのソースに接続され、ＰＭＯＳ）ラン
ジスタ１ｂのゲートはＰＭＯＳ）ランジスタＩＣのソー
スに接続され、ＰＭＯＳトランジスタＩＣのゲートは接
地ＧＮＤに接続されている。したがって、これらＰＭＯ
Ｓトランジスタ１ａ〜ＩＣは、それぞれが抵抗として用
いられ、抵抗分圧回路を構成している。電源入力端子３
には、図示しない外部電源から電源電圧Ｅｘｔ、ＶＣＣ
が与えられている。一方、ＰＭＯＳトランジスタ１ｄお
よび１ｅは、直列に接続されて、かつ上記ＰＭＯＳトラ
ンジスタ１ａ〜ＩＣとは並列に、電源入力端子３と接地
ＧＮＤとの間に介挿されている。すなわち、ＰＭＯＳト
ランジスタ１ｄのソースは電源入力端子３に接続され、
ＰＭＯＳ）ランジスタ１ｅのソースはＰＭＯＳトランジ
スタ１ｄのドレインに接続され、ＰＭＯＳ）ランジスタ
１ｅのドレインは接地ＧＮＤに接続されている。
また、ＰＭＯＳトランジスタ１ｄのゲートはＰＭＯＳト
ランジスタ１ｂのドレインおよびＰＭＯＳトランジスタ
ＩＣのソースに接続され、ＰＭＯＳトランジスタ１ｅの
ゲートは接地ＧＮＤに接続されている。
ランジスタ１ｂのドレインおよびＰＭＯＳトランジスタ
ＩＣのソースに接続され、ＰＭＯＳトランジスタ１ｅの
ゲートは接地ＧＮＤに接続されている。
内部電圧補正回路２は、電源電圧Ｅｘｔ、ＶｃＣの変動
によって内部電圧Ｖ１．４アが変動しないように、基準
電圧ＶＩＩ！Ｆに基づいて内部電圧ｖｌＮアを補正する
ための回路であり、電流量切換回路２１と電圧比較回路
２２と出力トランジスタ２３とによって構成されている
。電流量切換回路２１は、半導体集積回路装置のアクテ
ィブモードとスタンバイモードとの切換に応じて、電圧
比較回路２２に供給される電流量を切換えるための回路
であり、電源入力端子３と電圧比較回路２２との間に並
列に介挿された２つのＰＭＯＳ）ランジスタ２１ａおよ
び２１ｂによって構成されている。ＰＭＯＳトランジス
タ２１ａは、そのソースが電源入力端子３に接続され、
そのゲートにクロック信号φが与えられている。ＰＭＯ
Ｓ）ランジスタ２１ｂは、そのソースが電源入力端子３
に接続され、そのゲートが接地ＧＮＤに接続されている
。一方、電圧比較回路２２は、基準電圧発生回路１から
与えられる基準電圧■□、と出力トランジスタ２３が出
力する内部電圧ＶＩＮアとを比較し、その比較結果に応
じて出力トランジスタ２３の導通度を制御するための回
路であり、２つのＰＭＯＳ）ランジスタ２２ａおよび２
２ｂと、２つのＮチャネルＭＯＳトランジスタ（以下、
ＮＭｏ５トランジスタと称す）２２ｃおよび２２ｄとに
よって構成されている。ＰＭＯＳトランジスタ２２ａは
、そのソースがＰＭＯＳトランジスタ２１ａおよび２１
ｂの各ドレインに接続され、そのドレインがＰＭＯＳト
ランジスタ２２ｃのドレインに接続され、そのゲートが
ＰＭＯＳトランジスタ１ｄのドレインおよびＰＭＯＳ）
ランジスタ１ｅのソースに接続されている。ＰＭＯＳト
ランジスタ２２ｂは、そのソースがＰＭＯＳ）ランジス
タ２１ａおよび２１ｂの各ドレインに接続され、そのド
レインがＮＭＯＳトランジスタ２２ｄのドレインに接続
され、そのゲートが出力トランジスタ２３のソースに接
続されている。ＮＭｏ５トランジスタ２２ｃおよび２２
ｄの各ソースは接地ＧＮＤに接続されている。また、Ｎ
ＭＯＳトランジスタ２２ｃおよび２２ｄのゲートは共通
接続されて、ＰＭＯＳトランジスタ２２ｂのドレインに
接続されている。さらに、ＰＭＯＳトランジスタ２２ａ
およびＮＭＯＳトランジスタ２２ｃの各ドレインは出力
トランジスタ２３のゲートに接続されている。出力トラ
ンジスタ２３は、ＰＭＯＳトランジスタからなり、その
ソースは電源入力端子３に接続されている。
によって内部電圧Ｖ１．４アが変動しないように、基準
電圧ＶＩＩ！Ｆに基づいて内部電圧ｖｌＮアを補正する
ための回路であり、電流量切換回路２１と電圧比較回路
２２と出力トランジスタ２３とによって構成されている
。電流量切換回路２１は、半導体集積回路装置のアクテ
ィブモードとスタンバイモードとの切換に応じて、電圧
比較回路２２に供給される電流量を切換えるための回路
であり、電源入力端子３と電圧比較回路２２との間に並
列に介挿された２つのＰＭＯＳ）ランジスタ２１ａおよ
び２１ｂによって構成されている。ＰＭＯＳトランジス
タ２１ａは、そのソースが電源入力端子３に接続され、
そのゲートにクロック信号φが与えられている。ＰＭＯ
Ｓ）ランジスタ２１ｂは、そのソースが電源入力端子３
に接続され、そのゲートが接地ＧＮＤに接続されている
。一方、電圧比較回路２２は、基準電圧発生回路１から
与えられる基準電圧■□、と出力トランジスタ２３が出
力する内部電圧ＶＩＮアとを比較し、その比較結果に応
じて出力トランジスタ２３の導通度を制御するための回
路であり、２つのＰＭＯＳ）ランジスタ２２ａおよび２
２ｂと、２つのＮチャネルＭＯＳトランジスタ（以下、
ＮＭｏ５トランジスタと称す）２２ｃおよび２２ｄとに
よって構成されている。ＰＭＯＳトランジスタ２２ａは
、そのソースがＰＭＯＳトランジスタ２１ａおよび２１
ｂの各ドレインに接続され、そのドレインがＰＭＯＳト
ランジスタ２２ｃのドレインに接続され、そのゲートが
ＰＭＯＳトランジスタ１ｄのドレインおよびＰＭＯＳ）
ランジスタ１ｅのソースに接続されている。ＰＭＯＳト
ランジスタ２２ｂは、そのソースがＰＭＯＳ）ランジス
タ２１ａおよび２１ｂの各ドレインに接続され、そのド
レインがＮＭＯＳトランジスタ２２ｄのドレインに接続
され、そのゲートが出力トランジスタ２３のソースに接
続されている。ＮＭｏ５トランジスタ２２ｃおよび２２
ｄの各ソースは接地ＧＮＤに接続されている。また、Ｎ
ＭＯＳトランジスタ２２ｃおよび２２ｄのゲートは共通
接続されて、ＰＭＯＳトランジスタ２２ｂのドレインに
接続されている。さらに、ＰＭＯＳトランジスタ２２ａ
およびＮＭＯＳトランジスタ２２ｃの各ドレインは出力
トランジスタ２３のゲートに接続されている。出力トラ
ンジスタ２３は、ＰＭＯＳトランジスタからなり、その
ソースは電源入力端子３に接続されている。
次に、第５図に示す従来の内部降圧回路の動作について
説明する。
説明する。
まず、基準電圧発生回路１の動作について説明する。２
ＭＯ３）ランジスタ１ａ〜ＩＣは、それぞれが抵抗接続
されて電源入力端子３と接地ＧＮＤとの間に介挿されて
いるため、ＰＭＯＳトランジスタ１ｂのドレインとＰＭ
ＯＳトランジスタ１Ｃのソースとの接続点Ｐの電位は、
Ｅｘｔ、Ｖｃｃ ２ＸＩＶＴＰｌとなる。なお、ｖＴ
ＰはＰＭＯＳトランジスタのしきい値電圧である。点Ｐ
は、２ＭＯ３）ランジスタ１ｄのゲートにも接続されて
いるため、点Ｐの電位はＰＭＯＳトランジスタ１ｄのゲ
ート電位でもある。したがって、ＰＭＯＳトランジスタ
１ｄのソースとゲートとの電位差は、電源電圧Ｅｘｔ、
Ｖｃｃの変動にかかわらず、常に一定の電位（＝２ｘｌ
Ｖｔｐｌ）となる。そのため、ＰＭＯＳトランジスタ１
ｄに流れる飽和電流Ｉｄも常に一定となるが、この飽和
電流Ｉｄは、電圧比較回路２２に流れ込まないため、そ
の全部がＰＭＯＳトランジスタ１ｅに供給される。した
がって、このＰＭｏＳトランジスタ１ｅに流れる電流Ｉ
ｅも一定となる（Ｉｅ＝Ｉｄ）。ところで、ＰＭＯＳト
ランジスタ１ｅのドレインの電位は、接地電位Ｏｖに固
定されているため、電流Ｉｅが一定ならば、ＰＭＯＳト
ランジスタ１ｅのソースの電位も一定の値（＝Ｖｉｔｒ
）となる。したがって、基準電圧発生回路１は、常に一
定の基準電圧Ｖ＊ｔｐを発生することになる。
ＭＯ３）ランジスタ１ａ〜ＩＣは、それぞれが抵抗接続
されて電源入力端子３と接地ＧＮＤとの間に介挿されて
いるため、ＰＭＯＳトランジスタ１ｂのドレインとＰＭ
ＯＳトランジスタ１Ｃのソースとの接続点Ｐの電位は、
Ｅｘｔ、Ｖｃｃ ２ＸＩＶＴＰｌとなる。なお、ｖＴ
ＰはＰＭＯＳトランジスタのしきい値電圧である。点Ｐ
は、２ＭＯ３）ランジスタ１ｄのゲートにも接続されて
いるため、点Ｐの電位はＰＭＯＳトランジスタ１ｄのゲ
ート電位でもある。したがって、ＰＭＯＳトランジスタ
１ｄのソースとゲートとの電位差は、電源電圧Ｅｘｔ、
Ｖｃｃの変動にかかわらず、常に一定の電位（＝２ｘｌ
Ｖｔｐｌ）となる。そのため、ＰＭＯＳトランジスタ１
ｄに流れる飽和電流Ｉｄも常に一定となるが、この飽和
電流Ｉｄは、電圧比較回路２２に流れ込まないため、そ
の全部がＰＭＯＳトランジスタ１ｅに供給される。した
がって、このＰＭｏＳトランジスタ１ｅに流れる電流Ｉ
ｅも一定となる（Ｉｅ＝Ｉｄ）。ところで、ＰＭＯＳト
ランジスタ１ｅのドレインの電位は、接地電位Ｏｖに固
定されているため、電流Ｉｅが一定ならば、ＰＭＯＳト
ランジスタ１ｅのソースの電位も一定の値（＝Ｖｉｔｒ
）となる。したがって、基準電圧発生回路１は、常に一
定の基準電圧Ｖ＊ｔｐを発生することになる。
次に、内部電圧補正回路２の動作について説明する。第
５図の内部降圧回路が搭載された半導体集積回路装置が
アクティブモードのときは、クロック信号φが“Ｌ”レ
ベルとなっている。したがって、ＰＭＯＳトランジスタ
２１ａはアクティブモードにおいてオン状態にある。一
方、ＰＭＯＳトランジスタ２１ｂは、そのゲートが接地
ＧＮＤに接続されているため、常にオン状態にある。し
たがって、アクティブモードにおいては、ＰＭＯＳトラ
ンジスタ２１ａおよび２１ｂがいずれもオンしており、
大電流が電圧比較回路２２に供給されている。電圧比較
回路２２は、基準電圧ＶＲＥＦと内部電圧Ｖ ＩＮＴと
を比較する。たとえば、電源電圧Ｅｘｔ、Ｖｃｃの上昇
等の原因によって内部電圧ｖ、ＮＴが上昇し、■□ｒ＜
Ｖ＋Ｎアになると、ＰＭＯＳトランジスタ２２ｂの導通
度が低下する。
５図の内部降圧回路が搭載された半導体集積回路装置が
アクティブモードのときは、クロック信号φが“Ｌ”レ
ベルとなっている。したがって、ＰＭＯＳトランジスタ
２１ａはアクティブモードにおいてオン状態にある。一
方、ＰＭＯＳトランジスタ２１ｂは、そのゲートが接地
ＧＮＤに接続されているため、常にオン状態にある。し
たがって、アクティブモードにおいては、ＰＭＯＳトラ
ンジスタ２１ａおよび２１ｂがいずれもオンしており、
大電流が電圧比較回路２２に供給されている。電圧比較
回路２２は、基準電圧ＶＲＥＦと内部電圧Ｖ ＩＮＴと
を比較する。たとえば、電源電圧Ｅｘｔ、Ｖｃｃの上昇
等の原因によって内部電圧ｖ、ＮＴが上昇し、■□ｒ＜
Ｖ＋Ｎアになると、ＰＭＯＳトランジスタ２２ｂの導通
度が低下する。
応じて、ＰＭＯＳトランジスタ２２ｂのドレインの電位
が下がるため、ＮＭＯＳトランジスタ２２Ｃの導通度が
低下する。その結果、ＮＭＯＳトランジスタ２２ｃのド
レインの電位が上昇し、出力トランジスタ２３の導通度
が低下する。したがって、内部電圧ｖ４アが下がり、Ｖ
ＩＮア＝Ｖ□、となる。逆に、内部電圧ＶＩＮアが低下
し、ＶＩＥＦ＞ＶＩＮアとなった場合は、上記と逆の制
御が行なわれ、内部電圧Ｖ ＩＮアは基準電圧■、、に
安定する。
が下がるため、ＮＭＯＳトランジスタ２２Ｃの導通度が
低下する。その結果、ＮＭＯＳトランジスタ２２ｃのド
レインの電位が上昇し、出力トランジスタ２３の導通度
が低下する。したがって、内部電圧ｖ４アが下がり、Ｖ
ＩＮア＝Ｖ□、となる。逆に、内部電圧ＶＩＮアが低下
し、ＶＩＥＦ＞ＶＩＮアとなった場合は、上記と逆の制
御が行なわれ、内部電圧Ｖ ＩＮアは基準電圧■、、に
安定する。
以上のようにして、第５図の内部降圧回路は、電源電圧
Ｅｘｔ、Ｖｃｃに依存しない内部電圧Ｖ、□を発生する
。この内部電圧ｖＩＮアは、半導体集積回路装置の各内
部回路に印加される。
Ｅｘｔ、Ｖｃｃに依存しない内部電圧Ｖ、□を発生する
。この内部電圧ｖＩＮアは、半導体集積回路装置の各内
部回路に印加される。
なお、第５図の内部降圧回路２を搭載した半導体集積回
路装置がスタンバイ状態のときは、クロック信号φが“
Ｈ”レベルになり、ＰＭＯ８）ランジスタ２１ａがオフ
状態にされる。その結果、電流量切換回路２１から電圧
比較回路２２に供給される電流量が低減され、スタンバ
イモードにおける消費電力の低減が図られている。
路装置がスタンバイ状態のときは、クロック信号φが“
Ｈ”レベルになり、ＰＭＯ８）ランジスタ２１ａがオフ
状態にされる。その結果、電流量切換回路２１から電圧
比較回路２２に供給される電流量が低減され、スタンバ
イモードにおける消費電力の低減が図られている。
［発明が解決しようとする課題］
上述したように、第５図に示す従来の内部降圧回路では
、半導体集積回路装置のスタンバイモード時においてＰ
ＭＯＳトランジスタ２１ａをオフ状態とすることにより
、スタンバイモード時での消費電力の低減を図っている
。しかしながら、たとえＰＭＯ８）ランジスタ２１ａを
オフしても、ＰＭＯ８）ランジスタ２１ｂがオンしてい
る結果、このＰＭＯ８ｈランジスタ２１ｂを介してスタ
ンバイモード時に電圧比較回路２２に電流が供給される
。また、第５図に示す従来の内部降圧回路では、スタン
バイモード時においても基準電圧発生回路１に電流が流
れる構成となっている。
、半導体集積回路装置のスタンバイモード時においてＰ
ＭＯＳトランジスタ２１ａをオフ状態とすることにより
、スタンバイモード時での消費電力の低減を図っている
。しかしながら、たとえＰＭＯ８）ランジスタ２１ａを
オフしても、ＰＭＯ８）ランジスタ２１ｂがオンしてい
る結果、このＰＭＯ８ｈランジスタ２１ｂを介してスタ
ンバイモード時に電圧比較回路２２に電流が供給される
。また、第５図に示す従来の内部降圧回路では、スタン
バイモード時においても基準電圧発生回路１に電流が流
れる構成となっている。
したがって、第５図に示す従来の内部降圧回路は、スタ
ンバイモード時の消費電力が依然として大きいという問
題点があった。
ンバイモード時の消費電力が依然として大きいという問
題点があった。
それゆえに、この発明の目的は、スタンバイモード時に
おける消費電力が極めて小さい内部降圧回路を備えた半
導体集積回路装置を提供することである。
おける消費電力が極めて小さい内部降圧回路を備えた半
導体集積回路装置を提供することである。
［課題を解決するための手段］
この発明に係る半導体集積回路装置は、外部電源から与
えられる電源電圧を降圧するための内部降圧手段と、ス
タンバイモードにおいて内部降圧手段を非活性状態にす
るための非活性化手段と、スタンバイモードにおいて外
部電源から与えられる電源電圧を主回路に直接印加する
ための電源電圧印加手段とを備えている。
えられる電源電圧を降圧するための内部降圧手段と、ス
タンバイモードにおいて内部降圧手段を非活性状態にす
るための非活性化手段と、スタンバイモードにおいて外
部電源から与えられる電源電圧を主回路に直接印加する
ための電源電圧印加手段とを備えている。
［作用コ
この発明においては、スタンバイモードにおいて内部降
圧手段が非活性状態にされるため、内部降圧手段に電流
が流れず、消費電力が大幅に低減される。一方で、スタ
ンバイモードにおいて外部電源から与えられる電源電圧
が主回路に直接印加され、主回路における各論理回路の
動作状態が維持される。
圧手段が非活性状態にされるため、内部降圧手段に電流
が流れず、消費電力が大幅に低減される。一方で、スタ
ンバイモードにおいて外部電源から与えられる電源電圧
が主回路に直接印加され、主回路における各論理回路の
動作状態が維持される。
［実施例］
第１図は、この発明の一実施例に係る半導体集積回路装
置の構成を示す概略ブロック図である。
置の構成を示す概略ブロック図である。
図において、半導体基板５の上には、内部降圧回路６と
内部主回路７とタイミングジェネレータ８とが設けられ
ている。内部降圧回路６は、電源入力端子３を介して外
部電源（図示せず）から与えられる電源電圧Ｅｘｔ、Ｖ
ｃｃを降圧して内部電圧ｖ４アを発生する。この内部電
圧ｖ４アは、内部主回路７に与えられる。内部主回路７
は、半導体集積回路装置の種類に応じて様々な回路、た
とえばメモリやゲートアレイロジックやマイクロコンピ
ュータ等を含む。タイミングジェネレータ８には、半導
体基板５に設けられたモード信号入力端子９を介して外
部チップセレクト信号Ｅｘ ｔ。
内部主回路７とタイミングジェネレータ８とが設けられ
ている。内部降圧回路６は、電源入力端子３を介して外
部電源（図示せず）から与えられる電源電圧Ｅｘｔ、Ｖ
ｃｃを降圧して内部電圧ｖ４アを発生する。この内部電
圧ｖ４アは、内部主回路７に与えられる。内部主回路７
は、半導体集積回路装置の種類に応じて様々な回路、た
とえばメモリやゲートアレイロジックやマイクロコンピ
ュータ等を含む。タイミングジェネレータ８には、半導
体基板５に設けられたモード信号入力端子９を介して外
部チップセレクト信号Ｅｘ ｔ。
Ｃ８が与えられる。この外部チップセレクト信号Ｅｘｔ
、て１は、半導体集積回路装置の動作モードを、アクテ
ィブモードとスタンバイモードとに切換えるための信号
である。タイミングジェネレータ８は、与えられた外部
チップセレクト信号Ｅｘｔ、で丁に基づいて、各種のタ
イミング信号Ｃ８，で丁を発生する。これらのタイミン
グ信号は、内部降圧回路６および内部主回路７に与えら
れる。
、て１は、半導体集積回路装置の動作モードを、アクテ
ィブモードとスタンバイモードとに切換えるための信号
である。タイミングジェネレータ８は、与えられた外部
チップセレクト信号Ｅｘｔ、で丁に基づいて、各種のタ
イミング信号Ｃ８，で丁を発生する。これらのタイミン
グ信号は、内部降圧回路６および内部主回路７に与えら
れる。
第２図は、第１図に示す内部降圧回路６の一例を示す回
路図である。この第２図に示す内部降圧回路は、第５図
に示す従来の内部降圧回路と同様に、基準電圧発生回路
１および内部電圧補正回路２を含む。さらに、第２図の
内部降圧回路は、スタンバイモードにおいて基準電圧発
生回路１および内部電圧補正回路２を非活性状態にする
ためのＮＭＯＳトランジスタ６１と、スタンバイモード
において電源電圧Ｅｘｔ、Ｖｃｃを内部主回路７に直接
印加するためのＰＭＯＳトランジスタ６２とを含む。Ｎ
ＭＯ８）ランジスタロ１は、そのドレインがＰＭＯ８）
ランジスタ１ｃおよび１ｅの各ドレインおよびＮＭＯＳ
トランジスタ２２ｃおよび２２ｄの各ソースに接続され
、そのソースが接地ＧＮＤに接続されている。また、Ｎ
ＭＯＳトランジスタ６１のゲートには、タイミングジェ
ネレータ８からタイミング信号Ｃ８が与えられている。
路図である。この第２図に示す内部降圧回路は、第５図
に示す従来の内部降圧回路と同様に、基準電圧発生回路
１および内部電圧補正回路２を含む。さらに、第２図の
内部降圧回路は、スタンバイモードにおいて基準電圧発
生回路１および内部電圧補正回路２を非活性状態にする
ためのＮＭＯＳトランジスタ６１と、スタンバイモード
において電源電圧Ｅｘｔ、Ｖｃｃを内部主回路７に直接
印加するためのＰＭＯＳトランジスタ６２とを含む。Ｎ
ＭＯ８）ランジスタロ１は、そのドレインがＰＭＯ８）
ランジスタ１ｃおよび１ｅの各ドレインおよびＮＭＯＳ
トランジスタ２２ｃおよび２２ｄの各ソースに接続され
、そのソースが接地ＧＮＤに接続されている。また、Ｎ
ＭＯＳトランジスタ６１のゲートには、タイミングジェ
ネレータ８からタイミング信号Ｃ８が与えられている。
ＰＭＯ８）ランジスタロ２は、そのソースが電源入力端
子３に接続され、そのドレインが出力トランジスタ２３
のドレインに接続されている。
子３に接続され、そのドレインが出力トランジスタ２３
のドレインに接続されている。
ＰＭＯＳトランジスタ６２のゲートには、タイミングジ
ェネレータ８からタイミング信号Ｃ８が与えられている
。その他の構成は、第５図に示す従来の内部降圧回路と
同様であり、相当する部分には同一の参照番号を付し、
その説明を省略する。
ェネレータ８からタイミング信号Ｃ８が与えられている
。その他の構成は、第５図に示す従来の内部降圧回路と
同様であり、相当する部分には同一の参照番号を付し、
その説明を省略する。
次に、第２図に示す内部降圧回路の動作について説明す
る。まず、アクティブモードにおいては、タイミング信
号Ｃ８がＨ”レベルになっている。
る。まず、アクティブモードにおいては、タイミング信
号Ｃ８がＨ”レベルになっている。
そのため、ＮＭＯＳトランジスタ６１はオンしており、
ＰＭＯＳトランジスタ６２はオフしている。
ＰＭＯＳトランジスタ６２はオフしている。
したがって、基準電圧発生回路１および内部電圧補正回
路２と接地ＧＮＤとの間で電流経路が形成され、基準電
圧発生回路１および内部電圧補正回路２はいずれも活性
状態にされている。このとき、基準電圧発生回路１およ
び内部電圧補正回路２は、アクティブモード時における
第５図の基準電圧発生回路１および内部電圧補正回路２
と全く同様の動作を行なう。すなわち、基準電圧発生回
路１は電源電圧Ｅｘｔ、Ｖｃｃを降圧して基準電圧Ｖ＋
１Ｆを発生し、内部電圧補正回路２は基準電圧ＶＢｒに
基づいて内部電圧Ｖ ＩＮＴの変動を補正する。
路２と接地ＧＮＤとの間で電流経路が形成され、基準電
圧発生回路１および内部電圧補正回路２はいずれも活性
状態にされている。このとき、基準電圧発生回路１およ
び内部電圧補正回路２は、アクティブモード時における
第５図の基準電圧発生回路１および内部電圧補正回路２
と全く同様の動作を行なう。すなわち、基準電圧発生回
路１は電源電圧Ｅｘｔ、Ｖｃｃを降圧して基準電圧Ｖ＋
１Ｆを発生し、内部電圧補正回路２は基準電圧ＶＢｒに
基づいて内部電圧Ｖ ＩＮＴの変動を補正する。
一方、スタンバイモード時においては、タイミング信号
Ｃ８が“Ｌ”レベルとなる。そのため、ＮＭＯＳトラン
ジスタ６１がオフ状態となり、ＰＭＯＳトランジスタ６
２がオン状態となる。ＮＭＯＳトランジスタ６１がオフ
状態となることにより、基準電圧発生回路１および内部
電圧補正回路２と接地ＧＮＤとの間の電流経路が遮断さ
れ、基準電圧発生回路１および内部電圧補正回路２はい
ずれも非活性状態となる。すなわち、このとき基準電圧
発生回路１および内部電圧補正回路２には電流が流れず
、スタンバイモード時での電力消費が大幅に軽減される
。一方、ＰＭＯＳトランジスタ６２がオンしているため
、電源電圧Ｅｘｔ、ＶｃｃがこのＰＭＯＳ）ランジスタ
ロ２を介して内部主回路７に直接印加される。これによ
って、内部主回路７における各論理回路の動作状態（た
とえばメモリにおける記憶データ等）が保持される。
Ｃ８が“Ｌ”レベルとなる。そのため、ＮＭＯＳトラン
ジスタ６１がオフ状態となり、ＰＭＯＳトランジスタ６
２がオン状態となる。ＮＭＯＳトランジスタ６１がオフ
状態となることにより、基準電圧発生回路１および内部
電圧補正回路２と接地ＧＮＤとの間の電流経路が遮断さ
れ、基準電圧発生回路１および内部電圧補正回路２はい
ずれも非活性状態となる。すなわち、このとき基準電圧
発生回路１および内部電圧補正回路２には電流が流れず
、スタンバイモード時での電力消費が大幅に軽減される
。一方、ＰＭＯＳトランジスタ６２がオンしているため
、電源電圧Ｅｘｔ、ＶｃｃがこのＰＭＯＳ）ランジスタ
ロ２を介して内部主回路７に直接印加される。これによ
って、内部主回路７における各論理回路の動作状態（た
とえばメモリにおける記憶データ等）が保持される。
なお、スタンバイモード時においては、内部主回路７に
おけるほとんどすべてのトランジスタに電流が流れない
（特にＳＲＡＭにおいてはほとんど電流が流れない）の
で、各トランジスタでホットエレクトロンが発生しにく
い状況にある。したがって、スタンバイモード時におい
て、電源電圧Ｅｘｔ、Ｖｃｃを内部主回路７に直接印加
しても何ら問題が生じない。回路構成も、内部主回路７
に直接電源電圧Ｅｘｔ、Ｖｃｃを印加する方が容易であ
る。また、スタンバイモード時には電流がほとんど流れ
ないので、ＰＭＯＳトランジスタ６２のサイズは小さく
てよい。
おけるほとんどすべてのトランジスタに電流が流れない
（特にＳＲＡＭにおいてはほとんど電流が流れない）の
で、各トランジスタでホットエレクトロンが発生しにく
い状況にある。したがって、スタンバイモード時におい
て、電源電圧Ｅｘｔ、Ｖｃｃを内部主回路７に直接印加
しても何ら問題が生じない。回路構成も、内部主回路７
に直接電源電圧Ｅｘｔ、Ｖｃｃを印加する方が容易であ
る。また、スタンバイモード時には電流がほとんど流れ
ないので、ＰＭＯＳトランジスタ６２のサイズは小さく
てよい。
第３図は、第１図に示す内部降圧回路６の他の例を示す
回路図である。第２図に示す内部降圧回路では、非活性
化手段としてのＮＭＯ８）ランジスタロ１が基準電圧発
生回路１および内部電圧補正回路２と接地ＧＮＤとの間
に介挿されていたが、第３図に示す内部降圧回路では、
非活性化手段としてのＰＭＯＳ）ランジスタロ３が電源
入力端子３と基準電圧発生回路１および内部補正回路２
との間に介挿されている。すなわち、ＰＭＯＳ）ランジ
スタロ３は、そのソースが電源入力端子３に接続され、
そのドレインがＰＭＯＳ）ランジスタ１ ａ、 １
ｄ、 ２１ ａ、 ２１ ｂおよび２３の各ソース
に接続されている。また、ＰＭＯＳトランジスタ６３の
ゲートには、タイミングジェネレータ８からタイミング
信号Ｃ８の反転信号で１が与えられる。その他の構成は
、第２図に示す内部降圧回路同様であり、相当する部分
には同一の参照番号を付し、その説明を省略する。
回路図である。第２図に示す内部降圧回路では、非活性
化手段としてのＮＭＯ８）ランジスタロ１が基準電圧発
生回路１および内部電圧補正回路２と接地ＧＮＤとの間
に介挿されていたが、第３図に示す内部降圧回路では、
非活性化手段としてのＰＭＯＳ）ランジスタロ３が電源
入力端子３と基準電圧発生回路１および内部補正回路２
との間に介挿されている。すなわち、ＰＭＯＳ）ランジ
スタロ３は、そのソースが電源入力端子３に接続され、
そのドレインがＰＭＯＳ）ランジスタ１ ａ、 １
ｄ、 ２１ ａ、 ２１ ｂおよび２３の各ソース
に接続されている。また、ＰＭＯＳトランジスタ６３の
ゲートには、タイミングジェネレータ８からタイミング
信号Ｃ８の反転信号で１が与えられる。その他の構成は
、第２図に示す内部降圧回路同様であり、相当する部分
には同一の参照番号を付し、その説明を省略する。
次に、第３図に示す内部降圧回路の動作について説明す
る。アクティブモード時にはタイミング信号Ｃ８が“Ｈ
”レベル、タイミング信号で百が″Ｌ″レベルとなる。
る。アクティブモード時にはタイミング信号Ｃ８が“Ｈ
”レベル、タイミング信号で百が″Ｌ″レベルとなる。
そのため、ＰＭｏｓトランジスタ６２がオフ状態となり
、ＰＭＯＳトランジスタ６３がオン状態となる。したが
って、基準電圧発生回路１および内部電圧補正回路２が
活性化される。一方、スタンバイモード時には、タイミ
ング信号Ｃ８が“Ｌ”レベル、タイミング信号でＳが“
Ｈ”レベルとなる。そのため、ＰＭｏｓトランジスタ６
２がオン状態となり、ＰＭＯＳ）ランジスタロ３がオフ
状態となる。したがって、基準電圧発生回路１および内
部電圧補正回路２が非活性状態となり、これらの基準電
圧発生回路１および内部電圧補正回路２に電流は流れな
い。また、ＰＭＯＳ）ランジスタロ２を介して電源入力
端子３から電源電圧Ｅｘ、ｔ、Ｖｃｃが内部主回路７に
直接印加される。
、ＰＭＯＳトランジスタ６３がオン状態となる。したが
って、基準電圧発生回路１および内部電圧補正回路２が
活性化される。一方、スタンバイモード時には、タイミ
ング信号Ｃ８が“Ｌ”レベル、タイミング信号でＳが“
Ｈ”レベルとなる。そのため、ＰＭｏｓトランジスタ６
２がオン状態となり、ＰＭＯＳ）ランジスタロ３がオフ
状態となる。したがって、基準電圧発生回路１および内
部電圧補正回路２が非活性状態となり、これらの基準電
圧発生回路１および内部電圧補正回路２に電流は流れな
い。また、ＰＭＯＳ）ランジスタロ２を介して電源入力
端子３から電源電圧Ｅｘ、ｔ、Ｖｃｃが内部主回路７に
直接印加される。
第４図は、第１図に示す内部降圧回路６のさらに他の例
を示す回路図である。第２図および第３図に示す内部降
圧回路では、スタンバイモード時にＰＭＯＳトランジス
タ６２を介して内部主回路７に電源電圧Ｅｘｔ、Ｖｃｃ
を印加するようにしていたが、第４図に示す内部降圧回
路では、スタンバイモード時に出力トランジスタ２３を
介して内部主回路７に電源電圧Ｅｘｔ、Ｖｃｃを直接印
加するようにしている。そのため、出力トランジスタ２
３のソースは直接電源入力端子３に接続されている。ま
た、出力トランジスタ２３のゲートと接地ＧＮＤとの間
には、ＮＭｏ５トランジスタ６４が介挿されている。こ
のＮＭＯ８）ランジスタロ４のゲートには、タイミング
ジェネレータ８からタイミング信号Ｃ８が与えられる。
を示す回路図である。第２図および第３図に示す内部降
圧回路では、スタンバイモード時にＰＭＯＳトランジス
タ６２を介して内部主回路７に電源電圧Ｅｘｔ、Ｖｃｃ
を印加するようにしていたが、第４図に示す内部降圧回
路では、スタンバイモード時に出力トランジスタ２３を
介して内部主回路７に電源電圧Ｅｘｔ、Ｖｃｃを直接印
加するようにしている。そのため、出力トランジスタ２
３のソースは直接電源入力端子３に接続されている。ま
た、出力トランジスタ２３のゲートと接地ＧＮＤとの間
には、ＮＭｏ５トランジスタ６４が介挿されている。こ
のＮＭＯ８）ランジスタロ４のゲートには、タイミング
ジェネレータ８からタイミング信号Ｃ８が与えられる。
タイミング信号Ｃ８は、スタンバイモード時に“Ｈ″レ
ベルなるので、ＰＭＯＳトランジスタ６３がオフ状態と
なり、ＮＭｏ５トランジスタ６４がオン状態となる。そ
の結果、基準電圧発生回路１および内部補正回路２への
電流供給経路が遮断され、基準電圧発生回路１および内
部電圧補正回路２は非活性状態となる。また、出力トラ
ンジスタ２３のゲート電位が接地電位となるため、この
出力トランジスタ２３が完全導通状態となる。したがっ
て、出力トランジスタ２３を介して電源電圧Ｅｘｔ。
ベルなるので、ＰＭＯＳトランジスタ６３がオフ状態と
なり、ＮＭｏ５トランジスタ６４がオン状態となる。そ
の結果、基準電圧発生回路１および内部補正回路２への
電流供給経路が遮断され、基準電圧発生回路１および内
部電圧補正回路２は非活性状態となる。また、出力トラ
ンジスタ２３のゲート電位が接地電位となるため、この
出力トランジスタ２３が完全導通状態となる。したがっ
て、出力トランジスタ２３を介して電源電圧Ｅｘｔ。
Ｖｃｃが内部主回路７に直接印加される。
［発明の効果］
以上のように、この発明によれば、スタンバイモード時
には、内部降圧手段を非活性状態にするとともに、電源
電圧を主回路に直接印加するようにしたので、スタンバ
イモード時における消費電力を極めて小さくできるとと
もに、主回路における各論理回路の動作状態を維持する
ことができる。
には、内部降圧手段を非活性状態にするとともに、電源
電圧を主回路に直接印加するようにしたので、スタンバ
イモード時における消費電力を極めて小さくできるとと
もに、主回路における各論理回路の動作状態を維持する
ことができる。
第１図は、この発明の一実施例の構成を示す概略ブロッ
ク図である。 第２図は、第１図に示す内部降圧回路の一例を示す回路
図である。 第３図は、第１図に示す内部降圧回路の他の例を示す回
路図である。 第４図は、第１図に示す内部降圧回路のさらに他の例を
示す回路図である。 第５図は、従来の内部降圧回路の構成を示す回路図であ
る。 図において、１は基準電圧発生回路、２は内部電圧補正
回路、３は電源入力端子、５は半導体基板、６は内部降
圧回路、７は内部主回路、８はタイミングジェネレータ
、９はモード信号入力端子、２１は電流量切換回路、２
２は電圧比較回路、２３は出力トランジスタ、６１は非
活性化手段としてのＮＭＯＳトランジスタ、６３は非活
性化手段としてのＰＭＯＳ）ランジスタ、６２は電源電
圧印加手段としてのＰＭＯＳ）ランジスタ、６４はＮＭ
Ｏ８）ランジスタを示す。
ク図である。 第２図は、第１図に示す内部降圧回路の一例を示す回路
図である。 第３図は、第１図に示す内部降圧回路の他の例を示す回
路図である。 第４図は、第１図に示す内部降圧回路のさらに他の例を
示す回路図である。 第５図は、従来の内部降圧回路の構成を示す回路図であ
る。 図において、１は基準電圧発生回路、２は内部電圧補正
回路、３は電源入力端子、５は半導体基板、６は内部降
圧回路、７は内部主回路、８はタイミングジェネレータ
、９はモード信号入力端子、２１は電流量切換回路、２
２は電圧比較回路、２３は出力トランジスタ、６１は非
活性化手段としてのＮＭＯＳトランジスタ、６３は非活
性化手段としてのＰＭＯＳ）ランジスタ、６２は電源電
圧印加手段としてのＰＭＯＳ）ランジスタ、６４はＮＭ
Ｏ８）ランジスタを示す。
Claims (1)
- 【特許請求の範囲】 外部電源から与えられる電源電圧が降圧されて内部の主
回路に与えられ、かつアクティブモードとスタンバイモ
ードとを有する半導体集積回路装置であって、 前記外部電源から与えられる電源電圧を降圧するための
内部降圧手段、 前記スタンバイモードにおいて、前記内部降圧手段を非
活性状態にするための非活性化手段、および 前記スタンバイモードにおいて前記外部電源から与えら
れる電源電圧を前記主回路に直接印加するための電源電
圧印加手段を備える、半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157902A JPH0447591A (ja) | 1990-06-14 | 1990-06-14 | 半導体集積回路装置 |
| US07/706,925 US5189316A (en) | 1990-06-14 | 1991-05-31 | Stepdown voltage generator having active mode and standby mode |
| EP19910304973 EP0461788A3 (en) | 1990-06-14 | 1991-05-31 | Semiconductor integrated circuit device |
| KR1019910009729A KR0133942B1 (ko) | 1990-06-14 | 1991-06-13 | 반도체 집적 회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157902A JPH0447591A (ja) | 1990-06-14 | 1990-06-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447591A true JPH0447591A (ja) | 1992-02-17 |
Family
ID=15659931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157902A Pending JPH0447591A (ja) | 1990-06-14 | 1990-06-14 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5189316A (ja) |
| EP (1) | EP0461788A3 (ja) |
| JP (1) | JPH0447591A (ja) |
| KR (1) | KR0133942B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
Families Citing this family (40)
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|---|---|---|---|---|
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| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| JP2838344B2 (ja) * | 1992-10-28 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| US5315167A (en) * | 1992-04-09 | 1994-05-24 | International Business Machines Corporation | Voltage burn-in scheme for BICMOS circuits |
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