KR20070044697A - 비트라인 센스앰프 - Google Patents

비트라인 센스앰프 Download PDF

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Abstract

본 발명은 비트라인 센스앰프에 관한 것으로, 특히, USD 테스트 모드로 구동 시, 효율적으로 메모리 셀의 결함을 스크린할 수 있는 비트라인 센스앰프에 관한 것이다. 이 회로는, 센스앰프 인에이블 신호에 의해 인에이블되며, 비트라인 쌍에 인가되는 신호 차이를 증폭하는 센스앰프; 상기 센스앰프가 디스에이블일 때 비트라인 프리차지 전압으로 상기 비트라인 쌍을 프리차지하는 프리차지부; 상기 센스앰프가 디스에이블일 때 등화 신호에 의해 인에이블되어 상기 비트라인 쌍의 전압레벨을 같게 하는 등화부; 및 비트라인 분리 신호에 응답하여 센스앰프를 이웃한 셀 블럭과 선택적으로 연결하는 연결부;를 포함하는 비트라인 센스앰프에 있어서, 상기 등화부는, 상기 비트라인과 비트라인바 사이에 직렬로 연결되며 상기 등화 신호를 수신하는 공통 게이트 단자를 갖는 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.

Description

비트라인 센스앰프{BIT LINE SENSING AMPLIFIER}
도 1은 종래 기술에 따른 비트라인 센스앰프의 부분 회로도.
도 2는 본 발명의 일 실시 예에 따른 비트라인 센스앰프의 부분 회로도.
도 3은 본 발명의 다른 실시 예에 따른 비트라인 센스앰프의 부분 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 센스앰프 220 : 프리차지부
230A,230B : 등화부 240A,240B : 연결부
250 : 출력부
본 발명은 비트라인 센스앰프에 관한 것으로, 특히, USD 테스트 모드로 구동 시, 효율적으로 셀의 결함을 스크린할 수 있는 비트라인 센스앰프에 관한 것이다.
일반적으로, 반도체 소자는 제조하여 출하하는 경우, 그 신뢰성을 확보하기 위하여 반도체 소자의 잠재적인 불량을 드러내거나 결함 메모리 셀을 제거하는 테스트를 수행한다. 이러한 테스트 방법으로서, 반도체 소자는 전압을 실제 사용 전 압보다 높게 하여 동작함으로써, 실제 사용 조건에서의 초기 고장 기간 이상의 스트레스를 단시간에 받게 한다. 이후, 테스트를 거친 반도체 소자 중 초기 동작 불량을 일으킬 염려가 있는 메모리 셀은 출하 전에 미리 선별된다. 이러한 전기적 테스트에 의하여, 초기 불량 동작을 일으킬 염려가 있는 반도체 소자는 효율적으로 제거됨으로써, 제품의 신뢰성을 높일 수 있다.
위와 같은 번인 테스트는 테스트 방법에 따라 웨이퍼 번인(Wafer Burn-in) 테스트와 패키지 번인(Package Burn-in) 테스트로 나누어진다.
웨이퍼 번인 테스트는 웨이퍼 상태의 칩에 고전압을 인가하여 불량부분을 초기에 제거하는 것이고, 패키지 번인 테스트는 패키지 상태의 칩에 고전압을 인가하여 불량부분을 초기에 제거하는 것을 말한다. 이와 같은 테스트로 제거된 부분은 현재의 메모리 장치에서 필수적으로 탑재되고 있는 리던던시(redundancy) 장치를 이용하여 대체하게 된다. 현재 대부분의 반도체 메모리는 전술한 바와 같은 패키지 상태에서 번인 테스트를 수 시간 이상 진행하고 있다. 이러한 테스트는 완성된 메모리 장치의 수명을 제작자가 사용자에게 보장하는 것으로서, 반도체 메모리 장치의 신뢰성을 나타내기 위해서 필수적으로 실행되고 있다.
도 1은 종래 기술에 따른 비트라인 센스앰프의 부분 회로도이다.
도시된 바와 같이, 종래 기술에 따른 비트라인 센스앰프는 센스앰프 인에이블 신호(RTO,SB)에 의해 인에이블되며, 비트라인 쌍(BL,/BL)에 인가되는 신호 차이를 증폭하는 센스앰프(110); 센스앰프(110)가 디스에이블일 때 비트라인 프리차지 전압(VBLP)으로 비트라인 쌍(BL,/BL)을 프리차지하는 프리차지부(120); 등화 신호 (BLEQ)에 의해 인에이블되어 한 쌍의 비트라인(BL,/BL)의 전압레벨을 같게 하는 등화부(130A,130B); 비트라인 분리 신호(BISH)에 응답하여 센스앰프(110)를 이웃한 셀 블럭(도시하지 않음)과 선택적으로 연결하는 연결부(140A,140B); 및 컬럼 어드레스 신호(CY)에 의해 선택된 데이터 신호를 센스앰프(110)를 통하여 증폭한 후 증폭된 데이터 신호를 한 쌍의 세그먼트 입/출력 라인(SIO,SIOB)으로 출력하는 데이터 출력부(150);를 포함한다.
여기서, 등화부(130A)는 연결부(140A)와 비트라인 센스앰프의 일측에 연결된 셀 블럭 사이에 위치하며, 등화부(130B)는 연결부(140B)와 비트라인 센스앰프의 타측에 연결된 셀 블럭 사이에 위치한다.
이와 같은 구성으로 이루어진 비트라인 센스앰프는 USD(Unlimited Sensing Delay) 테스트 모드로 구동 시, 아래와 같은 동작을 한다.
종래 기술에 따른 비트라인 센스앰프는 워드 라인이 하이 레벨로 인에이블된 후, 전하 공유(charge sharing)에 의하여 한 쌍의 비트라인(BL,/BL)에 미세한 전압 차이가 실린다.
이와 동시에, 종래 기술에 따른 비트라인 센스앰프는 비트라인 분리 신호(BISH ,BISL)를 인에이블시켜, 이웃한 셀 블럭과 센스앰프(110)의 연결을 차단시킨다.
그런 다음, 종래 기술에 따른 비트라인 센스앰프는 메모리 셀에 저장된 전하가 비트라인에 전달되어 전하 공유가 발생하며, 이러한 전하 공유에 의해 발생한 비트라인 간에 미세한 전압 차이가 일정하게 유지되는지를 테스트한다.
다시 말해, 종래 기술에 따른 비트라인 센스앰프는 센스앰프(110)의 센싱 동작을 오랜 시간 동안 딜레이시키고, 이 딜레이되는 시간 동안 메모리 셀의 결함으로 인하여 워드라인과 비트라인 간에 마이크로 브리지(micro bridge) 등이 발생하는지를 테스트한다.
하지만, 종래 기술에 따른 비트라인 센스앰프는 USD 테스트 동작 시, 센스앰프의 센싱 딜레이로 인하여 등화부(130A,130B)의 NMOS 트랜지스터(141A,142A,141B,142B)에 누설 전류(leakage current)가 발생할 수 있다. 여기서, 누설 전류란, MOSFET 구조에서 생기는 기생 바이폴라 트랜지스터로 인하여, MOS 트랜지스터가 턴 오프되어도 전류가 흐르는 현상을 의미한다.
즉, 종래 기술에 따른 비트라인 센스앰프는 USD 테스트 동작을 위해, 비트라인 분리 신호(BISH,BISL)에 의해 연결부(140A,140B)를 모두 디스에이블 상태로 둔다. 이때, 비트라인 쌍(BL,/BL)에는 전하 공유에 의해 전압 차이가 발생하여 오랜 시간 유지되고, 이러한 오랜 시간 동안 비트라인 쌍(BL,/BL)에 실린 전압에 의해, 등화부(130A,130B)의 NMOS 트랜지스터(131A,131B)에는 누설 전류가 발생할 수 있다.
이에 따라, 종래 기술에 따른 비트라인 센스앰프는 이러한 누설 전류로 인하여 비트라인(BL)과 비트라인 바(/BL) 간에 전하 이동이 발생한다. 이로 인해, 종래 기술에 따른 비트라인 센스앰프는 비트라인(BL)과 비트라인 바(/BL) 간의 전압 차이가 감소하고, 이에 따라, 센싱 마진(sensing margin)이 감소하여 비트라인 쌍(BL,/BL)에 연결된 메모리 셀에 컬럼 페일(column fail)이 초래된다.
따라서, 종래 기술에 따른 비트라인 센스앰프는 효율적으로 메모리 셀의 결함(defect)을 스크린(screen)할 수 없으며, 이에 따라, 패키지 수율 손실(package yield loss)을 유발하는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 USD 테스트 동작 시, 효율적으로 메모리 셀의 결함을 스크린할 수 있는 비트라인 센스앰프를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 비트라인 센스앰프가 제공되며: 이 회로는, 센스앰프 인에이블 신호에 의해 인에이블되며, 비트라인 쌍에 인가되는 신호 차이를 증폭하는 센스앰프; 상기 센스앰프가 디스에이블일 때 비트라인 프리차지 전압으로 상기 비트라인 쌍을 프리차지하는 프리차지부; 상기 센스앰프가 디스에이블일 때 등화 신호에 의해 인에이블되어 상기 비트라인 쌍의 전압레벨을 같게 하는 등화부; 및 비트라인 분리 신호에 응답하여 센스앰프를 이웃한 셀 블럭과 선택적으로 연결하는 연결부;를 포함하는 비트라인 센스앰프에 있어서, 상기 등화부는, 상기 비트라인과 비트라인바 사이에 직렬로 연결되며 상기 등화 신호를 수신하는 공통 게이트 단자를 갖는 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
상기 구성에서, 상기 등화부는 연결부와 상기 셀 블럭 사이에 위치하는 것을 특징으로 한다.
상기 구성에서, 상기 다수의 NMOS 트랜지스터는 두 개의 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상술하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 비트라인 센스앰프의 부분 회로도이다.
도시된 바와 같이, 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 센스앰프 인에이블 신호(RTO,SB)에 의해 인에이블되며, 비트라인 쌍(BL,/BL)에 인가되는 신호 차이를 증폭하는 센스앰프(210); 센스앰프(210)가 디스에이블일 때 비트라인 프리차지 전압(VBLP)으로 비트라인 쌍(BL,/BL)을 프리차지하는 프리차지부(220); 등화 신호(BLEQ)에 의해 인에이블되어 한 쌍의 비트라인(BL,/BL)의 전압레벨을 같게 하는 등화부(230A,230B); 비트라인 분리 신호(BISH,BISL)에 응답하여 센스앰프(210)를 이웃한 셀 블럭(도시하지 않음)과 선택적으로 연결하는 연결부(240A,240B); 및 컬럼 어드레스 신호(CY)에 의해 선택된 데이터 신호를 센스앰프(210)를 통하여 증폭한 후 증폭된 데이터 신호를 한 쌍의 세그먼트 입출력 라인(SIO,SIOB)으로 출력하는 데이터 출력부(250);를 포함한다.
여기서, 등화부(230A)는 연결부(240A)와 비트라인 센스앰프의 일측에 연결된 셀 블럭 사이에 위치하며, 등화부(230B)는 연결부(240B)와 비트라인 센스앰프의 타측에 연결된 셀 블럭 사이에 위치한다.
또한, 등화부(230A,230B)는 각각 비트라인(BL)과 비트라인바(/BL) 사이에 연 결된 두 개의 NMOS 트랜지스터(231A,232A,231B,232B)로 구성되며, 네 개의 NMOS 트랜지스터(231A,232A,231B,232B)의 공통 게이트 단자를 통하여 등화 신호(BLEQ)를 수신한다.
이와 같은 구성으로 이루어진 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 USD 테스트 모드로 구동 시, 등화부(230A,230B)에서 발생하는 누설 전류의 양이 줄어드는데, 이를 도 2를 참조하여 상세히 살펴보면 아래와 같다.
본 발명의 일 실시 예에 따른 비트라인 센스앰프는 USD 테스트 동작 시, 워드 라인이 인에이블된 후, 전하 공유에 의하여 한 쌍의 비트 라인(BL,/BL)에 미세한 전압 차이가 실린다. 이때, 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 프리차지부(220)와 등화부(230A,230B)를 모두 디스에이블시킨다.
이와 동시에, 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 USD 테스트 동작을 위해 비트라인 분리 신호(BISH,BISL)를 로우 레벨로 인가하여, 이웃한 셀 블럭과 센스앰프(210)의 연결을 차단시킨다. 이는, USD 테스트 동작 시, 센스앰프(210)의 영향을 받지 않게 하기 위함이다. 다시 말해, 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 연결부(240A,240B)를 모두 디스에이블시킨 후, 메모리 셀의 결함을 테스트한다.
이때, 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 오랜 시간 동안 전하 공유 상태를 유지하더라도, 등화부(230A,230B)의 NMOS 트랜지스터(231A,232A,231B, 232B)를 통하여 비트라인 간(BL,/BL)에 흐르는 누설 전류는 종래보다 많이 줄어든다.
이를 상세히 살펴보면, 등화부(예컨데 230A)의 NMOS 트랜지스터(231A,232A)는 비트라인(BL)과 비트라인 바(/BL) 사이에 직렬로 연결되므로, 각 NMOS 트랜지스터(231A,232A)의 문턱 전압에 의해, 비트라인(BL)과 비트라인 바(/BL) 사이에 흐르는 누설 전류는 감소된다.
다시 말해, 등화부(예컨데 230A)의 NMOS 트랜지스터(예컨데 231A)에 누설 전류가 발생하는 경우, 이러한 누설 전류는 또 하나의 NMOS 트랜지스터(232A)를 거쳐 비트라인(BL)에서 비트라인 바(/BL), 또는 비트라인 바(/BL)에서 비트라인(BL)으로 흐르게 된다. 이에 따라, 등화부(예컨데 230A)의 NMOS 트랜지스터(231A,232A)에서 발생한 누설 전류는 두 개의 NMOS 트랜지스터(231A,232A)가 직렬로 연결되어 있으므로, 그 양이 감소하여 비트라인(BL) 또는 비트라인 바(/BL)로 흐르게 된다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 USD 테스트 모드로 구동 시, 두 개의 NMOS 트랜지스터(예컨데 231A,232A)에 의해 등화부(230A)에서 발생한 누설 전류가 줄어들고, 이에 따라, 비트라인 쌍(BL,/BL) 사이에 흐르는 누설 전류가 줄어든다.
이로 인해, 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 센싱 마진이 감소하여 비트라인 쌍(BL,/BL)에 연결된 메모리 셀에 컬럼 페일이 초래되는 것을 방지하는 효과가 있다. 그러므로, 본 발명의 일 실시 예에 따른 비트라인 센스앰프는 효율적으로 메모리 셀의 결함을 스크린할 수 있으며, 이에 따라, 패키지 수율 측면에서 유리한 이점이 있다.
도 3은 본 발명의 다른 실시 예에 따른 비트라인 센스앰프의 부분 회로도이 다.
도시된 바와 같이, 본 발명의 다른 실시 예에 따른 비트라인 센스앰프는 등화부(330A,330B)가 다수의 NMOS 트랜지스터(331)로 구성되고, 나머지 부분(310,320,340A, 340B,350)은 도 2의 등화부(230A,230B)를 제외한 부분(210,220,240A,240B,250)과 동일한 구성 및 동작을 가진다.
이와 같은 본 발명의 다른 실시 예에 따른 비트라인 센스앰프는 비트라인(BL)과 비트라인 바(/BL) 사이에 직렬로 연결된 다수의 NMOS 트랜지스터(예컨데 331A)를 구비함으로써, USD 테스트 모드로 구동 시에 비트라인(BL)에서 비트라인 바(/BL), 또는 비트라인 바(/BL)에서 비트라인(BL)으로 흐르는 누설 전류의 양을 더욱 효과적으로 줄일 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 비트라인 센스앰프에서, USD 테스트 모드로 구동 시, 두 개의 NMOS 트랜지스터를 구비한 등화부를 통하여 비트라인 간에 흐르는 누설 전류의 양을 줄임으로써, 효율적으로 셀의 결함을 스크린할 수 있는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (3)

  1. 센스앰프 인에이블 신호에 의해 인에이블되며, 비트라인 쌍에 인가되는 신호 차이를 증폭하는 센스앰프; 상기 센스앰프가 디스에이블일 때 비트라인 프리차지 전압으로 상기 비트라인 쌍을 프리차지하는 프리차지부; 상기 센스앰프가 디스에이블일 때 등화 신호에 의해 인에이블되어 상기 비트라인 쌍의 전압레벨을 같게 하는 등화부; 및 비트라인 분리 신호에 응답하여 센스앰프를 이웃한 셀 블럭과 선택적으로 연결하는 연결부;를 포함하는 비트라인 센스앰프에 있어서,
    상기 등화부는, 상기 비트라인과 비트라인바 사이에 직렬로 연결되며 상기 등화 신호를 수신하는 공통 게이트 단자를 갖는 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 비트라인 센스앰프.
  2. 제 1 항에 있어서,
    상기 등화부는 연결부와 상기 셀 블럭 사이에 위치하는 것을 특징으로 하는 비트라인 센스앰프.
  3. 제 1 항에 있어서,
    상기 다수의 NMOS 트랜지스터는 두 개의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 비트라인 센스앰프.
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US8009493B2 (en) 2009-06-08 2011-08-30 Hynix Semiconductor Inc. Semiconductor memory apparatus and test method thereof
US8194482B2 (en) 2009-09-30 2012-06-05 SK Hynix Inc. Test circuit, semiconductor memory apparatus using the same, and test method of the semiconductor memory apparatus

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881197B1 (ko) * 2007-06-12 2009-02-05 삼성전자주식회사 프리차지 시간을 감소시키는 반도체 메모리 장치
US7852694B2 (en) 2007-06-12 2010-12-14 Samsung Electronics Co., Ltd. Semiconductor memory device for reducing precharge time
US8009493B2 (en) 2009-06-08 2011-08-30 Hynix Semiconductor Inc. Semiconductor memory apparatus and test method thereof
US8194482B2 (en) 2009-09-30 2012-06-05 SK Hynix Inc. Test circuit, semiconductor memory apparatus using the same, and test method of the semiconductor memory apparatus

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