KR20080057385A - 반도체 메모리 장치의 메모리 셀 불량 테스트 방법 - Google Patents

반도체 메모리 장치의 메모리 셀 불량 테스트 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 메모리 셀 불량 테스트 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 마이크로 브리지 테스트 방법은, 테스트를 원하는 메모리 셀들이 연결된 짝수번째 비트라인에는 제1레벨의 전압을 인가하고, 상기 짝수번째 비트라인과 서로 인접되는 홀수번째 비트라인들에는 상기 제1레벨과는 다른 레벨을 갖는 제2레벨의 전압을 인가하는 단계와; 상기 짝수번째 비트라인에 연결된 센스앰프를 통하여 상기 짝수번째 비트라인에 연결된 모든 메모리 셀들에 대한 리드 동작을 반복적으로 수행하여 상기 메모리 셀들에 대한 불량여부를 테스트하는 단계를 구비한다. 본 발명에 따르면, 테스트 타임의 감소 및 셀의 신뢰성 및 생산성을 향상시킬 수 있다.
Figure P1020060130576
테스트, 마이크로 브리지, 센스앰프, 비트라인, 커플링

Description

반도체 메모리 장치의 메모리 셀 불량 테스트 방법{Method for memory cell fail testing of semiconductor memory device}
도 1은 마이크로 브리지를 설명하기 위한 일반적인 셀 어레이 구조도이고,
도 2는 도 1의 마이크로 브리지로 인한 센싱오류를 설명하기 위한 타이밍도이고,
도 3은 본 발명의 일 실시예에 따른 테스트 방법을 설명하기 위한 반도체 메모리 장치의 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
BL : 비트라인 WL : 워드라인
SA : 센스앰프 MB : 메모리 블록
본 발명은 반도체 메모리 장치의 메모리 셀 불량 테스트 방법에 관한 것으 로, 더욱 구체적으로는 비트라인의 레벨을 조절함에 의해 셀의 마이크로 브리지(micro-bridge)를 검출할 수 있는 반도체 메모리 장치의 메모리 셀 불량 테스트 방법에 관한 것이다.
반도체 메모리 장치의 집적도가 증가함에 따라 반도체 메모리 장치 내에 형성되는 회로 소자들의 크기는 작아지게 되고, 상기 회로 소자들을 형성시키는 반도체 메모리 장치의 제조 공정(Fabrication Process)은 매우 복잡해지게 된다. 그럼으로써 공정 마진은 줄어들게 되어, 동일한 워드 라인에 연결되어 있는 메모리 셀들 사이에 기생하는 전류 패쓰(Current Path)가 존재하는 브리지(Bridge) 불량을 유발할 위험이 높아졌다.
반도체 메모리 장치의 제조 공정(Fabrication Process)들이 모두 완료되면 패키지(Package) 공정을 위한 절삭(Sawing) 단계로 들어가지 전에 반도체 기판 상에 형성된 각각의 반도체 메모리 장치의 여러가지 특성들을 측정하는 반도체 메모리 장치 테스트를 거치게 된다.
상기 반도체 메모리 장치 테스트는 반도체 기판의 제조 공정이나 어셈블리 공정 등의 과정에서의 결함을 발견해 내어 불량품을 제거해서 양품만을 골라내기 위한 과정이다.
상기 반도체 메모리 장치 테스트를 통해서 제조상의 결함이나 설계와 기능상의 불일치가 발견되면 그 정확한 원인을 조사하기 위하여 불량 분석(Failure Analysis)을 수행하며, 그럼으로써 반도체 메모리 장치의 생산성(Throughput)을 높일 수 있다.
이러한 테스트의 방법으로서, 전압을 실제 사용 전압보다 높게 하여 반도체 소자를 동작시킴으로써 실제 사용조건에서의 초기 고장 기간 이상의 스트레스를 단시간으로 반도체소자를 경험시키고, 초기 동작 불량을 일으킬 염려가 있는 메모리 셀을 출하 전에 미리 선별한다. 이러한 전기적 테스트에 의하여 초기 동작 불량을 일으킬 염려가 있는 메모리 셀을 효율적으로 제거하고, 제품의 신뢰성을 높일 수 있다.
상기와 같은 번인 테스트는 테스트 방법에 따라 웨이퍼 번인(Wafer Burn-in) 테스트와 패키지 번인(Package Burn-in)테스트가 있다.
웨이퍼 번인 테스트는 웨이퍼 상태의 칩(chip)에 고전압을 인가하여 불량부분을 초기에 제거하는 것이고, 패키지 번인 테
스트는 패키지 상태의 칩에 고전압을 인가하여 불량부분을 초기에 제거하는 것을 말한다. 상기 제거된 부분은 현재의 메모리장치에서 필수적으로 탑재되고 있는 리던던시(redundancy)장치를 이용하여 대체하게 된다. 현재 대부분의 반도체 메모리는 전술한 바와 같이 패키지(package)상태에서 번인 테스트(burn-in test)를 수 시간 이상 진행하고 있다. 이러한 테스트는 완성된 메모리장치의 수명을 제작자가 사용자에게 보장하는 것으로써 반도체 메모리장치의 신뢰성을 나타내기 위해서 필수적으로 실행되어지고 있다.
이러한 테스트과정을 거친 후 비로소 메모리 소자는 사용자에게 출하되게 된다. 상기 패키지 번인 테스트에서 주로 발견되는 불량은 메모리셀 어레이에서의 불량이 대부분이다. 상기와 같이 메모리셀 어레이에서 불량이 많이 발견되는 이유는 다음과 같다. 즉, 통상적인 디램의 단위 메모리셀을 구성하는 액세스 트랜지스터가 NMOS 트랜지스터로 구성되고, 액세스동작 시 상기 액세스 트랜지스터를 제어하는 게이트신호 즉, 워드라인전압으로 고전압이 인가된다. 상기 고전압레벨의 워드라인전압으로 인하여 발생되는 강전계에 따른 스트레스(stress)로 인하여 상기 액세스 트랜지스터의 게이트 산화막(gate oxide)이 파괴될 개연성이 크다. 또한 다수의 주변회로들이나, 센스앰프 및 등화회로와 같은 코어(core)부에서도 불량이 발견된다.
또한 불량 셀을 리페어(repair)한 후에 다시 테스트를 수행할 때 마이크로 브리지(micro bridge)에 의한 누설전류(leakage current)에 의한 셀 불량으로 수율(yield)이 떨어지는 문제점이 있다.
이때 센스앰프 활성화 시간을 조절하여 불량 셀을 스크린(screen)할 수 있는데, 이러한 테스트 모드는 반도체 소자에 RC 지연만큼 센스앰프 활성화 시간을 조절할 수 있는 패턴을 다수 개 포함한다. 다시 말해 센스앰프 지연에 관한 테스트 모드를 여러 개 두어 테스트 하였다.
그러나 종래 기술에 따른 센스앰프 제어회로는 센스앰프 활성화 시점을 조절하기 위한 지연 값이 제한되어 문제가 있다. 따라서 상기 마이크로 브리지 검출을 위한 다른 방법의 필요성이 대두되고 있는 실정에 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치의 메모리 셀 불량 테스트 방법을 제공하는 데 있다.
본 발명의 다른 목적은 테스트 타임을 감소시킬 수 있는 반도체 메모리 장치의 메모리 셀 불량 테스트 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 신뢰성을 향상시킬 수 있는 반도체 메모리 장치의 메모리 셀 불량 테스트 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트를 통한 생산성을 향상시킬 수 있는 반도체 메모리 장치의 메모리 셀 불량 테스트 방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 반도체 메모리 장치의 마이크로 브리지 테스트 방법은, 테스트를 원하는 메모리 셀들이 연결된 짝수번째 비트라인에는 제1레벨의 전압을 인가하고, 상기 짝수번째 비트라인과 서로 인접되는 홀수번째 비트라인들에는 상기 제1레벨과는 다른 레벨을 갖는 제2레벨의 전압을 인가하는 단계와; 상기 짝수번째 비트라인에 연결된 센스앰프를 통하여 상기 짝수번째 비트라인에 연결된 모든 메모리 셀들에 대한 리드 동작을 반복적으로 수행하여 상기 메모리 셀들에 대한 불량여부를 테스트하는 단계를 구비한다.
상기 제2레벨의 전압은 동작 전원전압 또는 접지전압이며, 상기 제1레벨의 전압은 상기 동작전원전압의 1/2배에 해당되는 레벨을 갖는 전압일 수 있으며, 상기 짝수번째 비트라인에 연결된 센스앰프 및 상기 홀수번째 비트라인들에 연결된 센스앰프들 각각은 개별적인 컨트롤이 가능하며, 상기 짝수번째 비트라인에 대한 리드동작시, 상기 짝수번째 비트라인에 연결된 센스앰프는 인에이블 되고 상기 홀수번째 비트라인들에 연결되는 센스앰프들은 디세이블 상태를 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 반도체 메모리 장치에서 메모리 셀들간의 마이크로 브리지 검출을 위한 테스트 방법은, 테스트를 원하는 메모리 셀들이 연결된 비트라인과 인접되는 인접비트라인들에 동작전원전압 또는 접지전압을 인가한 상태에서, 상기 메모리 셀들에 연결된 센스앰프를 통한 리드동작을 수행하여 불량여부를 검출함을 특징으로 한다.
상기 비트라인 및 상기 인접비트라인들에 연결된 센스앰프들 각각은 개별적인 컨트롤이 가능하며, 상기 리드동작시, 상기 비트라인에 연결된 센스앰프는 인에이블 되고 상기 인접비트라인들에 연결되는 센스앰프들은 디세이블상태를 가질 수 있다.
상기한 구성에 따르면, 테스트 타임의 감소 및 셀의 신뢰성 및 생산성을 향상시킬 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 일반적인 센스앰프를 포함하는 메모리 셀 어레이의 구조를 개략적으로 나타낸 것이다.
도 1에 도시된 바와 같이, 메모리 셀 어레이는 센스앰프(SA)가 연결된 비트 라인과 워드라인(WL0,WL1,WL2)의 교차점에 구비되는 메모리 셀(10)들을 구비하여 구성된다.
상기 메모리 셀(10)은 통상적인 디램의 단위 메모리셀을 나타낸 것으로, 액세스 트랜지스터가 NMOS 트랜지스터로 구성되고, 저장소자로 커패시터가 구비되는 구조를 가진다. 상기 액세스 트랜지스터의 게이트 신호로써 고전압인 워드라인 전압이 인가된다.
이 경우에 있어서, 각 라인간의 커플링 커패시턴스가 문제된다. 특히 동일 워드라인(WL)을 공유하는 메모리 셀들 간의 마이크로 브리지(20)가 문제된다. 상기 마이크로 브리지(20)에 의하여 센싱오류가 발생되기도 하는데, 이를 도 2에서 살펴본다.
도 2는 일반적인 메모리 셀 센싱동작 타이밍도로써, 센싱오류가 나타나는 경우를 점선으로 표시하고 있다.
도 2에 도시된 바와 같이. 워드라인(WL)이 인에이블 됨에 따라 액티브 모드가 시작된다. 그리고, 비트라인을 통하여 메모리 셀로부터 데이터에 대응되는 전압이 디벨롭된다. 이 때 비트라인으로 디벨럽되는 데이터는 인접 비트라인의 전압레벨에 의해 영향을 받아 반전될 수 있다. 즉 데이터 '1'로 센싱되어야 함에도, 데이터 '0'으로 센싱되는 경우 및 이의 반대의 경우도 발생될 수 있다. 따라서 이에 따른 문제점을 극복하고자 도 3에 도시된 바와 같은 본 발명의 일 실시예에 따른 테스트 방법을 설명하기 위한 블록도가 제안된다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체메모리 장치에 서의 셀 테스트를 위하여, 메모리블록들(MB), 등화기(Equalizer)를 포함하는 비트라인 센스앰프들(SA_E,SA_O)을 구비한다.
상기 메모리 블록들(MB) 각각은 복수의 메모리 셀들이 각각 연결되는 복수개의 비트라인(BL0,BL1,BL3,BL4..)들을 구비한다.
상기 센스앰프들(SA_E,SA_O)은 등화기를 포함하는 개념으로서, 메모리 블록들 사이에 배치되는 구성을 가진다. 상기 센스앰프들(SA_E,SA_O)은 서로 다른 메모리 블록내의 짝수번째 비트라인 두개를 서로 연결하는 구성을 가지는 이븐 센스앰프들(SA_E)과, 상기 서로 다른 메모리 블록내의 홀수번째 비트라인 두개를 서로 연결하는 구성을 가지는 오드 센스앰프들(SA_O)을 구비한다.
여기서 상기 이븐 센스앰프들(SA_E) 및 상기 오드 센스앰프들(SA_O)은 외부에서 공급되는 서로 다른 레벨을 가지는 두개의 전압을 상기 비트라인들에 인가한다. 즉 이븐 센스앰프들(SA_E)로 공급되는 제1레벨의 전압(VBL_E)이 상기 이븐 센스앰프들(SA_E)을 통하여 짝수번째 비트라인들에 각각 공급된다. 또한, 오드 센스앰프들(SA_O)로 공급되는 제2레벨의 전압(VBL_O)이 상기 오드 센스앰프들(SA_O)을 통하여 홀수번째 비트라인들에 각각 공급된다.
이하 상술한 바와 같은 구조의 반도체 메모리 장치에서의 마이크로 브리지 테스트 방법을 설명한다. 우선 짝수번째 비트라인들에 연결된 메모리 셀들을 테스트 하는 경우를 알아보자.
우선, 테스트를 원하는 메모리 셀들이 연결된 짝수번째 비트라인에는 제1레벨의 전압(VBL_E)을 인가하고, 상기 짜수번째 비트라인과 서로 인접되는 홀수번째 비트라인들에는 상기 제1레벨과는 다른 레벨을 갖는 제2레벨의 전압(VBL_O)이 인가된다. 상기 제1레벨의 전압(VBL_E) 및 상기 제2레벨의 전압(VBL_O)은 일반적으로 서로 다른 레벨을 가지나 동일한 레벨을 가질 수도 있다. 한 예로 상기 제1레벨의 전압(VBL_E)은 일정레벨(VDD/2)을 가질 수 있고, 상기 제2레벨의 전압(VBL_O)은 전원전압 레벨(VDD) 또는 접지레벨(VSS)을 가질 수 있다.
이 상태에서 상기 홀수번째 비트라인들에 연결된 오드 센스앰프들(SA_O)은 오프 되고, 등화기가 온 된다. 그리고, 상기 짝수번째 센스앰프들(SA_E)을 동작시켜, 상기 짝수번째 비트라인들에 연결된 모든 메모리 셀들에 대한 테스트를 수행한다.
다음으로, 홀수번째 비트라인들에 연결된 메모리 셀에 대한 테스트가 시작된다. 즉 테스트를 원하는 메모리 셀들이 연결된 홀수번째 비트라인에는 VDD/2의 레벨을 인가하고, 상기 홀수번째 비트라인과 서로 인접되는 짝수번째 비트라인들에는 전원전압 레벨(VDD) 또는 접지레벨(VSS)의 전압을 인가한다.
이 상태에서 상기 짝수번째 비트라인들에 연결된 이븐 센스앰프들(SA_E)은 오프 되고, 내부의 등화기가 온 된다. 그리고, 상기 홀수번째 센스앰프들(SA_O)을 동작시켜, 상기 홀수번째 비트라인들에 연결된 모든 메모리 셀들에 대한 테스트를 수행한다. 상기 이븐 센스앰프들(SA_E) 및 상기 오드 센스앰프들(SA_O) 각각은 개별적인 컨트롤이 가능한 구조를 가질 수 있다.
상기 제1레벨의 전압은 조절가능하며, 언제든지 변동될 수 있는 레벨이며, 최적의 테스트 환경을 위하여 적정한 레벨로 설정될 수 있다.
상술한 바와 같은 구성에 따라, 테스트 타임의 감소가 기대되고, 생산성 향상 및 테스트의 효율성으로 인한 신뢰성 향상이 기대된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 센싱동작전에 인접비트라인들에 서로 다른 레벨의 전압을 인가하여 차아지 셰어링의 효과를 극대화하여 테스트를 수행함에 따라, 테스트 타임의 감소가 기대되고, 생산성 향상 및 테스트의 효율성으로 인한 신뢰성 향상이 기대된다.

Claims (5)

  1. 반도체 메모리 장치의 마이크로 브리지 테스트 방법에 있어서:
    테스트를 원하는 메모리 셀들이 연결된 짝수번째 비트라인에는 제1레벨의 전압을 인가하고, 상기 짝수번째 비트라인과 서로 인접되는 홀수번째 비트라인들에는 상기 제1레벨과는 다른 레벨을 갖는 제2레벨의 전압을 인가하는 단계와;
    상기 짝수번째 비트라인에 연결된 센스앰프를 통하여 상기 짝수번째 비트라인에 연결된 모든 메모리 셀들에 대한 리드 동작을 반복적으로 수행하여 상기 메모리 셀들에 대한 불량여부를 테스트하는 단계를 구비함을 특징으로 하는 테스트 방법.
  2. 제1항에 있어서,
    상기 제2레벨의 전압은 동작 전원전압 또는 접지전압이며, 상기 제1레벨의 전압은 상기 동작전원전압의 1/2배에 해당되는 레벨을 갖는 전압임을 특징으로 하는 테스트 방법.
  3. 제2항에 있어서,
    상기 짝수번째 비트라인에 연결된 센스앰프 및 상기 홀수번째 비트라인에 연결된 센스앰프들 각각은 개별적인 컨트롤이 가능하며, 상기 짝수번째 비트라인에 대한 리드동작시, 상기 짝수번째 비트라인에 연결된 센스앰프는 인에이블 되고 상기 홀수번째 비트라인들에 연결되는 센스앰프들은 디세이블상태를 가짐을 특징으로 하는 테스트 방법.
  4. 반도체 메모리 장치에서 메모리 셀들간의 마이크로 브리지 검출을 위한 테스트 방법에 있어서:
    테스트를 원하는 메모리 셀들이 연결된 비트라인에 인접되는 인접비트라인들에 동작전원전압 또는 접지전압을 인가한 상태에서, 상기 메모리 셀들에 연결된 센스앰프를 통한 리드동작을 수행하여 불량여부를 검출함을 특징으로 하는 테스트 방법.
  5. 제4항에 있어서,
    상기 비트라인 및 상기 인접비트라인들에 연결된 센스앰프들 각각은 개별적인 컨트롤이 가능하며, 상기 리드동작시, 상기 비트라인에 연결된 센스앰프는 인에이블 되고 상기 인접비트라인들에 연결되는 센스앰프들은 디세이블상태를 가짐을 특징으로 하는 테스트 방법.
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* Cited by examiner, † Cited by third party
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