KR100916009B1 - 반도체 메모리 장치의 테스트 회로 및 테스트 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 테스트 회로 및 테스트 방법에 관한 것으로, 본 발명에 따른 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치의 테스트 방법은, 순차적으로 인가되는 테스트 어드레스들에 응답하여, 복수개의 워드라인들을 순차적으로 인에이블 시켜 스트레스를 가함에 의해 테스트 동작을 수행하되, 상기 워드라인들은, 상기 복수개의 메모리 블록들 각각에서 하나씩 순차적으로 선택되어 인에이블됨을 특징으로 한다. 본 발명에 따르면, 테스트 소요시간 및 테스트 비용을 줄여 테스트 효율성을 높일 수 있다.
Figure R1020070062719
테스트, 번인, 테스트 어드레스, 블록어드레스, 라인어드레스

Description

반도체 메모리 장치의 테스트 회로 및 테스트 방법{Test circuits for use in semiconductor memory device and method for testing}
도 1은 일반적인 반도체 메모리 장치의 셀 어레이 구조를 나타낸 것이고,
도 2는 도 1의 메모리 셀 어레이 구조를 가지는 반도체 메모리 장치에서의 테스트 어드레스의 발생순서를 나타낸 표이고,
도 3은 종래의 테스트 동작타이밍도이고,
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치에 구비된 테스트 회로의 블록도이고,
도 5는 도 4의 테스트 어드레스 발생부의 구체블록도이고,
도 6은 도 5의 테스트 어드레스 발생부의 테스트 어드레스의 발생순서를 나타낸 표이고,
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 동작 타이밍도이고,
도 8은 본 발명의 일 실시예에 따른 테스트 동작에서의 비트라인 바이어스 구조를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
110 : 모드 세팅부 120 : 커맨드 발생부
130 : 테스트 어드레스 발생부 140 : 디코딩부
150 : 메모리 셀 어레이 160 : BL 센싱회로
170 : VBL 발생부 180 : 제1전압 및 제2전압 발생부
190 : 스위칭부
본 발명은 반도체 메모리 장치의 테스트 회로 및 테스트 방법에 관한 것으로, 더욱 구체적으로는, 메모리 블록을 달리하여 워드라인을 순차적으로 선택하는 방식으로 테스트를 수행하는 반도체 메모리 장치의 테스트 회로 및 테스트 방법에 관한 것이다.
반도체 메모리 장치의 집적도가 증가함에 따라 반도체 메모리 장치 내에 형성되는 회로 소자들의 크기는 작아지게 되고, 상기 회로 소자들을 제조하는 반도체 메모리 장치의 제조 공정(Fabrication Process)은 매우 복잡해지게 된다. 이에 따라 공정 마진은 줄어들게 되어, 메모리 셀들의 불량을 유발할 위험이 높아졌다.
반도체 메모리 장치는 제조 공정(Fabrication Process)들이 모두 완료되면, 패키지(Package) 공정을 위한 절삭(Sawing) 단계로 들어가지 전에 테스트 과정을 거친다. 즉 반도체 기판 상에 형성된 각각의 반도체 메모리 장치의 여러 가지 특성들을 측정하는 테스트를 수행한다.
상기 반도체 메모리 장치의 테스트는 반도체 기판의 제조 공정이나 어셈블리 공정 등의 과정에서의 결함을 발견해 내어 불량품을 제거해서 양품만을 골라내기 위한 과정이다.
상기 반도체 메모리 장치 테스트를 통해서 제조상의 결함이나 설계와 기능상의 불일치가 발견되면 그 정확한 원인을 조사하기 위하여 불량 분석(Failure Analysis)을 수행하며, 그럼으로써 반도체 메모리 장치의 생산성(Throughput)을 높일 수 있다.
이러한 테스트의 방법 중 하나는, 반도체 메모리 장치에 인가되는 인가전압을 실제 사용 전압보다 높게 하거나 고온에서 반도체 소자를 동작시키는 방법이 있다. 이는 실제 사용조건에서의 초기 고장 기간 이상의 스트레스를 단시간에 반도체 메모리 장치가 경험할 수 있도록 하여, 동작 불량을 일으킬 염려가 있는 메모리 셀을 출하 전에 미리 선별하기 위한 테스트 방법이다. 이러한 전기적 테스트에 의하여 초기 동작 불량을 일으킬 염려가 있는 메모리 셀을 효율적으로 제거하고, 제품의 신뢰성을 높일 수 있다.
상기와 같은 번인 테스트는 테스트 방법에 따라 웨이퍼 번인(Wafer Burn-in) 테스트와 패키지 번인(Package Burn-in)테스트가 있다.
상기 웨이퍼 번인 테스트는 웨이퍼 상태의 칩(chip)에 고전압을 인가하여 불량부분을 초기에 제거하는 것이고, 상기 패키지 번인 테스트는 패키지 상태의 칩에 고전압을 인가하여 불량부분을 초기에 제거하는 것을 말한다.
현재 대부분의 반도체 메모리는 전술한 바와 같이 패키지(package)상태에서 번인 테스트(burn-in test)를 수 시간 이상 진행하고 있다. 이러한 테스트는 완성된 메모리장치의 수명을 제작자가 사용자에게 보장하는 것으로써 반도체 메모리장치의 신뢰성을 나타내기 위해서 필수적으로 실행되어지고 있다.
이러한 테스트과정을 거친 후 비로소 메모리 소자는 사용자에게 출하되게 된다. 어러한 테스트 과정을 통하여 주로 발견되는 불량은 메모리셀 어레이에서의 불량이 대부분이다. 상기와 같이 메모리셀 어레이에서 불량이 많이 발견되는 이유는 다음과 같다. 즉, 통상적인 디램의 단위 메모리셀을 구성하는 액세스 트랜지스터가 NMOS 트랜지스터로 구성되고, 액세스동작 시 상기 액세스 트랜지스터를 제어하는 게이트신호 즉, 워드라인전압으로 고전압이 인가된다. 상기 고전압레벨의 워드라인전압으로 인하여 발생되는 강전계에 따른 스트레스(stress)로 인하여 상기 액세스 트랜지스터의 게이트 산화막(gate oxide)이 파괴될 개연성이 크다. 또한 다수의 주변회로들이나, 센스앰프 및 등화회로와 같은 코어(core)부에서도 불량이 발견된다.
도 1은 일반적인 반도체 메모리 장치의 셀 어레이 구조를 나타낸 것이다.
일반적인 반도체 메모리 장치는, 복수개의 메모리 뱅크들(예를 들면, 4개의 뱅크들)을 구비하며, 각각의 메모리 뱅크들은 복수개의 메모리 블록들(BLK0~BLKn)(n은 1이상의 자연수)을 구비한다.
상기 메모리 블록들(BLK0~BLKn)은 예를 들어 16개 또는 32개의 블록들로 구성될 수 있다. 그리고, 상기 메모리 블록들(BLK0~BLKn) 각각은 복수개의 워드라인 들(예를 들면, 제0메모리 블록의 경우 WL00~WLom로 m 개 ; m은 1 이상의 자연수)과 복수개의 비트라인들 및 상기 워드라인들(WL)과 상기 비트라인들(BL)의 교차점에 위치되는 복수개의 메모리 셀들을 구비한다.
도 1은 메모리 셀 어레이를 구성하는 복수개의 메모리 블록들(BLK0~BLKn)을 나타낸 것으로, 하나의 뱅크를 구성하는 메모리 블록들을 의미할 수도 있고, 메모리 셀 어레이를 구성하는 전체 메모리 블록들(BLK0~BLKn)을 의미할 수도 있다.
도 2는 도 1의 메모리 셀 어레이 구조를 가지는 반도체 메모리 장치에서의 테스트 어드레스의 발생순서를 나타낸 표이다.
이하에서, 이해의 편의를 위해, 메모리 블록들(BLK)의 개수는 16개라고 가정하고, 하나의 메모리 블록내의 워드라인들(WL)은 512 개라고 가정한다.
그리고, 상기 테스트 어드레스는 A0~A15의 16비트로 구성되어 있으며, A14 및 A15는 메모리 뱅크 선택을 위한 어드레스이고, A13은 A14 및 A15에 의해 선택된 메모리 뱅크가 양분되는 경우에 이를 구분하기 위한 어드레스라고 가정한다. 또한, A9~A12는 선택된 메모리 뱅크내의 복수의 메모리 블록들 중 어느 하나의 메모리블록을 선택하기 위한 블록어드레스이고, A0~A8은 선택된 블록내의 복수개의 워드라인들 중 어느 하나의 워드라인을 선택하기위한 라인 어드레스라고 가정한다.
일반적으로 테스트 어드레스는 어드레스 카운터를 구비하는 어드레스 발생회로에 의해 발생된다.
도 2에서는 메모리 뱅크 등은 이미 선택된 상태라고 가정하여 A13~A15는 표시하지 아니하였다.
도 2에 도시된 바와 같이, A0~A12의 13비트 테스트 어드레스(RA)는 라인어드레스(A0~A8)에서부터 순차적으로 증가하면서 발생된다. 즉 '0000 000000000'에서 순차적으로 '0000 111111111'까지 변화하면서 발생됨에 따라, 제0메모리 블록(BLK0)의 512개의 모든 워드라인들(WL00~WL0511)이 순차적으로 선택되어 인에이블 되게 된다. 이후에는 블록어드레스(A9~A12)가 하나 증가한 상태에서 라인어드레스(A0~A8)는 처음부터 다시 카운팅된다. 즉 '0001 000000000'에서 순차적으로 '0001 111111111'까지 변화하면서 테스트 어드레스가 발생된다. 이러한 방식으로 상기 테스트 어드레스(RA)는 '0000 000000000'에서 '1111 111111111'까지 발생하게 된다.
도 3은 일반적인 번인 테스트 동작의 동작 타이밍도를 나타낸 것이다.
도 3에 도시된 바와 같이, 테스트 클럭신호(CLK)의 첫 번째 라이징 에지에 응답하여 액티브 커맨드(ACT) 및 테스트 어드레스(RA)가 인가된다. 상기 테스트 어드레스(RA)에 응답하여 우선 제0메모리 블록(BLK0)의 제0번째 워드라인(WL00)이 인에이블 된다. 이후 상기 테스트 클럭신호(CLK)의 두 번째 라이징 에지에 응답하여 상기 제0메모리 블록(BLK0)의 상기 제0번째 워드라인(WL00)에 대한 라이트 커맨드(Write)가 인가된다. 상기 라이트 커맨드(Write)에 응답하여, 상기 제0번째 워드라인(WL00)에 연결되어 있는 모든 메모리 셀들 또는 적어도 하나의 메모리 셀에 대한 스트레스 인가동작이 수행된다.
상기 스트레스 인가동작은, 워드라인 또는 비트라인을 통하여 인가되는 전압이 노멀 동작의 경우보다 더 높은 레벨을 갖는 고전압인 것을 제외하고는 일반적인 라이트 동작과 유사하게 수행된다.
상기 스트레스 인가동작이 수행되면, 프리차아지 커맨드(PRE)에 의해 상기 제0메모리 블록(BLK0)의 상기 제0번째 워드라인(WL00)은 프리차아지 된다. 이후 제0메모리 블록(BLK0)의 제1번째 워드라인(WL00)을 인에이블 시켜 스트레스 인가 동작을 수행한다. 이런 방식으로 제0메모리 블록(BLK0)의 512개의 모든 워드라인들(WL0m)을 인에이블 시켜 스트레스 인가동작이 수행된 이후에, 다음 메모리 블록인 제1메모리 블록(BLK1)의 워드라인들(WL1m)을 인에이블 시켜 스트레스 인가동작을 수행한다. 이러한 스트레스 인가동작은 모든 메모리 블록(BLK)내의 모든 워드라인들(WL)이 인에이블 될 때 까지 계속되게 된다.
상술한 바와 같이 종래의 일반적인 테스트 방법은, 하나의 메모리 블록내의 모든 메모리 셀들에 대한 테스트를 수행하고 난 이후에 다른 메모리 블록에 대한 테스트를 수행하게 된다. 그리고, 하나의 메모리 블록 내에서 두개 이상의 워드라인이 동시에 인에이블되지 않는다. 이는 반도체 메모리 장치의 구조적인 문제에 기인하며, 고전압을 인가하는 동작이 동시에 진행될 경우에 전류소모가 과다하게 일어날 수 있기 때문이다.
그러나 이러한 종래의 테스트 방법은, 하나의 워드라인이 인에이블되는 시점부터 프리차아지 되는 시점까지의 시간(t1)동안에 하나의 워드라인에 대한 테스트를 수행하므로 테스트 시간이 많이 소요되고, 테스트 비용 증가의 원인이 된다. 또한 모든 테스트 과정에서 비트라인을 통한 센싱동작이 병행되므로 많은 반도체 메모리 장치를 병렬로 연결하여 동시에 테스트를 진행해야 하는 번인 테스트 장 비에 과부하를 일으킬 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치의 테스트 회로 및 테스트 방법을 제공하는 데 있다.
본 발명의 다른 목적은 테스트의 효율성을 높일 수 있는 반도체 메모리 장치의 테스트 회로 및 테스트 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트 소요시간 및 테스트 비용을 줄일 수 있는 반도체 메모리 장치의 테스트 회로 및 테스트 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트 장비의 과부하를 방지 또는 최소화할 수 있는 반도체 메모리 장치의 테스트 회로 및 테스트 방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치의 테스트 방법은, 순차적으로 인가되는 테스트 어드레스들에 응답하여, 복수개의 워드라인들을 순차적으로 인에이블 시켜 스트레스를 가함에 의해 테스트 동작을 수행하되, 상기 워드라인들은, 상기 복수개의 메모리 블록들 각각에서 하나씩 순차적으로 선택되어 인에이블됨을 특징으로 한다.
상기 워드라인들은 소속된 메모리 블록을 달리하도록 선택되어 인에이블 되며, 상기 복수개의 메모리 블록들 내의 비트라인들은, 일정 레벨의 제1전압 또는 상기 제1전압과는 다른 레벨을 가지는 제2전압으로 바이어스 될 수 있다.
상기 비트라인들 중 서로 인접되는 비트라인들끼리는 서로 다른 레벨의 전압으로 바이어스 될 수 있으며, 상기 제1전압은 전원전압(VDD)레벨이며, 상기 제2전압은 접지레벨일 수 있다.
상기 테스트 어드레스는 상기 복수개의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록어드레스와, 선택된 메모리 블록내의 복수의 워드라인들 중 어느 하나의 워드라인을 선택하기 위한 라인 어드레스를 구비할 수 있으며, 상기 워드라인들의 선택은, 상기 라인어드레스를 동일하게 고정하고 상기 블록어드레스를 순차적으로 변화시켜 인가함에 의해, 모든 메모리 블록내의 상기 라인어드레스에 대응되는 워드라인들을 순차적으로 선택하는 제1단계와; 상기 라인 어드레스를 한 비트 변화시킨 상태에서 상기 제1단계의 동작을 수행하는 제2단계와; 모든 워드라인이 선택될 때까지 상기 제2단계를 반복적으로 수행하는 제3단계를 구비함에 의해 수행될 수 있다.
상기 워드라인들이 인에이블 된 시점에서 프리차아지 되는 시점까지, 상기 워드라인들에 대응되는 비트라인들을 통한 데이터 액세스 동작은 수행되지 않을 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치의 테스트 방법은, 테스트 모드가 개시됨에 따라, 상기 복수개의 메모리 블록들 내의 모든 비트라인들을 제1전압 또는 상기 제1전압과는 다른 레벨을 가지는 제2전압으로 바이어스 시키는 단계와; 순차적으로 인가되는 테스트 어드레스들에 응답하여 상기 복수개의 메모리 블록들 각각에서 하나씩의 워드라인을 순차적으로 선택하여 스트레스를 가함에 의해 번인 테스트를 수행하는 단계를 구비한다.
상기 비트라인들 중 서로 인접되는 비트라인들은 서로 다른 레벨의 전압으로 바이어스 될 수 있으며, 상기 테스트 어드레스는 상기 복수개의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록어드레스와, 선택된 메모리 블록내의 복수의 워드라인들 중 어느 하나의 워드라인을 선택하기 위한 라인 어드레스를 구비할 수 있다.
상기 워드라인들의 선택은, 상기 라인어드레스를 동일하게 고정하고 상기 블록어드레스를 순차적으로 변화시켜 인가함에 의해, 모든 메모리 블록내의 상기 라인어드레스에 대응되는 워드라인들을 순차적으로 선택하는 제1단계와; 상기 라인 어드레스를 한 비트 변화시킨 상태에서 상기 제1단계의 동작을 수행하는 제2단계와; 모든 워드라인이 선택될 때까지 상기 제2단계를 반복적으로 수행하는 제3단계를 구비함에 의해 수행될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또다른 구체화에 따라, 본 발명에 따른 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치의 테스트 회로는, 테스트 모드신호에 응답하여 테스트에 필요한 커맨드들을 발생하는 커맨드 발생부와; 상기 테스트 모드 신호에 응답하여, 상기 복수개의 메모리 블록들 각각에서 하나씩 순차적으로 테스트 대상 워드라인들을 선택하기 위한 테스트 어드레스를 발생하는 테스트 어드레스 발생부를 구비한다.
상기 커맨드 발생부는 일정주기의 테스트 클럭신호에 응답하여 액티브 또는 프리차아지 커맨드들을 발생하되, 상기 액티브 커맨드들은 상기 테스트 클럭신호의 라이징에지시점마다 발생되며, 상기 프리차아지 커맨드들은 대응되는 액티브 커맨드가 발생된 이후 일정스트레스 인가시간이 지난 후에 발생될 수 있다.
상기 테스트 어드레스는, 상기 복수개의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록어드레스와, 선택된 메모리 블록내의 복수의 워드라인들 중 어느 하나의 워드라인을 선택하기 위한 라인 어드레스를 구비한다. 그리고, 상기 테스트 어드레스 발생부는, 상기 라인 어드레스의 한 비트 카운팅 주기 동안에 상기 블록어드레스의 모든 비트가 순차적으로 카운팅되도록 동작하며, 상기 라인어드레스의 카운팅 주기 동안에는 고정된 라인어드레스에 블록어드레스만 순차적으로 변화시킨 테스트 어드레스를 발생하는 테스트 어드레스 카운터를 구비할 수 있다.
상기 테스트 어드레스 발생부는, 상기 테스트 어드레스 카운터에서 발생되는 테스트어드레스의 일부비트 또는 전비트를 일정 클럭수만큼 시프트시켜 출력함에 의해 프리차아지 어드레스를 발생하는 클럭 시프터를 더 구비할 수 있다.그리고, 상기 테스트 어드레스 발생부는, 상기 테스트 클럭신호를 분주하여 상기 클럭시프터 또는 상기 커맨드 발생부에 공급하기 위한 주파수 분배기를 더 구비할 수 있다.
상기 테스트 회로는, 상기 테스트 모드 신호에 응답하여, 상기 복수개의 메모리 블록들 내의 모든 비트라인들에 일정 레벨의 제1전압 또는 상기 제1전압과는 다른 레벨을 가지는 제2전압을 공급하기 위한 제1전압 및 제2전압 발생부를 구비할 수 있다. 상기 제1전압은 전원전압(VDD)레벨이며, 상기 제2전압은 접지레벨일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 복수개의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록어드레스와, 선택된 메모리 블록내의 복수의 워드라인들 중 어느 하나의 워드라인을 선택하기 위한 라인 어드레스를 로우 어드레스로 구비하는 반도체 메모리 장치의 어드레스 발생회로는, 테스트 모드에서는 상기 라인 어드레스의 한 비트 카운팅 주기 동안에 상기 블록어드레스의 모든 비트가 순차적으로 카운팅되도록 동작하며, 상기 라인어드레스의 카운팅 주기 동안에는 고정된 라인어드레스에 블록어드레스만 순차적으로 변화시킨 테스트 어드레스를 발생하는 테스트 어드레스 카운터와, 노멀 모드에서는 상기 블록어드레스의 한비트 카운팅 주기동안에 상기 라인 어드레스의 모든 비트가 순차적으로 카운팅되도록 동작하며, 상기 블록어드레스의 카운팅 주기 동안에는 고정된 블록어드레스에 라인어드레스만 순차적으로 변화시킨 노멀 어드레스를 발생하는 노멀 어드레스 카운터를 구비한다.
상기한 구성에 따르면, 테스트 소요시간 및 테스트 비용을 줄여 테스트 효율성을 높일 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리장치의 테스트 회로(100)를 나타낸 것이다. 상기 테스트 회로(100)는 본 발명에 따른 반도체 메모리 장치의 내부에 구비되는 것으로, 본 발명에 의해 새로 도입된 부분들을 중심으로 도시하였다. 따라서 통상적인 반도체메모리 장치에 구비되어야 하는 필수적인 구성요소들은 전부 또는 일부가 생략되어 있으나, 본 발명의 구성에 포함됨은 물론이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로(100)는, 모드 세팅부(110), 커맨드 발생부(120), 테스트 어드레스 발생부(130), 연산부(125), 디코딩부(140), 제1전압 및 제2전압 발생부(180), 및 스위칭부(190)를 구비한다. 여기서 본 발명의 테스트회로(100)는 상기 커맨드 발생부(120) 및 상기 테스트 어드레스 발생부(130) 만을 지칭할 수도 있으며, 부가적으로 제1전압 및 제2전압 발생부(180)를 포함할 수 있다.
상기 반도체 메모리 장치는 도 1에서 도시되고 설명된 바와 같은 구조를 가지는 메모리 셀 어레이(150)를 구비한다.
상기 모드 세팅부(110)는 테스트 모드와 노멀모드를 세팅한다. 예를 들어 테스트 MRS 신호(TMRS)가 인가되는 경우에 테스트 모드신호(TM)를 발생시켜 테스트 모드를 세팅하게 된다. 상기 테스트 모드 신호(TM)가 하이 인에이블 상태일 경우에 테스트 모드이고, 상기 테스트 모드 신호(TM)이 로우 디세이블 상태일 경우에는 노멀 모드라고 설정할 수 있는 것이다. 상기 모드세팅부(110)의 세팅없이 상기 테스트 MRS 신호를 상기 테스트 모드신호(TM)로 하여 테스트 모드와 노멀모드를 구분하는 것도 가능하다.
상기 테스트 모드신호(TM)가 인에이블 되는 경우에, 본 발명에서는 VBL 발생부(170) 및 BL센싱회로(160)는 디세이블 된다. 상기 VBL발생부(170)는 비트라인 프리차아지를 위한 VBL 전압을 발생하기 위한 것으로, 노멀모드에만 동작되고, 테스트 모드에서는 동작하지 않는다.
또한 BL 센싱회로(160)는 비트라인을 통한 메모리 셀 센싱관련 회로들을 모두 포함하는 개념이며, 비트라인을 통한 데이터 라이팅 관련 회로들도 포함할 수 있다. 이는 본 발명에 의한 테스트 동작에서는 센싱동작이 수행되지 않기 때문이다. 여기서 BL 센싱회로(160)의 디세이블이란 센싱관련 회로들을 컨트롤하는 컨트롤 신호들의 디세이블을 의미할 수 있다. 예를 들어 비트라인 센스앰프가 BL 센싱회로(160)에 포함되는 경우에 상기 비트라인 센스앰프 인에이블 신호의 디세이블을 의미할 수 있다. 또한 상기 BL 센싱회로(160)는 리드/라이트 동작을 위한 비트라인을 통한 메모리 셀 액세스 회로들을 포함할 수 있다.
상기 커맨드 발생부(120)는 테스트 모드신호(TM)에 응답하여 테스트에 필요한 커맨드들을 발생한다. 예를 들어 워드라인 인에이블을 위한 액티브 커맨드(ACT) 및 프리차아지를 위한 프리차아지 커맨드(PRE)를 발생한다. 여기서 프리차아지 커맨드(PRE)는 워드라인의 프리차아지를 위한 커맨드임을 밝혀둔다.
상기 커맨드 발생부(120)는 종래의 일반적인 테스트 모드와는 달리 테스트 클럭(CLK)의 라이징에지 시점마다 액티브 커맨드(ACT)를 발생한다. 또한 일정시간(스트레스 인가시간)이후에는 상기 테스트 클럭(CLK)의 라이징에지 시점에서는 액티브 커맨드(ACT)를 발생하고 폴링시점에서는 프리차아지 커맨드(PRE)를 연속적으 로 발생한다. 이는 종래와 달리 본 발명에 의해 연속적인 워드라인의 스트레스 인가동작이 가능해짐에 따라, 이에 대응하여 커맨드 발생시점도 변화되어야 하기 때문에 당연한 결과이다.
상기 테스트 어드레스 발생부(130)는, 상기 테스트 모드신호(TM)에 응답하여, 상기 메모리 셀 어레이(150) 내의 복수개의 메모리 블록들 각각에서 하나씩 순차적으로 테스트 대상 워드라인들을 선택하기 위한 테스트 어드레스(RA)를 발생한다. 다시 말하면, 복수개의 워드라인들을 순차적으로 인에이블 시키기 위한 테스트 어드레스(RA)를 발생함에 있어, 상기 복수개의 메모리 블록들 각각에서 하나씩 순차적으로 워드라인이 선택되도록 하는 테스트 어드레스들(RA)을 발생한다.
상기 테스트 어드레스(RA)는, 상기 복수개의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록어드레스와, 선택된 메모리 블록내의 복수의 워드라인들 중 어느 하나의 워드라인을 선택하기 위한 라인 어드레스를 구비할 수 있다.
상기 테스트 어드레스 발생부(130)의 구체적 구성 및 동작은 도 5 및 도 6을 통하여 다시 설명한다.
상기 연산부(125)는 상기 커맨드 발생부(120)의 커맨드와 상기 테스트 어드레스 발생부(130)에서 발생된 테스트 어드레스를 논리 연산하여 상기 디코딩부(140)에 전송한다. 예를 들면, 상기 커맨드 발생부(120)에서 커맨드가 발생되는 시점에 상기 테스트 어드레스 발생부(130)에서 발생된 테스트 어드레스(RA)를 상기 디코딩부(140)에 전송한다.
상기 연산부(125)는 구비됨이 없이, 상기 커맨드 발생부(120)에서 발생된 커맨드 및 상기 테스트 어드레스 발생부(130)에서 발생된 상기 테스트 어드레스(RA)가 직접 상기 디코딩부(140)에 입력되도록 하는 구성도 가능하다. 이 경우에는 상기 커맨드 발생부(120)에서 커맨드가 발생되는 경우에만 상기 디코딩부(140)가 동작하도록 하거나, 상기 커맨드 발생부(120)에서 커맨드가 발생되는 경우에만 상기 디코딩부(140)로 상기 테스트 어드레스(RA)가 입력되도록 구성할 수 있다.
상기 디코딩부(140)는 입력되는 테스트 어드레스(RA)를 디코딩하여 대응되는 워드라인을 인에이블 시킨다. 상기 워드라인(WL)의 인에이블은 상기 워드라인(WL)에 고전압이 인가됨을 의미한다.
상기 제1전압 및 제2전압 발생부(180)는, 상기 테스트 모드 신호(TM)에 응답하여, 상기 복수개의 메모리 블록들 내의 모든 비트라인들에 일정 레벨의 제1전압 또는 상기 제1전압과는 다른 레벨을 가지는 제2전압을 공급하기 위한 것이다. 상기 제1전압 및 제2전압 발생부(180)는 테스트 모드에서 동작되며, 메모리 셀 어레이(150) 내의 모든 비트라인들 또는 테스트 대상 비트라인들에 제1전압 또는 제2전압을 발생하여 공급한다.
상기 제1전압은 전원전압(VDD)레벨이며, 상기 제2전압은 접지레벨을 가질 수 있으나, 또한 상기 제1전압이나 제2전압은 테스트 상황이나 기타 변수에 의해 다양한 레벨의 전압으로 변동될 수 있다.
상기 스위칭부(190)는 노멀모드에서는 상기 VBL 발생부(170)의 비트라인 프리차아지 전압(VBL)이 상기 메모리 셀 어레이 내의 비트라인들에 공급되도록 스위 칭한다. 그리고 테스트 모드에서는 상기 제1전압 및 제2전압 발생부(180)의 제1전압 또는 제2전압이 상기 비트라인들에 공급되도록 스위칭한다.
여기서 상기 VBL발생부(170) 및 상기 제1전압 및 제2전압 발생부(180)를 상기 비트라인들과 상기 스위칭부(190)없이 직접 연결되도록 구성하고, 상기 VBL발생부(170)가 노멀모드에서만 동작하도록 제어하고, 상기 제1전압 및 제2전압 발생부(180)가 테스트 모드에서만 동작하도록 제어하면, 상기 스위칭부(190)는 구비되지 않을 수 있다.
도 5는 도 4의 테스트 어드레스 발생부(130)의 구체 블록도를 나타낸 것이다.
도 5에 도시된 바와 같이, 상기 테스트 어드레스 발생부(130)는 어드레스 카운터(132), 클럭시프터(CLK shifter)(134), 및 주파수 분배기(136)를 구비한다.
상기 어드레스 카운터(132)는 테스트 동작을 위한 테스트 어드레스 카운터로써, 상기 라인 어드레스(A0~A8)의 한 비트 카운팅 주기 동안에 상기 블록어드레스(A9~A12)의 모든 비트가 순차적으로 카운팅되도록 동작하며, 상기 라인어드레스(A0~A8)의 카운팅 주기 동안에는 고정된 라인어드레스(A0~A8)에 블록어드레스(A9~A12)만 순차적으로 변화시킨 테스트 어드레스를 발생한다.
상기 클럭시프터(134)는 프리차아지 어드레스 발생을 위한 것으로, 상기 어드레스 카운터(132)에서 발생되는 블록어드레스를 시프트 시킨다. 상기 프리차아지 어드레스(PA9~PA12)는 대응되는 워드라인의 프리차아지 시점에 출력되게 된다. 상기 클럭시프터(134)는 블록어드레스를 시프트 시키는 것으로 도시되었지만, 경우에 따라서는 블록어드레스와 라인어드레스 모두를 시프트시키는 구성을 가질 수 있다.
상기 주파수 분배기(136)는 상기 테스트 클럭신호(CLK)를 분배하여 분배클럭신호(FCLK)를 생성한다. 상기 분배클럭신호(FCLK)는 상기 클럭시프터(134)의 동작이나 커맨드 발생부(120)의 동작을 위해 필요한 주파수를 가지도록 분배비율이 정해질 수 있다. 예를 들어, 상기 분배클럭신호(FCLK)는 상기 테스트 클럭신호(CLK)의 주기의 1/2배의 주기를 가질 수 있다. 특히, 하나의 워드라인에 대한 스트레스 인가동작 시간이 상기 테스트 클럭 신호(CLK)의 8클럭 사이클에 해당하는 시간이라고 가정할 경우에, 상기 클럭시프터(134)는 상기 분배클럭신호의 17클럭 사이클에 해당하는 시간만큼 상기 블록어드레스를 시프트시켜 출력하도록 할 수 있다.
상기 분배클럭신호(FCLK)는 상기 클럭시프터(134) 또는 상기 커맨드 발생부(120)에 공급될 수 있다.
도 6은 도 5의 테스트 어드레스 발생 예를 나타낸 것이다,
이하에서, 이해의 편의를 위해, 메모리 블록들(BLK)의 개수는 16개라고 가정하고, 하나의 메모리 블록내의 워드라인들(WL)은 512 개라고 가정한다.
그리고, 상기 테스트 어드레스는 A0~A15의 16비트로 구성되어 있으며, A14 및 A15는 메모리 뱅크 선택을 위한 어드레스이고, A13은 A14 및 A15에 의해 선택된 메모리 뱅크가 양분되는 경우에 이를 구분하기 위한 어드레스라고 가정한다. 또한, A9~A12는 선택된 메모리 뱅크내의 복수의 메모리 블록들 중 어느 하나의 메모리블록을 선택하기 위한 블록어드레스이고, A0~A8은 선택된 블록내의 복수개의 워드라인들 중 어느 하나의 워드라인을 선택하기위한 라인 어드레스라고 가정한다.
도 6에서는 메모리 뱅크 등은 이미 선택된 상태라고 가정하여 A13~A15는 표시하지 아니하였다.
도 6에 도시된 바와 같이, A0~A12의 13비트 테스트 어드레스(RA)는 라인어드레스(A0~A8)는 고정된 상태에서 블록어드레스(A0~A12)가 순차적으로 한비트씩 증가하면서 발생된다. 즉 '0000 000000000'에서 '0001 000000000'으로 한 비트 증가하고 이후 순차적으로 블록어드레스(A9~A12)가 증가되어 '1111 000000000' 될 때까지 상기 블록어드레스는 증가한다.
이에 따라, 특정위치의 워드라인(예를 들면 각 메모리 블록의 제0번째 워드라인들(WL00~WL150)이 순차적으로 인에이블 되게 된다. 이후 라인어드레스(A0~A8)가 한비트 증가한 상태에서 블록어드레스(A9~A12)는 처음부터 다시 카운팅된다. 즉 '0000 000000001'에서 순차적으로 '1111 000000001'까지 변화하면서 테스트 어드레스가 발생된다. 이러한 방식으로 상기 테스트 어드레스(RA)는 '0000 000000000'에서 '1111 111111111'까지 발생하게 된다.
종래의 테스트 어드레스 발생과 비교해보면, 종래에는 블록어드레스가 고정된 상태에서 라인어드레스가 순차적으로 증가하는 방식이었으나, 본 발명에서는 라인어드레스가 고정된 상태에서 블록어드레스가 변화하는 방식을 취하고 있음을 알 수 있다.
이러한 관점에서 볼 때, 상기 테스트 어드레스를 발생하기 위한 어드레스 카운터는 별도로 구비됨이 없이, 도 2 및 도 3에서 설명된 일반적인 어드레스 카운터의 출력을 달리 적용함에 의해 도 5 및 도 6과 같은 기능을 하는 어드레스 카운터 의 구현이 가능할 수 있다. 예를 들어, 도 3의 라인어드레스비트(A0~A3)을 도 6의 블록어드레스비트(A9~A12)로 지정하고, 나머지어드레스 비트(A4~A12)를 도 6의 라인 어드레스 비트(A0~A8)로 바꾸어 지정하면 도 6의 기능을 하는 어드레스 카운터가 구현될 수 있다. 따라서 별도의 어드레스 카운터를 구비할 필요없이 종래의 일반적인 어드레스 카운터의 출력을 일부 조절하여 테스트 모드에서만 동작하도록 하는 것이 가능할 것이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 번인 테스트 동작의 동작 타이밍도를 나타낸 것이다. 여기서 분배클럭신호(FCLK)는 상기 테스트 클럭신호(CLK)의 1/2배의 클럭사이클(1/2Ta)을 가지며, 스트레스 인가동작시간은 상기 분배클럭신호(FCLK)를 기준으로 17클럭사이클에 해당하는 시간이라고 가정한다. 상기 스트레스 인가동작은 테스트 어드레스에 의해 선택된 워드라인(WL)에 노멀 동작의 경우보다 더 높은 레벨을 갖는 고전압을 인가함에 의해 인에이블 하는 것을 의미할 수 있다. 본 발명에서의 스트레스 인가동작은 종래와 달리 라이트 커맨드는 인가되지 않는다.
도 7에 도시된 바와 같이, 테스트 클럭신호(CLK)의 첫 번째 라이징 에지에 응답하여 액티브 커맨드(ACT) 및 테스트 어드레스(RA)가 인가된다. 상기 테스트 어드레스(RA)에 응답하여 우선 제0메모리 블록(BLK0)의 제0번째 워드라인(WL00)이 인에이블 된다. 이후 상기 테스트 클럭신호(CLK)의 두 번째 라이징 에지에 응답하여 상기 제1메모리 블록(BLK1)의 상기 제0번째 워드라인(WL10)이 인에이블 된다.
이렇게 블록어드레스를 달리하고 라인 어드레스는 동일한 테스트 어드레스에 선택된 워드라인들(WL)이 상기 테스트 클럭신호(CLK)의 라이징 에지 시점마다 순차적으로 인에이블 되게 된다. 이런 방식으로 각 메모리 블록 단위로 제0번째 워드라인(WLn0)에 대한 인에이블 동작이 수행되면 제1 내지 제m 번째 워드라인까지 순차적으로 인에이블 동작이 수행되게 된다.
상기 인에이블된 워드라인에 대한 프리차아지 동작은 상기 인에이블 동작과는 별도로 진행된다. 즉, 스트레스 인가동작시간(Tc)이 지난 시점에서 상기 제0메모리 블록(BLK0)의 제0번째 워드라인(WL00)에 대한 프리차아지 커맨드가 인가되어 상기 제0메모리 블록(BLK0)의 제0번째 워드라인(WL00)에 대한 프리차아지를 수행한다. 상기 프리차아지 커맨드(PRE)는 이후 상기 테스트 클럭신호(CLK)의 폴링에지 시점마다 발생되게 된다. 이에 따라 순차적으로 인에이블된 워드라인에 대한 프리차아지 동작이 수행되게 된다.
이미 설명된 바와 같이, 상기 프리차아지 동작을 위한 프리차아지 어드레스(PA)는 클럭시프터(134)에 의해 발생된다.
이런 방식으로 스트레스 인가동작을 수행하면, 즉 테스트를 수행하게 되면, 종래보다 테스트 시간을 획기적으로 줄일 수 있게 된다. 종래에는 스트레스 인가동작시간(t1, Tc)에는 하나의 워드라인에 대한 테스트만 가능했으나, 본 발명에서는 다수의 워드라인에 대한 테스트가 가능하다. 도 7에서는 8개의 워드라인에 대한 테스트가 가능하다. 즉 종래에 비하여 8배의 테스트 시간 절감효과를 가지게 된다.
도 8은 도 4의 테스트를 수행하는 경우에 비트라인의 레벨 상태를 나타내는 도면이다.
도 8에 도시된 바와 같이, 메모리 셀 어레이(150) 내에 복수의 메모리 블록들(BLK0,BLK1,BLK2)이 구비되고, 워드라인들(WL0,WL10,WL20) 및 비트라인들(BL)이 구비된다.
상기 비트라인들(BL)은 테스트 모드에서는 제1전압(V1) 또는 제2전압(V2)로 바이어스 된다. 모든 비트라인들(BL)이 제1전압(V1)으로 바이어스 될 수 있고, 제2전압(V2)로 바이어스 될 수 있다. 또는 상기 비트라인들(BL) 중 서로 인접되는 비트라인들은 서로 다른 레벨의 전압으로 바이어스되도록 할 수 있다. 즉 도 8에서와 같이, 하나의 메모리 블록(예를 들면, BLK0)내에서 서로 인접되는 비트라인들(BL)끼리는 상기 제1전압(V1) 및 제2전압(V2)으로 교차적으로 가질 수 있다.
상기 제1전압 및 상기 제2전압(V2)는 상기 제1전압 및 제2전압 발생부(180)에서 발생되며, 상기 제1전압은 전원전압(VDD)레벨을 가지고 제2전압(V2)은 접지레벨(VSS)을 가질 수 있다. 여기서 상기 전원전압(VDD)레벨은 테스트를 위한 전원전압(VDD) 레벨로써, 노멀동작시의 전원전압 레벨보다는 더 높은 레벨을 가질 수 있다.
상기 비트라인들(BL)을 바이어싱하는 이유는 종래의 테스트 동작에서 수행되던 비트라인 센싱동작이나 라이트 동작을 대체할 수 있기 때문이다. 즉, 종래의 경우에는, 비트라인을 통한 스트레스 인가동작으로서 라이트 동작이 필요하였으나, 본 발명에서는 상기 비트라인들(BL)을 바이어싱하는 방법으로 가능할 수 있다. 따라서, 상기 비트라인(BL)의 바이어싱은 종래의 스트레스 인가동작보다는 간편하게 수행될 수 있다.
도 4 내지 도 8에서 설명한 실시예와는 구별되는 다른 실시예에 따르면, 워드라인의 인에이블은 도 4 내지 도 8에서 설명한 방법으로 수행하고, 종래와 같이 라이트 커맨드를 인가하는 방식이 이용될 수 있다. 또 다른 실시예에 따르면, 워드라인의 인에이블은 상술한 바와 같은 방식을 취하고, 상기 워드라인들에 대한 프리차아지 동작을 일정개수의 워드라인들을 동시에 수행하는 방법이 사용될 수 있다. 예를 들어 8개의 워드라인들이 순차적으로 인에이블 상태에 있을 경우에 이들 8개의 워드라인들을 동시에 프리차아지 하는 테스트 방법이 이용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 비트라인을 통한 센싱없이 워드라인을 인에이블 하는 테스트 방법 만으로도 메모리 셀의 커패시터에 스트레스 인가가 가능하므로, 동시에 많은 수의 테스트를 수행하는 테스트 장비의 전류의 한계를 줄일 수 있다. 또한 테스트 소요시간을 획기적으로 줄일 수 있으며, 동시에 내부의 커맨드 발생부 및 카운터를 구비하면, 클럭만으로 테스트가 가능하여 장비의 입출력 핀을 줄일 수 있다. 이에 따라 테스트 비용을 절감하는 등 테스트 효율성을 향상시킬 수 있게 된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 비트라인을 통한 센싱없이 워드라인을 인에이블 하는 테스트 방법 만으로도 메모리 셀의 커패시터에 스트레스 인가가 가능하므로, 동시에 많은 수의 테스트를 수행하는 테스트 장비의 전류의 한계를 줄일 수 있다. 또한 테스트 소요시간을 획기적으로 줄일 수 있으며, 동시에 내부의 커맨드 발생부 및 카운터를 구비하면, 클럭만으로 테스트가 가능하여 장비의 입출력핀을 줄일 수 있다.

Claims (23)

  1. 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치의 번인 테스트 방법에 있어서:
    비트라인들을 통한 데이터 액세스 동작을 수행함이 없이, 순차적으로 인가되는 테스트 어드레스들에 응답하여, 복수개의 워드라인들을 순차적으로 인에이블 시켜 스트레스를 가함에 의해 번인 테스트 동작을 수행하되,
    상기 워드라인들은, 상기 복수개의 메모리 블록들 각각에서 하나씩 순차적으로 선택되어 인에이블됨을 특징으로 하는 번인 테스트 방법.
  2. 청구항 1에 있어서,
    상기 워드라인들은 소속된 메모리 블록을 달리하도록 선택되어 인에이블 됨을 특징으로 하는 번인 테스트 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    상기 테스트 어드레스는 상기 복수개의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록어드레스와, 선택된 메모리 블록내의 복수의 워드라인들 중 어느 하나의 워드라인을 선택하기 위한 라인 어드레스를 구비함을 특징으로 하는 번인 테스트 방법.
  7. 청구항 6에 있어서,
    상기 워드라인들의 선택은,
    상기 라인어드레스를 동일하게 고정하고 상기 블록어드레스를 순차적으로 변화시켜 인가함에 의해, 모든 메모리 블록내의 상기 라인어드레스에 대응되는 워드라인들을 순차적으로 선택하는 제1단계와;
    상기 라인 어드레스를 한 비트 변화시킨 상태에서 상기 제1단계의 동작을 수행하는 제2단계와;
    모든 워드라인이 선택될 때까지 상기 제2단계를 반복적으로 수행하는 제3단계를 구비함에 의해 수행됨을 특징으로 하는 번인 테스트 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치의 번인 테스트 회로에 있어서:
    테스트 모드신호에 응답하여 테스트에 필요한 커맨드들을 발생하는 커맨드 발생부와;
    상기 테스트 모드 신호에 응답하여, 상기 복수개의 메모리 블록들 각각에서 하나씩 순차적으로 테스트 대상 워드라인들을 선택하기 위한 테스트 어드레스를 발생하는 테스트 어드레스 발생부를 구비하며;
    비트라인들을 통한 데이터 액세스 동작을 수행함이 없이 번인 테스트를 수행함을 특징으로 하는 번인 테스트 회로.
  14. 청구항 13에 있어서,
    상기 커맨드 발생부는 일정주기의 테스트 클럭신호에 응답하여 액티브 또는 프리차아지 커맨드들을 발생하되, 상기 액티브 커맨드들은 상기 테스트 클럭신호의 라이징에지시점마다 발생되며, 상기 프리차아지 커맨드들은 대응되는 액티브 커맨드가 발생된 이후 일정스트레스 인가시간이 지난 후에 발생됨을 특징으로 하는 번인 테스트회로.
  15. 청구항 13에 있어서,
    상기 테스트 어드레스는, 상기 복수개의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록어드레스와, 선택된 메모리 블록내의 복수의 워드라인들 중 어느 하나의 워드라인을 선택하기 위한 라인 어드레스를 구비함을 특징으로 하는 번인 테스트 회로.
  16. 청구항 15에 있어서, 상기 테스트 어드레스 발생부는,
    상기 라인 어드레스의 한 비트 카운팅 주기 동안에 상기 블록어드레스의 모든 비트가 순차적으로 카운팅되도록 동작하며, 상기 라인어드레스의 카운팅 주기 동안에는 고정된 라인어드레스에 블록어드레스만 순차적으로 변화시킨 테스트 어드레스를 발생하는 테스트 어드레스 카운터를 구비함을 특징으로 하는 번인 테스트 회로.
  17. 청구항 16에 있어서, 상기 테스트 어드레스 발생부는,
    상기 테스트 어드레스 카운터에서 발생되는 테스트어드레스의 일부비트 또는 전비트를 일정 클럭수만큼 시프트시켜 출력함에 의해 프리차아지 어드레스를 발생하는 클럭 시프터를 더 구비함을 특징으로 하는 번인 테스트회로.
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