JP2002033360A - 半導体ウェハ - Google Patents

Abstract

(57)【要約】 【課題】 テスト時間の短縮化を図ることが可能な半導
体ウェハを提供する。 【解決手段】 被試験半導体ウェハは、各チップ２の列
に対応してダイシングライン３に形成されたテスト配線
４，５と、それぞれテスト配線４，５に接続されたテス
ト端子６，７とを備える。ウェハレベルバーンインテス
ト時は、テスト端子６，７にそれぞれストレス電源電位
ＳＶＣＣおよび接地電位ＧＮＤを与えて全チップ２に同
時に電圧ストレスを与える。したがって、テスト時間が
短くて済む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体ウェハに関
し、特に、それぞれに半導体装置が形成され、互いにダ
イシングラインで分離された複数のチップを含む半導体
ウェハに関する。

【０００２】

【従来の技術】図２６は、従来の被試験半導体ウェハの
構成を示す図である。図２６において、この被試験半導
体ウェハは、半導体ウェハ７１を備え、各半導体ウェハ
７１は複数のチップ７２を含む。各チップ７２上には、
テスト対象となる半導体集積回路装置（ここではＤＲＡ
Ｍとする）が形成されている。

【０００３】図２７は、この被試験半導体ウェハのテス
ト方法を示すフローチャートである。まずステップＳ３
１でｎ個（ただしｎは２以上の整数である）のチップ７
２を選択し、選択した各チップ７２の各パッド（図示せ
ず）にプローブをセットする。次いでステップＳ３２で
各チップ７２上のＤＲＡＭの通常の動作テストを行な
う。たとえばＤＲＡＭの各メモリセルのデータの書込／
読出を行ない、各メモリセルが正常か否かをテストす
る。

【０００４】次にステップＳ３３で通常の電源電圧より
も高いストレス電源電圧をｎ個のチップ７２に同時に印
加する。これにより、各チップ７２上のＤＲＡＭに電圧
ストレスが印加され、初期不良の発生が加速される。

【０００５】次いでステップＳ３４で再度各チップ７２
上のＤＲＡＭの通常の動作テストを行ない、不良なＤＲ
ＡＭを検出する。以上のステップＳ３１〜Ｓ３４を繰返
してウェハ７１上の全チップ７２のテストを行なう。

【０００６】半導体ウェハ７１は、テスト終了後にダイ
シングライン７３に沿って切断されて複数のチップ７２
に分割される。救済不能の不良なチップ７２は廃棄さ
れ、他のチップ７２はパッケージに組込まれて製品とな
る。

【０００７】

【発明が解決しようとする課題】このようなテスト方法
では、ウェハ７１に含まれるチップ７２の数をｍ個（た
だし、ｍは２以上の整数である）とすると、ウェハ１枚
についてステップＳ３１〜Ｓ３４をｍ／ｎ回繰返す必要
がある。ここで、動作テストの時間と同時測定数ｎを一
定とすると、ウェハ１枚当たりのテスト時間はチップ数
ｍおよび電圧ストレス印加時間に比例して増加する。チ
ップ数ｍはプロセスの微細化やウェハ径の増大により増
加する傾向にあるので、テスト時間も長くなる傾向にあ
る。

【０００８】それゆえに、この発明の主たる目的は、テ
スト時間の短縮化を図ることが可能な半導体ウェハを提
供することである。

【０００９】

【課題を解決するための手段】この発明に係る半導体ウ
ェハは、それぞれに半導体装置が形成され、互いにダイ
シングラインで分離された複数のチップを含む半導体ウ
ェハであって、ダイシングライン上に形成されて複数の
チップのうちの少なくとも２つのチップに接続され、半
導体装置をテストするためのテスト信号を伝達するため
のテスト配線を備えたものである。

【００１０】好ましくは、テスト配線は、複数のチップ
の全部に接続されている。また好ましくは、複数のチッ
プは、それぞれが少なくとも２つのチップを含む複数の
グループに分割される。テスト配線は、各グループに対
応して設けられ、対応のグループに属する少なくとも２
つのチップに接続されている。

【００１１】また好ましくは、さらに、テスト配線にテ
スト信号を与えるためのテスト端子が設けられる。

【００１２】また好ましくは、さらに、各チップ上に形
成され、そのチップ上の半導体装置にテスト信号を与え
るとともに、テスト配線にテスト信号を与えるためのテ
ストパッドが設けられる。

【００１３】また好ましくは、テスト配線は２組設けら
れ、２組のテスト配線間には、テスト信号として半導体
装置に電圧ストレスを与えるためのストレス電源電圧が
与えられる。

【００１４】また好ましくは、半導体ウェハの裏面は各
半導体装置の電源ラインと結合され、テスト配線と半導
体ウェハの裏面との間には、テスト信号として半導体装
置に電圧ストレスを与えるためのストレス電源電圧が与
えられる。

【００１５】また好ましくは、半導体装置は、それぞれ
に固有のアドレスが予め割当てられた複数のメモリセ
ル、ストレス電源電圧が与えられたことに応じて活性化
され、予め定められた周波数のクロック信号を生成する
オシレータと、オシレータで生成されたクロック信号の
パルス数をカウントし、そのカウント値によって複数の
メモリセルのアドレスを順次指定し、各メモリセルに電
圧ストレスを与えるためのアドレスカウンタを含む半導
体記憶装置である。

【００１６】また好ましくは、半導体ウェハの裏面は各
半導体装置の電源ラインと結合され、テスト配線は２組
設けられる。２組のテスト配線のうちの一方の組のテス
ト配線と半導体ウェハの裏面との間には、テスト信号と
して半導体装置に電圧ストレスを与えるためのストレス
電源電圧が与えられる。２組のテスト配線のうちの他方
の組のテスト配線には、テスト信号として半導体装置を
駆動させるためのクロック信号が与えられる。

【００１７】また好ましくは、半導体装置は、それぞれ
に固有のアドレスが予め割当てられた複数のメモリセル
と、ストレス電源電圧が与えられたことに応じて活性化
され、テスト配線から与えられたクロック信号のパルス
数をカウントし、そのカウント値によって複数のメモリ
セルのアドレスを順次指定し、各メモリセルに電圧スト
レスを与えるためのアドレスカウンタを含む半導体記憶
装置である。

【００１８】また好ましくは、さらに、各チップ上に形
成され、そのチップ上の半導体装置に電源電位を与える
ための電源パッドと、電源パッドからテスト配線に電流
が流れるのを防止するためのダイオード素子とが設けら
れる。

【００１９】また好ましくは、さらに、各チップ上に形
成され、切断されることによってテスト配線からのテス
ト信号がそのチップ上の半導体装置に伝達されるのを防
止するためのヒューズが設けられる。

【００２０】また好ましくは、ヒューズは、テスト配線
と半導体装置の間に接続される。また好ましくは、さら
に、各チップ上に形成され、ヒューズに電流を流して切
断するためのヒューズ切断用パッドと、各チップ上に形
成されてテスト配線と半導体装置の間に接続され、ヒュ
ーズが切断されたことに応じて非導通になるスイッチン
グ素子とが設けられる。

【００２１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による被試験半導体ウェハの構成を示
す図である。図１において、この被試験半導体ウェハは
半導体ウェハ１を備え、半導体ウェハ１は複数行複数列
に配列された複数のチップ２を含む。各チップ２上に
は、テスト対象である半導体集積回路装置（ここではＤ
ＡＲＭとする）が形成されている。複数のチップ２の間
には、ダイシングライン３が縦横に設けられている。

【００２２】また、半導体ウェハ１の表面には、各チッ
プ２の列に対応して設けられたテスト配線４，５と、複
数のチップ２に共通に設けられたテスト端子６，７とが
形成されている。テスト配線４，５は、対応するチップ
２の列を挟むようにして、そのチップ２の列の両側のダ
イシングライン３，３にそれぞれ配置される。テスト端
子６，７は、半導体ウェハ１の表面周辺部に配置され
る。各テスト配線４は、対応する各チップ２に接続され
るとともに、テスト端子６に接続される。各テスト端子
５は、対応する各チップ２に接続されるとともに、テス
ト端子７に接続される。

【００２３】図２は、チップ２のウェハレベルテストに
関連する部分を示す回路ブロック図である。図２におい
て、このチップ２は、端子Ｔ１，Ｔ２、パッドＰ１〜Ｐ
３、ダイオード１１，１２、抵抗素子１３およびアドレ
ス発生回路１４を含む。

【００２４】端子Ｔ１，Ｔ２は、それぞれ対応のテスト
配線４，５に接続されている。パッドＰ１は、チップ２
内に電源電位ＶＣＣを供給するための電源パッドであ
る。パッドＰ２は、チップ内に接地電位ＧＮＤを供給す
るための接地パッドであり、端子Ｔ２に接続される。パ
ッドＰ３は、ノードＮ１３の電位Ｖ１３を制御するため
の制御パッドである。

【００２５】ダイオード１１は、端子Ｔ１とノードＮ１
３の間に接続され、制御パッドＰ３に「Ｈ」レベルの信
号を与えたときに、ノードＮ１３から端子Ｔ１およびテ
スト配線４を介して電源パッドＰ１が接地されているよ
うな不良な他のチップ２に電流が流れるのを防止するも
のである。

【００２６】ダイオード１２は、端子Ｔ１とパッドＰ１
の間に接続され、電源パッドＰ１に電源電位ＶＣＣを与
えたときに、パッドＰ１から端子Ｔ１およびテスト配線
４を介して電源パッドＰ１が接地されているような不良
な他のチップ２に電流が流れるのを防止するものであ
る。

【００２７】抵抗素子１３は、ノードＮ１３と接地電位
ＧＮＤのラインとの間に接続され、テスト期間以外の期
間にノードＮ１３の電位Ｖ１３を「Ｌ」レベルにするた
めに設けられている。

【００２８】アドレス発生回路１４は、ノードＮ１３の
電位Ｖ１３が「Ｈ」レベルの場合に活性化され、行アド
レス信号ＲＡ０〜ＲＡｉ（ただし、ｉは０以上の整数で
ある）を所定周期でインクリメントしてＤＲＡＭのアド
レスを順次指定する。

【００２９】詳しく説明すると、アドレス発生回路１４
は、図３に示すように、リングオシレータ１５およびア
ドレスカウンタ１６を含む。リングオシレータ１５は、
図４に示すように、直列接続された偶数段のインバータ
２０を含む遅延回路２１と、ＮＡＮＤゲート２２とを含
む。遅延回路２１は、ＮＡＮＤゲート２２の出力ノード
と一方入力ノードとの間に接続される。ＮＡＮＤゲート
２２の他方入力ノードには、ノードＮ１３の電位Ｖ１３
が与えられる。Ｖ１３が「Ｈ」レベルになるとＮＡＮＤ
ゲート２２はインバータとして動作し、ＮＡＮＤゲート
２２の出力信号は、図５に示すように、遅延回路２０の
遅延時間ごとに反転するクロック信号ＣＬＫとなる。

【００３０】アドレスカウンタ１６は、図６に示すよう
に、ＮＡＮＤゲート２３、インバータ２４，２５．０〜
２５．ｉおよびフリップフロップ２６．０〜２６．ｉを
含む。リングオシレータ１５で生成されたクロック信号
ＣＬＫは、ＮＡＮＤゲート２３の一方入力ノードに入力
される。ノードＮ１３の電位Ｖ１３は、ＮＡＮＤゲート
２３の他方入力ノードおよびフリップフロップ２６．０
〜２６．ｉのセット端子／Ｓに入力される。ＮＡＮＤゲ
ート２３の出力信号は、インバータ２４を介して初段フ
リップフロップ２６．０の入力端子Ｔに入力されるとと
もに、その反転入力端子／Ｔに直接入力される。

【００３１】フリップフロップ２６．０〜２６．ｉ−１
の出力端子Ｑおよび反転出力端子／Ｑは、それぞれ後段
のフリップフロップ２６．１〜２６．ｉの入力端子Ｔお
よび反転入力端子／Ｔに接続される。フリップフロップ
２６．０〜２６．ｉの反転出力信号は、それぞれインバ
ータ２５．０〜２５．ｉで反転されて行アドレス信号Ｒ
Ａ０〜ＲＡｉとなる。

【００３２】図７は、図６に示したアドレスカウンタ１
６の動作を示すタイムチャートである。ノードＮ１３の
電位Ｖ１３が「Ｈ」レベルになると、フリップフロップ
２６．０〜２６．ｉの出力信号が「Ｈ」レベルにリセッ
トされるとともに、ＮＡＮＤゲート２３がインバータと
して動作し、クロック信号ＣＬＫがＮＡＮＤゲート２３
およびインバータ２４を介してフリップフロップ２６．
０に入力される。行アドレス信号ＲＡ０〜ＲＡｉは、そ
れぞれ信号ＣＬＫ，ＲＡ０〜ＲＡｉ−１が「Ｈ」レベル
から「Ｌ」レベルに立下がるごとに反転する。したがっ
て、行アドレス信号ＲＡ０〜ＲＡｉは、クロック信号Ｃ
ＬＫの立下がりエッジに同期してインクリメントされ
る。

【００３３】図８は、各チップ２上に形成されているＤ
ＲＡＭの要部を示す回路ブロック図である。図８におい
て、このＤＲＡＭは、メモリアレイ３０、センスアンプ
＋入出力制御回路３１、行デコーダ３５および列デコー
ダ３６を備える。

【００３４】メモリアレイ３０は、行列状に配列された
複数のメモリセルＭＣと、各行に対して設けられたワー
ド線ＷＬと、各列に対応して設けられたビット線対Ｂ
Ｌ，／ＢＬとを含む。メモリセルＭＣは、アクセス用の
ＮチャネルＭＯＳトランジスタと情報記憶用のキャパシ
タとを含む周知のものである。

【００３５】センスアンプ＋入出力制御回路３１は、デ
ータ入出力線対ＩＯ，／ＩＯと、各列に対応して設けら
れた列選択線ＣＳＬ、列選択ゲート３２、センスアンプ
３３およびイコライザ３４とを含む。列選択ゲート３２
は、１対のＮチャネルＭＯＳトランジスタを含む。１対
のＮチャネルＭＯＳトランジスタは、データ入出力線対
ＩＯ，／ＩＯと対応のビット線対ＢＬ，／ＢＬとの間に
接続され、各々のゲートはともに対応の列選択線ＣＳＬ
を介して列デコーダ３６に接続される。

【００３６】センスアンプ３３は、センスアンプ活性化
信号ＳＯＮ，ＺＳＯＰがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになったことに応じて活性化され、対応の
ビット線対ＢＬ，／ＢＬ間に生じた微小電位差を電源電
圧ＶＣＣに増幅する。イコライザ３４は、ビット線イコ
ライズ信号ＢＬＥＱが「Ｈ」レベルになったことに応じ
て活性化され、対応のビット線対ＢＬ，／ＢＬをビット
線電位ＶＢＬ＝ＶＣＣ／２にイコライズする。

【００３７】行デコーダ３５は、行アドレス信号ＲＡ０
〜ＲＡｉに従って、複数のワード線ＷＬのうちのいずれ
かのワード線ＷＬを選択し、そのワード線ＷＬを選択レ
ベルの「Ｈ」レベルにする。これにより、そのワード線
ＷＬに対応する各メモリセルＭＣが活性化され、そのメ
モリセルＭＣのデータの書込／読出が可能になる。

【００３８】列デコーダ３６は、列アドレス信号ＣＡ０
〜ＣＡｉに従って、複数の列選択線ＣＳＬのうちのいず
れかの列選択線ＣＳＬを選択し、その列選択線ＣＳＬを
選択レベルの「Ｈ」レベルにする。これにより、その列
選択線ＣＳＬに対応する列選択ゲート３２が導通し、対
応のビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，
／ＩＯとが結合され、外部とメモリセルＭＣとのデータ
の授受が可能となる。

【００３９】書込動作時は、列デコーダ３６によって列
アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選択線ＣＳ
Ｌが選択されて「Ｈ」レベルにされ、その列の列選択ゲ
ート３２が導通してデータ入出力線対ＩＯ，／ＩＯとビ
ット線対ＢＬ，／ＢＬとが結合される。次いで、書込デ
ータに従ってデータ入出力線ＩＯ，／ＩＯを介してビッ
ト線ＢＬ，／ＢＬのうちの一方が「Ｈ」レベルにされ他
方が「Ｌ」レベルにされる。次いで、行デコーダ３５に
よって行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワー
ド線ＷＬが選択されて「Ｈ」レベルにされ、その行のメ
モリセルＭＣにビット線ＢＬ，／ＢＬの電位が書込まれ
る。ワード線ＷＬが「Ｌ」レベルにされてデータの書込
が終了する。

【００４０】リフレッシュ動作時は、イコライザ３４に
よって各ビット線対ＢＬ，／ＢＬがビット線電位ＶＢＬ
＝ＶＣＣ／２にイコライズされた後、行デコーダ３５に
よって行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワー
ド線ＷＬが選択されて「Ｈ」レベルにされる。これによ
り、その行の各メモリセルＭＣが活性化され、そのメモ
リセルＭＣの記憶データに応じて対応のビット線対Ｂ
Ｌ，／ＢＬに微小電位差が生じる。次いで、センスアン
プ３３によって各ビット線対ＢＬ，／ＢＬ間に電位差が
電源電圧ＶＣＣに増幅され、各メモリセルＭＣにデータ
の再書込が行なわれる。ワード線ＷＬが「Ｌ」レベルに
されて１行分のデータのリフレッシュが終了する。

【００４１】読出動作時は、センスアンプ３３によって
各ビット線対ＢＬ，／ＢＬ間の電位差が電源電圧ＶＣＣ
に増幅されるまでは、リフレッシュ動作と同じである。
次いで、列デコーダ３６によって列アドレス信号ＣＡ０
〜ＣＡｉに応じた列の列選択線ＣＳＬが選択されて
「Ｈ」レベルにされ、その列の列選択ゲート３２が導通
してその列のビット線対ＢＬ，／ＢＬの電位差すなわち
読出データがデータ入出力線対ＩＯ，／ＩＯを介して外
部に出力される。

【００４２】ウェハレベルバーンインテスト時は、アド
レス発生回路１４によって行アドレス信号ＲＡ０〜ＲＡ
ｉが所定周期でインクリメントされ、全ワード線ＷＬが
順次選択され、全行のデータのリフレッシュが行なわれ
る。このとき、電源電圧ＶＣＣの代わりに電源電圧ＶＣ
Ｃよりも高いストレス電源電圧ＳＶＣＣが与えられるの
で、各メモリセルＭＣに電圧ストレスが与えられ、初期
不良が加速される。

【００４３】図９は、この被試験半導体ウェハのテスト
方法を示すフローチャートである。図９において、ステ
ップＳ１でｎチップずつプロービングして通常の動作テ
ストを行なう。このときは、各チップ２のパッドＰ１〜
Ｐ３の各々にプローブを接触させてテストする。パッド
Ｐ１，Ｐ２には、それぞれ電源電圧ＶＣＣおよび接地電
位ＧＮＤが与えられる。パッドＰ３には、「Ｈ」レベル
または「Ｌ」レベルの信号が与えられる。たとえば各メ
モリセルＭＣのデータの書込／読出を行なって各メモリ
セルＭＣが正常か否かをテストする。ウェハ１上のチッ
プ２の数をｍとすると、ｍ／ｎ回テストして全チップ２
のテストを行なう。

【００４４】次いでステップＳ２でウェハ１上の全チッ
プ２に電圧ストレスを与える。このときは、プロービン
グは行なわず、テスト端子６に電源電位ＶＣＣよりも高
いストレス電源電位ＳＶＣＣを与え、テスト端子７に接
地電極にＧＮＤを与える。これにより、各チップ上に形
成されたＤＲＡＭにストレス電源電位ＳＶＣＣおよび接
地電位ＧＮＤが与えられるとともに、アドレス発生回路
１４が活性化され、ウェハレベルバーンインテストが行
なわれる。このとき、ウェハ１上の全チップ２を同時に
テストするので、ｎチップずつプロービングしてテスト
していた従来に比べ、ウェハレベルバーンインテストの
時間が大幅に短縮される。

【００４５】次いでステップＳ３でステップＳ１と同じ
テストを行なって被試験ウェハのテストが終了する。テ
スト終了後は、ダイシングライン３に沿ってダイシング
が行なわれ、テスト配線４，５およびテスト端子６，７
が切断され、各チップ２と他のチップ２が分離される。

【００４６】［実施の形態２］図１０は、この発明の実
施の形態２による被試験半導体ウェハの構成を示す図で
ある。図１０において、この被試験半導体ウェハが図１
の被試験半導体ウェハと異なる点は、半導体ウェハ１の
裏面全体が接地端子として使用されて各チップ２の接地
電位ＧＮＤのラインが半導体ウェハ１の裏面に導通して
いる点と、テスト配線５およびテスト端子７が除去され
ている点である。また、図２で示した端子Ｔ２およびパ
ッドＰ２も不要となる。ただし、半導体ウェハ１はＰ型
に限定される。テスト時は、テスト端子７またはパッド
Ｐ２に接地電位ＧＮＤを印加する代わりに、半導体ウェ
ハ１の裏面に接地電位ＧＮＤを印加する。

【００４７】この実施の形態２では、実施の形態１と同
じ効果が得られるほか、テスト配線およびテスト端子の
数が少なくて済む。

【００４８】図１１は、この実施の形態２の変更例を示
す図である。図１１において、この被試験半導体ウェハ
が図１の被試験半導体ウェハと異なる点は、半導体ウェ
ハ１の裏面全体が電源端子として使用されて各チップ２
の電源電位ＶＣＣのラインが半導体ウェハ１の裏面に導
通している点と、テスト配線４およびテスト端子６が除
去されている点である。また、図２で示した端子Ｔ１お
よびパッドＰ１も不要となる。ただし、半導体ウェハは
Ｎ型に限定される。テスト時は、テスト端子６またはパ
ッドＰ１に電源電位ＶＣＣまたはＳＶＣＣを印加する代
わりに、半導体ウェハ１の裏面に電源電位ＶＣＣまたは
ＳＶＣＣを印加する。

【００４９】この変更例でも、実施の形態２と同じ効果
が得られる。 ［実施の形態３］図１２は、この発明の実施の形態３に
よる被試験半導体ウェハの構成を示す図である。図１２
において、この被試験半導体ウェハが図１の被試験半導
体ウェハと異なる点は、各チップ２がチップ４０で置換
されている点と、半導体ウェハ１の裏面全体が接地端子
として使用されて各チップ４０の接地電位ＧＮＤのライ
ンが半導体ウェハ１１の裏面に導通している点である。
ただし、半導体ウェハ１１はＰ型に限定される。

【００５０】図１３は、チップ４０のウェハレベルテス
トに関連する部分を示す回路ブロック図である。図１３
において、このチップ４０が図２のチップ２と異なる点
は、、端子Ｔ２およびパッドＰ２が除去され、アドレス
発生回路１４がアドレスカウンタ１６で置換され、端子
Ｔ３が追加されている点である。端子Ｔ３は、アドレス
カウンタ１６およびテスト配線５に接続される。

【００５１】ウェハレベルバーンインテスト時は、半導
体ウェハ１の裏面に接地電位ＧＮＤが印加され、テスト
端子６にストレス電源電位ＳＶＣＣが印加され、テスト
端子７にはクロック信号ＣＬＫが与えられる。アドレス
カウンタ１６は、ノードＮ１３の電位Ｖ１３が「Ｈ」レ
ベルになったことに応じて活性化され、クロック信号Ｃ
ＬＫの立下がりエッジに応答して行アドレスＲＡ０〜Ｒ
Ａｉをインクリメントする。

【００５２】この実施の形態３では、各チップ４０にリ
ングオシレータ１５を設ける必要はないので、各チップ
４０の回路構成の簡単化を図ることができる。また、ク
ロック信号ＣＬＫの周期を自由に設定できる。

【００５３】［実施の形態４］図１４は、この発明の実
施の形態４による被試験半導体ウェハの構成を示す図で
ある。図１４において、この被試験半導体ウェハは半導
体ウェハ１を備え、半導体ウェハ１は複数行複数列に配
列された複数のチップ２′を含む。隣接する２つのチッ
プ２′間には、ダイシングライン３が設けられている。

【００５４】また、半導体ウェハ１の表面には、各チッ
プ２′の列に対応して設けられたテスト配線４１，４２
が形成されている。テスト配線４１，４２は互いに異な
る配線層で形成されており、たとえばテスト配線４１は
テスト配線４２よりも上層の形成されている。テスト配
線４１，４２は、対応するチップ２′の列を挟むように
して、そのチップ２′の列の両側のダイシングライン
３，３にそれぞれ配置される。各テスト配線４１，４２
は、対応するチップ２′に接続される。複数のテスト配
線４１は、同じ層の配線４１′によって互いに接続され
る。複数のテスト配線４２は、同じ層の配線４２′によ
って互いに接続される。配線４１′、４２′は、テスト
配線４１，４２と直交してダイシングライン３に配置さ
れる。

【００５５】図１５は、チップ２′のウェハレベルテス
トに関連する部分を示す回路ブロック図である。図１５
において、このチップ２′が図２のチップ２と異なる点
は、パッドＰ４が追加されている点である。パッドＰ４
は、端子Ｔ１に接続され、ウェハレベルバーンインテス
ト時にストレス電源電位ＳＶＣＣを印加するために用い
られる。

【００５６】ウェハレベルバーンインテスト時は、プロ
ーブによって全チップ２′のうちの選択されたチップ
２′のパッドＰ２，Ｐ４にそれぞれ接地電位ＧＮＤおよ
びストレス電源電位ＳＶＣＣが印加される。パッドＰ２
に印加された接地電位ＧＮＤは、端子Ｔ２および配線４
２，４２′を介して他のチップ２′に供給される。パッ
ドＰ４に印加されたストレス電源電位ＳＶＣＣは、端子
Ｔ１および配線４１，４１′を介して他のチップ２′に
供給される。したがって、この実施の形態４では、実施
の形態１と同じ効果が得られるほか、テスト端子６，７
が不要となる。

【００５７】なお、実施の形態２と同様に半導体ウェハ
１の裏面を接地端子とすれば、配線４２，４２′は不要
となる。

【００５８】［実施の形態５］図１６は、この発明の実
施の形態５による被試験半導体ウェハの構成を示す図で
ある。図１６において、この被試験半導体ウェハが図１
４の被試験半導体ウェハと異なる点は、半導体ウェハ１
の裏面全体が接地端子として使用される点と、各チップ
２′がチップ４０′で置換される点である。

【００５９】図１７は、チップ４０′のウェハレベルテ
ストに関連する部分を示す回路ブロック図である。図１
７において、このチップ４０′が図１３のチップ４０と
異なる点は、パッドＰ４，Ｐ５が追加されている点であ
る。

【００６０】パッドＰ４は、端子Ｔ１に接続され、ウェ
ハレベルバーンインテスト時にストレス電源電位ＳＶＣ
Ｃを印加するために用いられる。パッドＰ５は、端子Ｔ
３に接続され、ウェハレベルバーンインテスト時にクロ
ック信号ＣＬＫを与えるために用いられる。

【００６１】ウェハレベルバーンインテスト時は、プロ
ーブによって全チップ４０′のうちの選択されたチップ
４０′のパッドＰ４，Ｐ５にそれぞれストレス電源電位
ＳＶＣＣおよびクロック信号ＣＬＫが与えられる。パッ
ドＰ４に印加されたストレス電源電位ＳＶＣＣは、端子
Ｔ１および配線４１，４１′を介して他のチップ４０′
に供給される。パッドＰ５に与えられたクロック信号Ｃ
ＬＫは、配線４２，４２′を介して他のチップに供給さ
れる。パッドＰ５に与えられたクロック信号ＣＬＫは、
配線４２，４２′を介して他のチップ４０′に供給され
る。半導体ウェハ１の裏面には接地電位ＧＮＤが与えら
れる。

【００６２】したがって、この実施の形態５では、実施
の形態３と同じ効果が得られるほか、テスト端子６，７
が不要となる。

【００６３】［実施の形態６］図１８は、この発明の実
施の形態６による被試験半導体ウェハの構成を示す図で
ある。図１８において、この被試験半導体ウェハが図１
の被試験半導体ウェハと異なる点は、各チップ２がチッ
プ２′で置換されている点と、テスト端子６，７が除去
されている点である。テスト端子６，７が除去されてい
るので、各テスト配線４は他のテスト配線４と絶縁さ
れ、各テスト配線５は他のテスト配線５と絶縁されてい
る。

【００６４】ウェハレベルバーンインテスト時は、各列
において複数のチップ２′のうちの選択されたチップ
２′のパッドＰ２にプローブによって接地電位ＧＮＧが
与えられるとともにパッドＰ４にプローブによってスト
レス電源電位ＳＶＣＣが与えられる。

【００６５】この実施の形態６では、各列ごとに１対の
プローブからその列のチップ２′に電流を供給するの
で、ウェハ１上の全チップ２′に１対のプローブから電
流を供給する場合に比べ、プローブ１つあたりの電流供
給量を低減化することができる。

【００６６】なお、図１９に示すように、２列ごとにテ
スト配線４と４，５と５を接続してもよい。また、図２
０に示すように、ウェハプロセスで使用するマスクの各
１ショット領域Ａに存在する複数（図では３行３列）の
チップ２′に共通にテスト配線４，５を設けてもよい。

【００６７】［実施の形態７］図２１は、この発明の実
施の形態７による被試験半導体ウェハに含まれるチップ
のウェハレベルテストに関連する部分の構成を示す回路
ブロック図である。図２１において、このチップが図２
のチップ２と異なる点は、ヒューズ４３が追加されてい
る点である。ヒューズ４３は、端子Ｔ１とダイオード１
１，１２のアノードとの間に接続されている。他の構成
は、実施の形態１の被試験半導体ウェハと同じである。

【００６８】図２２は、この被試験半導体ウェハのテス
ト方法を示すフローチャートである。ステップＳ１で
は、図９を用いて説明した実施の形態１と同じ動作が行
なわれる。このとき電源電位ＶＣＣのラインと接地電位
ＧＮＤのラインとの間に過大電流が流れるような不良チ
ップを検出し、ステップＳ１１でそのチップのヒューズ
４２をレーザトリミングによって切断する。

【００６９】次いでステップＳ２でテスト端子６，７に
それぞれストレス電源電位ＳＶＣＣおよび接地電位ＧＮ
Ｄを印加して不良チップ以外の各チップに電圧ストレス
を与える。ステップＳ３では、ステップＳ１と同じ動作
が行なわれる。

【００７０】この実施の形態７では、不良チップのヒュ
ーズ４２を切断するので、不良チップに過大電流が流れ
てストレス電源電位ＳＶＣＣが低下するのを防止するこ
とができ、不良チップの数に関係なく正常なストレス印
加を行なうことができる。ただし、不良チップのヒュー
ズ４２を切断する工程が１つ増えるので、テスト時間が
長くなる。

【００７１】［実施の形態８］図２３は、この発明の実
施の形態８による被試験半導体ウェハに含まれるチップ
５１のウェハレベルテストに関連する部分の構成を示す
回路ブロック図である。

【００７２】図２３において、このチップ５１が図２の
チップ２と異なる点は、ヒューズ回路５２およびパッド
Ｐ６が追加されている点である。ヒューズ回路５２の入
力ノード５２ａは端子Ｔ１に接続され、その出力ノード
５２ｂはダイオード１１，１２のアノードに接続され、
その制御ノード５２ｃはパッドＰ６に接続される。

【００７３】ヒューズ回路５２は、図２４に示すよう
に、ノード５２ａ，５２ｃ間に直列接続されたダイオー
ド５３および抵抗素子５４と、ノード５２ｃと接地電位
ＧＮＤのラインとの間に接続されたヒューズ５５と、ノ
ード５２ａ，５２ｂ間に接続されたＰチャネルＭＯＳト
ランジスタ５６とを含む。ＰチャネルＭＯＳトランジス
タ５６のゲートは、ノード５２ｃに接続される。

【００７４】チップ５１が正常な場合は、パッドＰ６が
フローティング状態にされ、ヒューズ５５は切断されな
い。端子Ｔ１にストレス電源電位ＳＶＣＣが印加される
と、ノード５２ｃが「Ｌ」レベルになってＰチャネルＭ
ＯＳトランジスタ５６が導通する。この場合は、チップ
５１はチップ２と同じ構成になる。

【００７５】チップ５１が不良な場合は、パッドＰ６に
電圧が印加され、パッドＰ６から接地電位ＧＮＤのライ
ンに流れる電流によってヒューズ５５が切断される。端
子Ｔ１にストレス電源電位ＳＶＣＣが印加されると、ノ
ード５２ｃが「Ｈ」レベルになってＰチャネルＭＯＳト
ランジスタ５６が非導通になる。他の構成は、実施の形
態１の被試験半導体ウェハと同じである。

【００７６】図２５は、この被試験半導体ウェハのテス
ト方法を示すフローチャートである。図２５において、
ステップＳ１でｎチップずつプロービングして通常の動
作テストを行なう。このときは、各チップ５１のパッド
Ｐ１〜Ｐ３，Ｐ６の各々にプローブを接触させてテスト
する。パッドＰ１，Ｐ２には、それぞれ電源電位ＶＣＣ
および接地電位ＧＮＤが与えられる。パッドＰ３には、
「Ｈ」レベルまたは「Ｌ」レベルの信号が与えられる。
たとえば各メモリセルＭＣのデータの書込／読出を行な
って各メモリセルＭＣが正常か否かをテストする。電源
電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に
過大電流が流れる不良チップ５１が検出された場合は、
その不良チップ５１のパッドＰ６に電圧を印加してヒュ
ーズ５５を切断する。ウェハ１上のチップ５１の数をｍ
とすると、ｍ／ｎ回テストして全チップ５１のテストを
行なう。

【００７７】次いでステップＳ２でウェハ１の全チップ
５１に電圧ストレスを与える。このときは、プロービン
グは行なわず、テスト端子６，７にそれぞれストレス電
源電位ＳＶＣＣおよび接地電位ＧＮＤを与える。これに
より、各チップ５１上に形成されたＤＲＡＭにストレス
電源電位ＳＶＣＣおよび接地電位ＧＮＤが与えられると
ともに、アドレス発生回路１４が活性化され、ウェハレ
ベルバーンインテストが行なわれる。このとき、不良な
チップ５１のヒューズ５５が切断されてＰチャネルＭＯ
Ｓトランジスタ５６が非導通になっているので、不良チ
ップ５１に過大電流が流れてストレス電源電位ＳＶＣＣ
が低下するのを防止することができ、不良チップ５１の
数に関係なく正常なストレス印加を行なうことができ
る。

【００７８】次いでステップＳ３でｎチップずつプロー
ビングして通常の動作テストを行ない、被試験半導体ウ
ェハのテストを終了する。

【００７９】この実施の形態８では、実施の形態７と同
じ効果が得られるほか、被試験半導体ウェハをテスタに
セットした状態でパッドＰ６に電圧が印加することによ
ってヒューズ５５を切断できるので、被試験半導体ウェ
ハをレーザ装置にセットしてヒューズ４２を切断する必
要がある実施の形態７に比べ、テスト工程の簡単化およ
びテスト時間の短縮化を図ることができる。

【００８０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８１】

【発明の効果】以上のように、この発明に係る半導体ウ
ェハでは、ダイシングライン上に形成されて複数のチッ
プのうちの少なくとも２つのチップに接続され、半導体
装置をテストするためのテスト信号を伝達するためのテ
スト配線が設けられる。したがって、テスト配線で接続
された少なくとも２つのチップを同時にテストできるの
で、テスト時間の短縮化を図ることができる。

【００８２】好ましくは、テスト配線は複数のチップの
全部に接続される。この場合は、半導体ウェハに含まれ
る全チップを同時にテストすることができる。

【００８３】また好ましくは、複数のチップはそれぞれ
少なくとも２つのチップを含む複数のグループに分割さ
れ、テスト配線は各グループに対応して設けられて対応
のグループに属する少なくとも２つのチップに接続され
る。この場合は、各グループに含まれる少なくとも２つ
のチップを同時にテストできる。

【００８４】また好ましくは、テスト配線にテスト信号
を与えるためのテスト端子がさらに設けられる。この場
合は、テスト配線にテスト信号を容易に与えることがで
きる。

【００８５】また好ましくは、各チップ上に形成され、
そのチップ上の半導体装置にテスト信号を与えるととも
に、テスト配線にテスト信号を与えるためのテストパッ
ドがさらに設けられる。この場合は、テスト端子を別途
設ける必要がないので、半導体ウェハの表面を有効に活
用できる。

【００８６】また好ましくは、テスト配線は２組設けら
れ、２組のテスト配線間には、テスト信号として半導体
装置に電圧ストレスを与えるためのストレス電源電圧が
与えられる。この場合は、各半導体装置に電圧ストレス
を容易に与えることができる。

【００８７】また好ましくは、半導体ウェハの裏面は各
半導体装置の電源ラインに結合され、テスト配線と半導
体裏面との間には、テスト信号として半導体装置に電圧
ストレスを与えるためのストレス電源電圧が与えられ
る。この場合は、１組のテスト配線で各半導体装置に電
圧ストレスを印加することができる。

【００８８】また好ましくは、半導体装置は、それぞれ
に固有のアドレスが予め割当てられた複数のメモリセル
と、ストレス電源電圧が与えられたことに応じて活性化
され、所定周波数のクロック信号を生成するオシレータ
と、オシレータで生成されたクロック信号のパルス数を
カウントし、そのカウント値によって複数のメモリセル
のアドレスを順次指定し、各メモリセルに電圧ストレス
を与えるためのアドレスカウンタとを含む半導体記憶装
置である。この場合は、テスト配線にストレス電源電圧
を与えることで、各メモリセルに電圧ストレスを与える
ことができる。

【００８９】また好ましくは、半導体ウェハの裏面は各
半導体装置の電源ラインと結合され、テスト配線は２組
設けられ、２組のテスト配線のうち一方の組のテスト配
線と半導体ウェハの裏面との間には、テスト信号として
ストレス電源電圧が与えられ、他方の組のテスト配線に
はテスト信号として半導体装置を駆動させるためのクロ
ック信号が与えられる。この場合は、２組のテスト配線
で各半導体装置にストレス電源電圧およびクロック信号
を与えることができる。

【００９０】また好ましくは、半導体装置は、それぞれ
に固有のアドレスが予め割当てられた複数のメモリセル
と、ストレス電源電圧が与えられたことに応じて活性化
され、テスト配線から与えられたクロック信号のパルス
数をカウントし、そのカウント値によって複数のメモリ
セルのアドレスを順次指定し、各メモリセルに電圧スト
レスを与えるためのアドレスカウンタを含む半導体記憶
装置である。この場合は、各半導体記憶装置にオシレー
タを設ける必要がなく、かつクロック信号の周波数を自
由に設定することができる。

【００９１】また、好ましくは、各チップ上に形成さ
れ、そのチップ上の半導体装置に電源電位を与えるため
の電源パッドと、電源パッドからテスト配線に電流が流
れるのを防止するためのダイオード素子とがさらに設け
られる。この場合は、各半導体装置に個別に電源電圧を
与えることができ、また、電源パッドからテスト配線を
介して他の不良半導体装置に過大電流が流れるのを防止
することができる。

【００９２】また好ましくは、各チップ上に形成され、
切断されることによってテスト配線からのテスト信号が
そのチップ上の半導体装置に伝達されるのを防止するた
めのヒューズがさらに設けられる。この場合は、テスト
配線から不良半導体装置に過大電流が流れるのを防止す
ることができる。

【００９３】また好ましくは、ヒューズは、テスト配線
と半導体装置の間に接続される。この場合は、簡単な構
成でテスト配線から不良半導体装置に過大電流が流れる
のを防止することができる。

【００９４】また好ましくは、各チップに形成され、ヒ
ューズに電流を流して切断するためのヒューズ切断用パ
ッドと、各チップ上に形成されてテスト配線と半導体装
置の間に接続され、ヒューズが切断されたことに応じて
非導通になるスイッチング素子とがさらに設けられる。
この場合は、半導体ウェハをレーザ装置まで移送せずに
ヒューズを切断できるので、ヒューズを切断するための
時間が短くて済む。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による被試験半導体
ウェハの構成を示す図である。

【図２】 図１に示したチップのウェハレベルテストに
関連する部分の構成を示す回路ブロック図である。

【図３】 図２に示したアドレス発生回路の構成を示す
ブロック図である。

【図４】 図３に示したリングオシレータの構成を示す
回路図である。

【図５】 図４に示したリングオシレータの動作を示す
タイムチャートである。

【図６】 図３に示したアドレスカウンタの構成を示す
回路ブロック図である。

【図７】 図６に示したアドレスカウンタの動作を示す
タイムチャートである。

【図８】 図１に示したチップ上に形成されたＤＲＡＭ
の要部を示す回路ブロック図である。

【図９】 図１に示した被試験半導体ウェハのテスト方
法を示すフローチャートである。

【図１０】 この発明の実施の形態２による被試験半導
体ウェハの構成を示す図である。

【図１１】 実施の形態２の変更例を示す図である。

【図１２】 この発明の実施の形態３による被試験半導
体ウェハの構成を示す図である。

【図１３】 図１２に示したチップのウェハレベルテス
トに関連する部分を示す回路ブロック図である。

【図１４】 この発明の実施の形態４による被試験半導
体ウェハの構成を示す図である。

【図１５】 図１４に示したチップのウェハレベルテス
トに関連する部分の構成を示す回路ブロック図である。

【図１６】 この発明の実施の形態５による被試験半導
体ウェハの構成を示す図である。

【図１７】 図１６に示したチップのウェハレベルテス
トに関連する部分の構成を示す回路ブロック図である。

【図１８】 この発明の実施の形態６による被試験半導
体ウェハの構成を示す図である。

【図１９】 実施の形態６の変更例を示す図である。

【図２０】 実施の形態６の他の変更例を示す図であ
る。

【図２１】 この発明の実施の形態７による被試験半導
体ウェハに含まれるチップのウェハレベルテストに関連
する部分の構成を示す回路ブロック図である。

【図２２】 図２１で説明した被試験半導体ウェハのテ
スト方法を示すフローチャートである。

【図２３】 この発明の実施の形態８による被試験半導
体ウェハに含まれるチップのウェハレベルテストに関連
する部分の構成を示す回路ブロック図である。

【図２４】 図２３に示したヒューズ回路の構成を示す
回路図である。

【図２５】 図２３で説明した被試験半導体ウェハのテ
スト方法を示すフローチャートである。

【図２６】 従来の被試験半導体ウェハの構成を示す図
である。

【図２７】 図２６に示した被試験半導体ウェハのテス
ト方法を示すフローチャートである。

【符号の説明】

１，７１ 半導体ウェハ、２，２′，４０，４０′，５
１，７２ チップ、３ダイシングライン、４，５，４
１，４１′，４２，４２′ テスト配線、６，７ テス
ト端子、Ｔ１〜Ｔ３ 端子、Ｐ１〜Ｐ６ パッド、１
１，１２，５３ダイオード、１３，５４ 抵抗素子、１
４ アドレス発生回路、１５ リングオシレータ、１６
アドレスカウンタ、２０，２４，２５．０〜２５．ｉ
インバータ、２１ 遅延回路、２２，２３ ＮＡＮＤ
ゲート、２６．０〜２６．ｉ フリップフロップ、３０
メモリアレイ、３１ センスアンプ＋入出力制御回
路、３２ 列選択ゲート、３３ センスアンプ、３４
イコライザ、３５ 行デコーダ、３６ 列デコーダ、Ｍ
Ｃ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビッ
ト線対、４３，５５ ヒューズ、５２ ヒューズ回路、
５６ ＰチャネルＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA07 AB02 AD01 AD07 AG07 AK04 AK15 4M106 AA01 AA08 AB07 AC01 AD02 AD13 AD22 AD23 BA14 BA20 CA01 CA56 5F038 CA13 CD02 DF05 DT18 EZ20

Claims (14)

【特許請求の範囲】
1. 【請求項１】 それぞれに半導体装置が形成され、互い
   にダイシングラインで分離された複数のチップを含む半
   導体ウェハであって、 前記ダイシングライン上に形成されて前記複数のチップ
   のうちの少なくとも２つのチップに接続され、前記半導
   体装置をテストするためのテスト信号を伝達するための
   テスト配線を備える、半導体ウェハ。
2. 【請求項２】 前記テスト配線は、前記複数のチップの
   全部に接続されている、請求項１に記載の半導体ウェ
   ハ。
3. 【請求項３】 前記複数のチップは、それぞれが少なく
   とも２つのチップを含む複数のグループに分割され、 前記テスト配線は、各グループに対応して設けられ、対
   応のグループに属する少なくとも２つのチップに接続さ
   れている、請求項１に記載の半導体ウェハ。
4. 【請求項４】 さらに、前記テスト配線に前記テスト信
   号を与えるためのテスト端子を備える、請求項１から請
   求項３のいずれかに記載の半導体ウェハ。
5. 【請求項５】 さらに、各チップ上に形成され、そのチ
   ップ上の半導体装置に前記テスト信号を与えるととも
   に、前記テスト配線に前記テスト信号を与えるためのテ
   ストパッドを備える、請求項１から請求項３のいずれか
   に記載の半導体ウェハ。
6. 【請求項６】 前記テスト配線は２組設けられ、前記２
   組のテスト配線間には、テスト信号として前記半導体装
   置に電圧ストレスを与えるためのストレス電源電圧が与
   えられる、請求項１から請求項５のいずれかに記載の半
   導体ウェハ。
7. 【請求項７】 前記半導体ウェハの裏面は各半導体装置
   の電源ラインと結合され、 前記テスト配線と前記半導体ウェハの裏面との間には、
   テスト信号として前記半導体装置に電圧ストレスを与え
   るためのストレス電源電圧が与えられる、請求項１から
   請求項５のいずれかに記載の半導体ウェハ。
8. 【請求項８】 前記半導体装置は、 それぞれに固有のアドレスが予め割当てられた複数のメ
   モリセル、 前記ストレス電源電圧が与えられたことに応じて活性化
   され、予め定められた周波数のクロック信号を生成する
   オシレータ、および前記オシレータで生成されたクロッ
   ク信号のパルス数をカウントし、そのカウント値によっ
   て前記複数のメモリセルのアドレスを順次指定し、各メ
   モリセルに電圧ストレスを与えるためのアドレスカウン
   タを含む半導体記憶装置である、請求項６または請求項
   ７に記載の半導体ウェハ。
9. 【請求項９】 前記半導体ウェハの裏面は各半導体装置
   の電源ラインと結合され、 前記テスト配線は２組設けられ、 前記２組のテスト配線のうちの一方の組のテスト配線と
   前記半導体ウェハの裏面との間には、テスト信号として
   前記半導体装置に電圧ストレスを与えるためのストレス
   電源電圧が与えられ、 前記２組のテスト配線のうちの他方の組のテスト配線に
   は、テスト信号として前記半導体装置を駆動させるため
   のクロック信号が与えられる、請求項１から請求項５の
   いずれかに記載の半導体ウェハ。
10. 【請求項１０】 前記半導体装置は、 それぞれに固有のアドレスが予め割当てられた複数のメ
    モリセル、および前記ストレス電源電圧が与えられたこ
    とに応じて活性化され、前記テスト配線から与えられた
    クロック信号のパルス数をカウントし、そのカウント値
    によって前記複数のメモリセルのアドレスを順次指定
    し、各メモリセルに電圧ストレスを与えるためのアドレ
    スカウンタを含む半導体記憶装置である、請求項９に記
    載の半導体ウェハ。
11. 【請求項１１】 さらに、各チップ上に形成され、その
    チップ上の半導体装置に電源電位を与えるための電源パ
    ッド、および前記電源パッドから前記テスト配線に電流
    が流れるのを防止するためのダイオード素子を備える、
    請求項１から請求項１０のいずれかに記載の半導体ウェ
    ハ。
12. 【請求項１２】 さらに、各チップ上に形成され、切断
    されることによって前記テスト配線からのテスト信号が
    そのチップ上の半導体装置に伝達されるのを防止するた
    めのヒューズを備える、請求項１から請求項１１のいず
    れかに記載の半導体ウェハ。
13. 【請求項１３】 前記ヒューズは、前記テスト配線と前
    記半導体装置の間に接続される、請求項１２に記載の半
    導体ウェハ。
14. 【請求項１４】 さらに、各チップ上に形成され、前記
    ヒューズに電流を流して切断するためのヒューズ切断用
    パッド、および各チップ上に形成されて前記テスト配線
    と前記半導体装置の間に接続され、前記ヒューズが切断
    されたことに応じて非導通になるスイッチング素子を備
    える、請求項１２に記載の半導体ウェハ。