JP2011204708A - 半導体ウェハ - Google Patents

Abstract

【課題】テストパッドの数を減らすことができ、かつウェハ状態で各トランジスタを個別にテストすることができる半導体ウェハを得る。
【解決手段】半導体ウェハ１内に複数の半導体装置２が行列状に配置されている。複数の半導体装置２を分離するためのダイシングライン３が設けられている。各半導体装置２は、複数のトランジスタ４を含む。複数のトランジスタ４のコレクタ（第１端子）に、それぞれ個別に複数のテストパッド５（第１テストパッド）が接続されている。複数のトランジスタ４のエミッタ（第２端子）に接地電極１１が共通に接続されている。複数のトランジスタ４のベース（制御端子）に、ダイシングライン３内を通る配線６を介して、共通にテストパッド７（第２テストパッド）が接続されている。
【選択図】図２

Description

本発明は、半導体装置の特性評価用のテストパッドを備えた半導体ウェハに関する。

半導体ウェハ上に、複数の半導体装置と、半導体装置の端子に接続されたテストパッドとが形成される。そして、テストプローブからテストパッドに電圧を印加することで、ウェハ状態で半導体装置の特性評価テストが行われる。また、複数の半導体装置の端子に１つのテストパッドを共通に接続して、複数の半導体装置を同時にテストすることが提案されている（例えば、特許文献１参照）。

特開２００２−３３３６０号公報

１つの半導体装置が複数のトランジスタを含む場合がある。例えば２段増幅器は２つのトランジスタを含む。このような場合に、各トランジスタのベース及びコレクタにテストパッドを個別に設けると、半導体装置の面積に占めるテストパッドの面積が大きくなり、チップサイズが大きくなる。また、ベース・エミッタ間に電圧を印加してトランジスタにストレスを与えるテストの場合は、各トランジスタのベース及びコレクタに個別に電圧を印加する必要はない。

そこで、複数のトランジスタのベースに共通にベース用テストパッドを接続し、複数のトランジスタのコレクタに共通にコレクタ用テストパッドを接続することが考えられる。しかし、このような構成では、テストパッドの数を減らすことはできるが、ウェハ状態で各トランジスタを個別にテストすることはできない。

本発明は、上述のような課題を解決するためになされたもので、その目的は、テストパッドの数を減らすことができ、かつウェハ状態で各トランジスタを個別にテストすることができる半導体ウェハを得るものである。

本発明は、行列状に配置された複数の半導体装置と、前記複数の半導体装置を分離するためのダイシングラインと、各半導体装置に含まれる複数のトランジスタと、前記複数のトランジスタの第１端子にそれぞれ個別に接続された複数の第１テストパッドと、前記複数のトランジスタの第２端子に共通に接続された接地電極と、前記ダイシングライン内を通る配線と、前記配線を介して前記複数のトランジスタの制御端子に共通に接続された第２テストパッドとを備えることを特徴とする半導体ウェハである。

本発明により、テストパッドの数を減らすことができ、かつウェハ状態で各トランジスタを個別にテストすることができる。

実施の形態１に係る半導体ウェハを示す平面図である。 図１の破線で囲った部分を示す拡大平面図である。 実施の形態１に係る半導体ウェハを示す拡大断面図である。 実施の形態２に係る半導体ウェハを示す拡大平面図である。 実施の形態２に係るベース用テストパッドの近傍を示す拡大平面図である。 実施の形態２の変形例に係るベース用テストパッドの近傍を示す拡大平面図である。 実施の形態３に係る半導体ウェハを示す拡大斜視図である。 実施の形態４に係る半導体ウェハを示す拡大平面図である。 実施の形態５に係る半導体ウェハを示す拡大平面図である。 実施の形態６に係る半導体ウェハを示す拡大平面図である。

本発明の実施の形態に係る半導体ウェハについて図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係る半導体ウェハを示す平面図である。図２は、図１の破線で囲った部分を示す拡大平面図である。

半導体ウェハ１内に複数の半導体装置２が行列状に配置されている。隣接する半導体装置２は、ダイシングライン３により隔離されている。ダイシングライン３は、後の工程で複数の半導体装置２を分離するために用いられる。

各半導体装置２は、複数のトランジスタ４を含む。複数のトランジスタ４のコレクタ（第１端子）に、それぞれ個別に複数のテストパッド５（第１テストパッド）が接続されている。複数のトランジスタ４のベース（制御端子）に、配線６を介して、共通に１つのテストパッド７（第２テストパッド）が接続されている。配線６はダイシングライン３内を通る。テストパッド７は、ダイシングライン３上に配置されている。具体的には、テストパッド７は、２つのダイシングライン３が交差する交差点に配置されている。

図３は、実施の形態１に係る半導体ウェハを示す拡大断面図である。非導電性の半導体基板８上にエピタキシャル層９が形成されている。このエピタキシャル層９にトランジスタ４が形成されている。複数のトランジスタ４のエミッタ（第２端子）は、それぞれ半導体基板８を貫通するビアホール１０を介して、半導体基板８の裏面の接地電極１１に共通に接続されている。接地電極１１は金などからなる。各トランジスタ４のエミッタは、ビアホール１０及び接地電極１１を介して接地される。

続いて、半導体ウェハのテストについて説明する。テストパッド７にテストプローブを接触させ、複数のトランジスタ４について、ベース・エミッタ間に電圧を印加してトランジスタ４にストレスを与えるテストを同時に行う。また、何れか１つのテストパッド５にテストプローブを接触させてコレクタ電圧を供給して、各トランジスタ４を個別にテストする。

テストを行った後、半導体ウェハ１はダイシングライン３に沿ってダイシングされ、個々の半導体装置２に分離される。このダイシングによりダイシングライン３内を通る配線６は断線されるので、各トランジスタ４のベースは分離される。従って、ダイシング後の個片チップでは、各トランジスタ４のベースにバイアス回路で発生させた電位を供給することができる。なお、ダイシングライン３上にテストパッド７が配置されているが、連続的に配置されているわけではないので、テストパッド７はダイシングを妨げない。

以上説明したように、本実施の形態では、各半導体装置２の複数のトランジスタ４のベースに共通に１つのテストパッド７が接続されている。これにより、テストパッドの数を減らすことができる。従って、チップサイズを縮小することができる。そして、１つのテストパッド７にテストプローブを接触させれば、複数のトランジスタ４について、ベース・エミッタ間に電圧を印加してトランジスタ４にストレスを与えるテストを同時に行うことができる。この結果、テスト時間を削減することができる。

また、複数のトランジスタ４のコレクタには、それぞれ個別に複数のテストパッド５が接続されている。これにより、各トランジスタ４のコレクタにテストプローブから個別に電圧を供給することができる。従って、ウェハ状態で各トランジスタ４を個別にテストすることができる。

また、テストパッド７がダイシングライン３上に配置されているため、チップサイズを縮小することができる。さらに、テストパッド７は、２つのダイシングライン３が交差する交差点に規則正しく配置されているため、テストプローブが移動してもテストパッド７にテストプローブを容易に当てることができる。

実施の形態２．
図４は、実施の形態２に係る半導体ウェハを示す拡大平面図である。図５は、実施の形態２に係るテストパッド７の近傍を示す拡大平面図である。

実施の形態２では、図４に示すように、テストパッド７が半導体装置２内に配置されている。この場合、ダイシングライン３内の配線６とテストパッド７を通常の配線で接続すると、ダイシング後のチップ側面にチップ内の配線がむき出しになる。この結果、ダイボンド時にＧＮＤとショートする可能性がある。

そこで、実施の形態２では、図５に示すように、配線６とテストパッド７をエアブリッジ１２により接続する。これにより、ダイシング時にエアブリッジ１２が飛散し、ダイシング後のチップ側面にチップ内の配線がむき出しになることはない。また、寄生容量を低減できるため、トランジスタ４部分の容量を精度良く測定することができる。

図６は、実施の形態２の変形例に係るテストパッド７の近傍を示す拡大平面図である。図５の構成と異なり、エアブリッジ１２に切り欠き１３が設けられている。これにより、ダイシング時にエアブリッジ１２を確実に飛散させることができる。

実施の形態３．
図７は、実施の形態３に係る半導体ウェハを示す拡大斜視図である。図７に示すように、半導体基板８上のエピタキシャル層９に選択的に絶縁注入又はエッチングを行うことで絶縁領域１４を形成する。この絶縁領域１４以外は導電領域１５である。実施の形態２のエアブリッジ１２の代わりに、エピタキシャル層９の導電領域１５により、配線６とテストパッド７を接続する。その他の構成は実施の形態２と同じである。これにより、実施の形態２と同様に、ダイシング後のチップ側面にチップ内の配線がむき出しになることはない。

また、蒸着配線は化合物半導体上に比較的厚く形成されるため、ダイシングライン３上に蒸着配線を形成するとダイシングしにくくなる。それに比べ、エピタキシャル層９の導電領域１５は金属ではないので、ダイシングが容易である。

実施の形態４．
図８は、実施の形態４に係る半導体ウェハを示す拡大平面図である。ダイシングライン３内の配線６は、ダイシングライン３の中心線１６と交差するように中心線１６に対して斜めに配置されている。

もしダイシングライン３内の配線６がダイシングライン３と並行に配置されていると、ダイシングがダイシングライン３の中心線１６からずれた場合に、配線６が完全に分離されない。このため、ダイシング後のチップ個片において各トランジスタ４のベースが共通接続されたままになる。

これに対して、実施の形態４では、配線６は、ダイシングライン３の中心線と交差するように中心線に対して斜めに配置されている。これにより、ダイシングがダイシングライン３の中心線１６からずれた場合でも、配線６を確実に切断することができる。従って、ダイシング後のチップ個片において各トランジスタ４のベースを確実に分離できる。

実施の形態５．
図９は、実施の形態５に係る半導体ウェハを示す拡大平面図である。実施の形態５では、ダイシングライン３を挟んで隣接した半導体装置２について、テストパッド７を共通化している。これにより、テストパッド７を更に削減することができる。

そして、１つのテストパッド７にテストプローブを接触させれば、隣接した半導体装置２に含まれる複数のトランジスタ４について、ベース・エミッタ間に電圧を印加してトランジスタ４にストレスを与えるテストを同時に行うことができる。この結果、テスト時間を更に削減することができる。その他、実施の形態１と同様の効果も得ることができる。

実施の形態６．
図１０は、実施の形態６に係る半導体ウェハを示す拡大平面図である。実施の形態６では、ウェハ上のある領域又は全部の半導体装置２について、テストパッド７を共通化している。これにより、テストパッド７を実施の形態５よりも更に削減することができる。

そして、１つのテストパッド７にテストプローブを接触させれば、ウェハ上のある領域又は全部の半導体装置２に含まれる複数のトランジスタ４について、ベース・エミッタ間に電圧を印加してトランジスタ４にストレスを与えるテストを同時に行うことができる。この結果、テスト時間を更に削減することができる。その他、実施の形態１と同様の効果も得ることができる。

なお、実施形態１〜６では、トランジスタ４としてバイポーラトランジスタを例にして説明した。本発明はこれに限定されず、トランジスタ４としてＦＥＴ（Field Effect Transistor）を用いてもよい。

１ 半導体ウェハ
２ 半導体装置
３ ダイシングライン
４ トランジスタ
５ テストパッド（第１テストパッド）
６ 配線
７ テストパッド（第２テストパッド）
９ エピタキシャル層
１１ 接地電極
１２ エアブリッジ
１３ 切り欠き
１５ 導電領域
１６ 中心線

Claims (8)

1. 行列状に配置された複数の半導体装置と、
   前記複数の半導体装置を分離するためのダイシングラインと、
   各半導体装置に含まれる複数のトランジスタと、
   前記複数のトランジスタの第１端子にそれぞれ個別に接続された複数の第１テストパッドと、
   前記複数のトランジスタの第２端子に共通に接続された接地電極と、
   前記ダイシングライン内を通る配線と、
   前記配線を介して前記複数のトランジスタの制御端子に共通に接続された第２テストパッドとを備えることを特徴とする半導体ウェハ。
2. 前記第２テストパッドは、前記ダイシングライン上に配置されていることを特徴とする請求項１に記載の半導体ウェハ。
3. 前記第２テストパッドは、２つの前記ダイシングラインが交差する交差点に配置されていることを特徴とする請求項２に記載の半導体ウェハ。
4. 前記第２テストパッドは、前記半導体装置内に配置され、
   前記配線と前記第２テストパッドは、エアブリッジにより接続されていることを特徴とする請求項１に記載の半導体ウェハ。
5. 前記エアブリッジに切り欠きが設けられていることを特徴とする請求項４に記載の半導体ウェハ。
6. 前記第２テストパッドは、前記半導体装置内に配置され、
   前記配線と前記第２テストパッドは、エピタキシャル層の導電領域により接続されていることを特徴とする請求項１に記載の半導体ウェハ。
7. 前記配線は、前記ダイシングラインの中心線と交差するように前記中心線に対して斜めに配置されていることを特徴とする請求項１〜６の何れか１項に記載の半導体ウェハ。
8. 前記複数の半導体装置の一部又は全部の半導体装置について前記第２テストパッドを共通化していることを特徴とする請求項１〜７の何れか１項に記載の半導体ウェハ。

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