JP2015055550A - 半導体測定装置 - Google Patents
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Abstract
【課題】高精度な測定を可能にした半導体測定装置を提供する。【解決手段】半導体測定装置は、半導体装置の第1の面に位置する第1電極に電気的に接続される第1センス端子と、半導体装置の第1電極に電気的に接続される第1フォース端子と、半導体装置の第1の面とは反対側の第2の面に位置する第2電極に電気的に接続される第2センス端子と、半導体装置の第2電極に電気的に接続される第2フォース端子とを備える。第2フォース端子は、第2センス端子の各々の周囲に複数個ずつ配置されている。【選択図】図6
Description
本明細書に記載の実施の形態は、半導体測定装置に関する。
電子機器の軽量化及び省スペース化の要求に対応するため、半導体製品の需要は、樹脂封止された外囲器を有する半導体チップから、ウエハから切り出したベアチップの形状の製品へと移行している。ベアチップ製品のテストは、ウエハからダイシングにより切り出す前にウエハ単位で実行することもできるし、ダイシング後にチップ単位で実行することもできる。ただし、ベアチップ製品のテストは、樹脂封止した外囲器型の製品に比べ制約事項が多く、特にパワーMOSFETなどにおけるオン電圧の測定やオン抵抗の測定は、高精度な測定が難しい。
以下に記載する実施の形態は、高精度な測定を可能にした半導体測定装置を提供するものである。
以下に説明する実施の形態の半導体測定装置は、半導体装置の第1の面に位置する第1電極に電気的に接続される第1センス端子と、半導体装置の第1電極に電気的に接続される第1フォース端子と、半導体装置の第1の面とは反対側の第2の面に位置する第2電極に電気的に接続される第2センス端子と、半導体装置の第2電極に電気的に接続される第2フォース端子とを備える。第2フォース端子は、第2センス端子の各々の周囲に複数個ずつ配置されている。
次に、実施の形態に係る半導体測定装置を、図面を参照して詳細に説明する。
[第1の実施の形態]
第1の実施の形態に係る半導体測定装置を、図面を参照して説明する。
半導体測定装置の説明に入る前に、図1〜図5を参照して、本実施の形態に係る半導体測定装置において測定対象とされる半導体チップC及びウエハWの構造を説明する。図1は、ウエハWの概略斜視図の一例である。図2は、ウエハWの断面図の一例である。図3は、半導体チップCの平面図の一例である。また、図4は半導体チップCの背面図の一例である。また、図5は半導体チップCの断面図の一例である。ここでは、一例として半導体チップCがパワーMOSFETチップであるとして説明をする。しかし、半導体チップCがパワーMOSFETに限られるものではないことは言うまでもない。
第1の実施の形態に係る半導体測定装置を、図面を参照して説明する。
半導体測定装置の説明に入る前に、図1〜図5を参照して、本実施の形態に係る半導体測定装置において測定対象とされる半導体チップC及びウエハWの構造を説明する。図1は、ウエハWの概略斜視図の一例である。図2は、ウエハWの断面図の一例である。図3は、半導体チップCの平面図の一例である。また、図4は半導体チップCの背面図の一例である。また、図5は半導体チップCの断面図の一例である。ここでは、一例として半導体チップCがパワーMOSFETチップであるとして説明をする。しかし、半導体チップCがパワーMOSFETに限られるものではないことは言うまでもない。
図1に示すように、ウエハWには数百〜数千の半導体チップCが形成されており、これら複数の半導体チップCの各々がダイシング後に本実施の形態の半導体測定装置の測定対象とされる。または、ダイシング前の段階において、ウエハWが測定の対象とされる。図1、図2に示すように、ウエハWの裏面の全面には、図2及び図4に示すようにドレイン電極3(第1電極)が備えられている。一方、ウエハWの表面には、ゲート電極1及びソース電極2(第2電極)が、半導体チップCごとに備えられている。
図5は、1つの半導体チップC(パワーMOSFET)の断面構造を示している。以下において、この半導体チップCは、ウエハWの底面側から表面側に向けて、ドレイン電極3、n+型のドレイン層4、n−型のドリフト層5、p型のベース層6、及びソース電極2を備えている。ドレイン層4は、パワーMOSFETのドレイン領域として機能するn+型の半導体領域であり、ウエハWの裏面全面に亘って形成されている。また、ドリフト層5は、ドレイン層4の上層に形成されてパワーMOSFETのドリフト領域として機能するn−型の半導体領域であり、ドレイン層4よりも低い不純物濃度を有している。
また、ベース層6は、ドリフト層5の上層に形成され、パワーMOSFETのチャネル領域として機能するp型の半導体領域である。ゲート電極7は、ベース層6を貫通してドリフト層5まで達するように延びている。ゲート電極7とベース層6との間には、例えばシリコン酸化膜からなるゲート絶縁膜8が形成されている。
また、このベース層6の表面の、ゲート電極7と接する位置には、n+型のソース層9が形成されている。ソース層9は、パワーMOSFETのソース領域として機能する半導体領域である。ゲート電極7に閾値電圧以上の電圧が印加されることにより、ベース層6に反転層が形成され、ソースからドレインに向かって電流が流れる(MOSFETが導通状態となる)。
また、このベース層6の表面の、ゲート電極7と接する位置には、n+型のソース層9が形成されている。ソース層9は、パワーMOSFETのソース領域として機能する半導体領域である。ゲート電極7に閾値電圧以上の電圧が印加されることにより、ベース層6に反転層が形成され、ソースからドレインに向かって電流が流れる(MOSFETが導通状態となる)。
半導体チップCの表面には、層間絶縁膜11を介してソース電極2が形成されている。ソース電極2は、ベース層6上に形成されたソース層9及びp+コンタクト層9と電気的に接続されている。
なお、図5に示したパワーMOSFETは、あくまでも半導体装置の一例であり、ウエハWの裏面及び表面にそれぞれ裏面電極(第1電極)、表面電極(第2電極)を有する縦型構造の半導体装置一般に本実施の形態の半導体測定装置は適用可能である。
なお、図5に示したパワーMOSFETは、あくまでも半導体装置の一例であり、ウエハWの裏面及び表面にそれぞれ裏面電極(第1電極)、表面電極(第2電極)を有する縦型構造の半導体装置一般に本実施の形態の半導体測定装置は適用可能である。
次に、第1の実施の形態の半導体測定装置の構成を、図6を参照して説明する。本実施の形態の半導体測定装置は、プローバ10、プローブカード11、テスタヘッド12、インタフェースリング13、カードホルダ14、ステージ15、及びホルダ16を備えている。
テスタヘッド12は、インタフェースリング13を介してプローブカード11に電気的に接続可能に構成されている。また、テスタヘッド12は、テスタ20に電気的に接続され、テスタ20から測定(テスト)に必要な電圧及び電流を供給される。
カードホルダ14は、プローブカード11を載置するための載置台である。プローバ10の筐体内には、測定対象である半導体チップC又はウエハWを載置するためのステージ15が配置され、そのステージ15上には、半導体チップC又はウエハWを固定するためのホルダ16が備えられている。そして、ステージ15には、半導体チップC又はウエハWの裏面のドレイン電極3に接触させるためのドレインフォース端子Pdf及びドレインセンス端子Pdsを備えられている。これらの端子には、テスタヘッド12を介して、測定(テスト)に必要な電圧及び信号が供給される。
テスタ20は、その内部にCPU21、パターン生成器22、タイミング発生器23、電圧生成回路24、ドライバ26、コンパレータ27等を備えている。CPU21は、テスタ20全体を制御する制御回路であり、外部からテストプログラムをロードして各部を制御する。パターン生成器22は、テストプログラム及びCPU20からの制御信号に従い、各種テストに適したテストパターンを生成する。タイミング発生器23は、テストプログラム及び制御信号に従い、テストパターンの時間的な送信タイミングや状態判定のタイミングを規定するタイミング信号を生成する。電圧生成回路24は、被測定対象である半導体チップC又はウエハWに供給される電圧を生成する回路である。ドライバ26は、パターン生成器22で生成されたテストパターンをテスタヘッド12に向けて出力する回路である。コンパレータ27は、半導体チップC又はウエハWからテストパターンの入力に応じて出力された信号を判定するための回路である。パターン生成器22、電圧生成回路24、及びドライバ26は、後述する各種端子に電圧を供給するための電源供給部として機能する。
プローブカード11は、図6中の拡大図に示すように、ソース電極2に接続させるためのソースフォース端子Psf、及びソースセンス端子Pssを備えている。また、プローブカード11は、ゲート電極1に接続させるためのゲートフォース端子Pgf、及びゲートセンス端子Pgsを備えている。これらの端子には、テスタヘッド12を介して、測定(テスト)に必要な電圧及び信号が供給される。前述のドレインフォース端子Pdf、ドレインセンス端子Pds、ソースフォース端子Psf、ソースセンス端子Pssには、周知のケルビン接続が採用され、いわゆる四端子法による測定が実行される。この方法により、低オン抵抗の素子において、測定精度を高く維持することが可能にされている。
ゲートフォース端子Pgf、及びゲートセンス端子Pgsは、1つのゲート電極1のために一対設けられている。一方、ソースフォース端子Psf及びソースセンス端子Pssは、1つの半導体チップC中の1つのソース電極2のためにそれぞれ複数設けられている。
一例として、ソースフォース端子Psfは、例えばマトリクス状に、図6中のX方向及びY方向に沿った面内において均等な間隔で配置される。図9に図示した例は、直交格子状の配置であるが、これに代えて、千鳥格子状の配置を採用してもよいし、その他、ソースフォース端子Psfの間の間隔が略均等である限り、様々な形式の配置が可能である。
そして、ソースセンス端子Pssは、複数のソースフォース端子Psfにその周囲を囲われるように、同様にマトリクス状に配置されている。換言すれば、ソースセンス端子Pssの各々の周囲には、ソースフォース端子Psfが複数個ずつ配置されている。1つのソースセンス端子Pssから複数のソースフォース端子Psfへの距離は、略等しいのが好適であるが、これに限定されるものではない。なお、ソースセンス端子Pssは、ソースフォース端子Psfとは異なり、1つのソース電極2に対し1本だけ設ければ足りる。1本のソースセンス端子Pssを設ける場合においても、複数のソースフォース端子Psfがその周囲を囲うように配置されるのが好適である。
一例として、ソースフォース端子Psfは、例えばマトリクス状に、図6中のX方向及びY方向に沿った面内において均等な間隔で配置される。図9に図示した例は、直交格子状の配置であるが、これに代えて、千鳥格子状の配置を採用してもよいし、その他、ソースフォース端子Psfの間の間隔が略均等である限り、様々な形式の配置が可能である。
そして、ソースセンス端子Pssは、複数のソースフォース端子Psfにその周囲を囲われるように、同様にマトリクス状に配置されている。換言すれば、ソースセンス端子Pssの各々の周囲には、ソースフォース端子Psfが複数個ずつ配置されている。1つのソースセンス端子Pssから複数のソースフォース端子Psfへの距離は、略等しいのが好適であるが、これに限定されるものではない。なお、ソースセンス端子Pssは、ソースフォース端子Psfとは異なり、1つのソース電極2に対し1本だけ設ければ足りる。1本のソースセンス端子Pssを設ける場合においても、複数のソースフォース端子Psfがその周囲を囲うように配置されるのが好適である。
次に、この第1の実施の形態の効果につき、図7及び図8を参照して説明する。
図7は、第1の実施の形態の比較例を説明する概略図であり、この第1の比較例では、ソースフォース端子Psf、ソースセンス端子Pssが、1つのソース電極2に対して一対だけ設けられている。
この場合、電流経路が半導体チップCの中の一部に偏ってしまい、複数のチップCの間での電圧降下のバラつきが大きくなってしまう。また、上記のような電流経路の偏りにより、ドレインフォース端子Pdfとドレインセンス端子Pdsとの間の電圧降下も大きくなる。その結果、特に低オン抵抗を有する半導体チップCの適切な測定が困難となる。
図7は、第1の実施の形態の比較例を説明する概略図であり、この第1の比較例では、ソースフォース端子Psf、ソースセンス端子Pssが、1つのソース電極2に対して一対だけ設けられている。
この場合、電流経路が半導体チップCの中の一部に偏ってしまい、複数のチップCの間での電圧降下のバラつきが大きくなってしまう。また、上記のような電流経路の偏りにより、ドレインフォース端子Pdfとドレインセンス端子Pdsとの間の電圧降下も大きくなる。その結果、特に低オン抵抗を有する半導体チップCの適切な測定が困難となる。
一方、第1の実施の形態では、1つのソース電極2に接続させるためのソースフォース端子Psfを、それぞれ複数個、均等な間隔で配置している。このため、図8に示すように、ドレイン電極3とソース電極2との間に流れる電流は、半導体チップCの中で一部に偏ることなく略均一に流れることとなり、またその電流の大半が半導体チップCの基板(ウエハ表面)に対して垂直方向の成分となり、複数の半導体チップCの間における電圧降下のバラつきは抑制される。
また、ソースセンス端子Pssは、複数のソースフォース端子Psfにその周囲を囲われるように配置される。これにより、ドレインフォース端子Pdfとドレインセンス端子Pdsとの間の電流も少なくなり、その間の電圧降下も抑制される。したがって、半導体チップの適切な測定・検査が可能になる。
以上の説明では、半導体チップCをダイシング後において個々に測定対象とする場合を例に取って説明したが、これに代えて、ダイシング前のウエハWを測定対象とすることも可能であり、上述の説明と同様の測定を行うことが可能である。
また、ソースセンス端子Pssは、複数のソースフォース端子Psfにその周囲を囲われるように配置される。これにより、ドレインフォース端子Pdfとドレインセンス端子Pdsとの間の電流も少なくなり、その間の電圧降下も抑制される。したがって、半導体チップの適切な測定・検査が可能になる。
以上の説明では、半導体チップCをダイシング後において個々に測定対象とする場合を例に取って説明したが、これに代えて、ダイシング前のウエハWを測定対象とすることも可能であり、上述の説明と同様の測定を行うことが可能である。
[第2の実施の形態]
次に、第2の実施の形態の半導体測定装置を、図9及び図10を参照して説明する。半導体測定装置の全体構成は、第1の実施の形態(図6)と略同様であり、また、測定対象の半導体チップC又はウエハWも、第1の実施の形態と同様であってよい。
次に、第2の実施の形態の半導体測定装置を、図9及び図10を参照して説明する。半導体測定装置の全体構成は、第1の実施の形態(図6)と略同様であり、また、測定対象の半導体チップC又はウエハWも、第1の実施の形態と同様であってよい。
この第2の実施の形態は、ドレインフォース端子Pdf及びドレインセンス端子Pdsの構造が第1の実施の形態とは異なっている。図9に示すように、本実施の形態のドレインフォース端子Pdfは、ドレイン電極3に面状に接触させるためX方向及びY方向に長さを有する板状電極と、その板状電極にX方向及びY方向において等間隔に形成されドレインフォース端子Pdf(板状電極)を貫通する複数の溝DHfを有する。これらの溝DHfは、ソース電極2の直下の位置に設けられる。個々の溝DHfの形状は、図9に示すような円形でもよいし、矩形などその他の形状でもよい。また、複数の溝DHfの配置は、図9では直交格子状とされているが、均等な間隔に配置される限り、例えば千鳥格子状の配置や、その他の配置でも構わない。
また、溝DHfの周囲には、別の溝DHsがドレインフォース端子PDfの板状電極を貫通するように形成され、この溝DHsの内部に、ドレインセンス端子Pdsが形成されている。溝DHs及びドレインセンス端子Pdsは、ドレイン電極3及びソース電極2の間からは所定距離離れた位置、例えばゲート電極1の直下付近に設けられる。これにより、ドレイン−ソース間の電流の影響による電圧降下の影響を受けずに電圧の測定が可能になる。
なお、ドレインフォース端子Pdfの端部には、ドレインフォース端子Pdfに外部からの電圧を供給するためのコンタクト電極PdfOが接続されている。
この第2の実施の形態の構成によると、ドレイン電極3とソース電極2との間に流れる電流は、半導体チップCの中で偏りなく略均一に流れ、しかもその成分の大半は、半導体チップCの基板(ウエハ表面)に対して垂直方向の成分となり、複数の半導体チップCの間における電圧降下のバラつきは抑制される。また、ドレインフォース端子Pdfとドレインセンス端子Pdsとの間の電流も少なくなり、その間の電圧降下も抑制される。したがって、半導体チップの適切な測定・検査が可能になる。
また、ドレインセンス端子Pssは、ドレイン電極3及びソース電極2の間からは所定距離離れた位置、例えばゲート電極1の直下付近に設けられる。これにより、ドレイン−ソース間の電流の影響による電圧降下の影響を受けずに電圧の測定が可能になる。
なお、ドレインフォース端子Pdfの端部には、ドレインフォース端子Pdfに外部からの電圧を供給するためのコンタクト電極PdfOが接続されている。
この第2の実施の形態の構成によると、ドレイン電極3とソース電極2との間に流れる電流は、半導体チップCの中で偏りなく略均一に流れ、しかもその成分の大半は、半導体チップCの基板(ウエハ表面)に対して垂直方向の成分となり、複数の半導体チップCの間における電圧降下のバラつきは抑制される。また、ドレインフォース端子Pdfとドレインセンス端子Pdsとの間の電流も少なくなり、その間の電圧降下も抑制される。したがって、半導体チップの適切な測定・検査が可能になる。
また、ドレインセンス端子Pssは、ドレイン電極3及びソース電極2の間からは所定距離離れた位置、例えばゲート電極1の直下付近に設けられる。これにより、ドレイン−ソース間の電流の影響による電圧降下の影響を受けずに電圧の測定が可能になる。
[第3の実施の形態]
次に、第3の実施の形態の半導体測定装置を、図11を参照して説明する。半導体測定装置の全体構成は、第1の実施の形態(図6)と略同様であり、また、測定対象の半導体チップC又はウエハWも、第1の実施の形態と同様であってよい。
次に、第3の実施の形態の半導体測定装置を、図11を参照して説明する。半導体測定装置の全体構成は、第1の実施の形態(図6)と略同様であり、また、測定対象の半導体チップC又はウエハWも、第1の実施の形態と同様であってよい。
この第3の実施の形態のドレインフォース端子Pdfは、第2の実施の形態と同様に、ドレインフォース端子Pdfを貫通する複数(図示の例では2つ)の溝DHf1、DHf2を備えている。ただし、この実施の形態の溝DHf1、DHf2は、図11に示すように、複数の同心円状の円形溝とされている。この構成によっても、第2の実施の形態と同様の効果を得ることができる。
[第4の実施の形態]
次に、第4の実施の形態の半導体測定装置を、図12を参照して説明する。半導体測定装置の全体構成は、第1の実施の形態(図6)と略同様であり、また、測定対象の半導体チップC又はウエハWも、第1の実施の形態と同様であってよい。
次に、第4の実施の形態の半導体測定装置を、図12を参照して説明する。半導体測定装置の全体構成は、第1の実施の形態(図6)と略同様であり、また、測定対象の半導体チップC又はウエハWも、第1の実施の形態と同様であってよい。
この第4の実施の形態のドレインフォース端子Pdfは、内部の多数の空孔DHpを有する多孔質金属により構成される。多孔質金属の材料は、銅、アルミニウムなど、様々な金属材料が採用し得る。多孔質金属の製造方法としては、鋳造法と焼結法とが知られているが、本実施の形態の多孔質金属はどちらの方法によっても作成可能である。この構成によっても、第2の実施の形態と同様の効果を得ることができる。
[その他]
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
W・・・ウエハ、 C・・・半導体チップ、 1・・・ゲート電極、 2・・・ソース電極、 3・・・ドレイン電極、 4・・・ドレイン層、 5・・・ドリフト層、 6・・・ベース層、 7・・・ゲート電極、 8・・・ゲート絶縁膜、 9・・・ソース層、 11・・・層間絶縁膜、 Pdf・・・ドレインフォース端子、 Pds・・・ドレインセンス端子、 Psf・・・ソースフォース端子、 Pss・・・ソースセンス端子、 Pgf・・・ゲートフォース端子、 Pds・・・ゲートセンス端子。
Claims (5)
- 半導体装置の第1の面に位置する第1電極に電気的に接続される第1センス端子と、
前記半導体装置の前記第1電極に電気的に接続される第1フォース端子と、
前記半導体装置の前記第1の面とは反対側の第2の面に位置する第2電極に電気的に接続される第2センス端子と、
前記半導体装置の前記第2電極に電気的に接続され、前記第2センス端子の各々の周囲に複数個ずつ配置された第2フォース端子と
を備えたことを特徴とする半導体測定装置。 - 前記第2センス端子から複数の前記第2フォース端子への距離は、略同一とされていることを特徴とする請求項1記載の半導体測定装置。
- 複数の前記第2フォース端子は、前記第2の面と平行な面内において格子状に配置されていることを特徴とする請求項1記載の半導体測定装置。
- 半導体装置の第1の面に位置する第1電極に電気的に接続される第1センス端子と、
前記半導体装置の前記第1電極に電気的に接続され、前記第1電極に面状に接する板状電極と、前記板状電極に形成された複数の空孔を含む第1フォース端子と、
前記半導体装置の前記第1の面とは反対側の第2の面に位置する第2電極に電気的に接続される第2センス端子と、
前記半導体装置の前記第2電極に電気的に接続される第2フォース端子と、
を備えた
ことを特徴とする半導体測定装置。 - 前記第1フォース端子は、多孔質金属を含む
ことを特徴とする請求項4記載の半導体測定装置。
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