JP2018006367A - 検査装置 - Google Patents
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Abstract
【課題】半導体素子の検査時の閉回路の寄生インダクタンスを小さくする検査装置を提供する。
【解決手段】素子領域14a、14b内の半導体基板12の表面に設けられている表面電極50と、裏面電極52と、ダイシング領域16内の半導体基板の表面に設けられている検査用電極44を有している。半導体基板が、裏面電極に接している第1半導体層34と、素子領域内において第1半導体層に接しているとともに不純物濃度が低い第2半導体層33と、ダイシング領域内において第1半導体層に接しているとともに不純物濃度が高い第3半導体層42を備えている。検査用電極44が、第3半導体層の表面に設けられている。検査装置が、第1接触端子62、第2接触端子70及び検査回路74を備えている。検査回路74が、第1接触端子を表面電極に接触させ、第2接触端子を検査用電極に接触させた状態で、素子領域内の半導体素子の特性を検査する。
【選択図】図3
【解決手段】素子領域14a、14b内の半導体基板12の表面に設けられている表面電極50と、裏面電極52と、ダイシング領域16内の半導体基板の表面に設けられている検査用電極44を有している。半導体基板が、裏面電極に接している第1半導体層34と、素子領域内において第1半導体層に接しているとともに不純物濃度が低い第2半導体層33と、ダイシング領域内において第1半導体層に接しているとともに不純物濃度が高い第3半導体層42を備えている。検査用電極44が、第3半導体層の表面に設けられている。検査装置が、第1接触端子62、第2接触端子70及び検査回路74を備えている。検査回路74が、第1接触端子を表面電極に接触させ、第2接触端子を検査用電極に接触させた状態で、素子領域内の半導体素子の特性を検査する。
【選択図】図3
Description
本明細書に開示の技術は、ウエハに設けられた半導体素子の特性を検査する検査装置に関する。
特許文献1に、ウエハに設けられた半導体素子の特性を検査する検査装置が開示されている。ウエハは、半導体基板と、複数の表面電極(エミッタ電極)と、単一の裏面電極を有している。各半導体素子は、半導体基板内であって、表面電極と裏面電極の間の各領域に設けられている。また、半導体基板には、その表面側から裏面側まで貫通する貫通孔が設けられている。貫通孔は、隣り合う半導体素子の間の領域に設けられている。貫通孔内に、金属配線が設けられている。金属配線は、裏面電極に接続されている。この検査装置は、2つの接触端子(プローブ)を有している。検査時には、第1接触端子が1つの表面電極に接続され、第2接触端子が表面側から金属配線に接続される。第2接触端子は、金属配線を介して裏面電極に接続される。したがって、第1接触端子と第2接触端子を介して、表面電極と裏面電極の間に電圧を印加することができる。これによって、検査対象の半導体素子(第1接触端子が接触している表面電極に対応する半導体素子)に電流を流す。すなわち、第2接触端子、金属配線、裏面電極、検査対象の半導体素子、表面電極及び第1接触端子を通過する閉回路に電流を流す。これによって、検査対象の半導体素子を検査することができる。このように、この検査装置では、半導体基板を貫通する金属配線を介して裏面電極への接続が行われる。この構成によれば、ウエハの外周端面の外側を迂回して裏面電極への接続配線を設ける場合に比べて、検査のための閉回路の経路長を短くすることができる。このため、閉回路の寄生インダクタンスが小さくなり、検査対象の半導体素子の特性をより正確に検査することができる。
特許文献1の検査装置では、ウエハが半導体基板を貫通する金属配線を有している必要がある。この金属配線を形成するためには、半導体基板を表面側から裏面側まで貫通する貫通孔を形成する必要がある。一般的な加工方法(スパッタリングやエッチング)によりこのような貫通孔を形成するには、極めて長い時間を要する。このため、特許文献1の検査装置を採用すると、半導体素子の製造効率が極めて悪くなる。また、このような貫通孔を形成すると、半導体基板に多大なダメージが加わる。さらに、このような金属配線を形成すると、半導体基板を高温に曝す際(例えば、高温特性検査等)において、金属配線と半導体基板との線膨張係数の差によって、半導体基板に高い応力が加わる。当該応力によっても、半導体基板にダメージが加わる場合がある。半導体基板にダメージが加わることで、半導体基板中の欠陥が増加し、半導体素子の特性が悪化する。
したがって、本明細書では、半導体素子の検査時の閉回路において、半導体基板を貫通する金属配線を用いることなく、その閉回路の寄生インダクタンスを小さくすることが可能な検査装置を提供する。
本明細書が開示する検査装置は、ウエハに設けられた半導体素子の特性を検査する。前記ウエハが、半導体基板と、複数の表面電極と、裏面電極と、検査用電極を有している。前記半導体基板は、SiCにより構成されている。前記半導体基板は、半導体素子が設けられている複数の素子領域と、前記複数の素子領域の間に配置されているダイシング領域を有している。前記複数の表面電極は、前記各素子領域内の前記半導体基板の表面に設けられている。前記裏面電極は、前記半導体基板の裏面に設けられている。前記検査用電極は、前記ダイシング領域内の前記半導体基板の表面に設けられている。前記半導体基板が、第1半導体層と、第2半導体層と、第3半導体層を有している。前記第1半導体層は、前記裏面電極に接している第1導電型の半導体層である。前記第2半導体層は、前記各素子領域内において前記第1半導体層に対して表面側から接しており、前記第1半導体層よりも第1導電型不純物濃度が低い第1導電型の半導体層である。前記第3半導体層は、前記ダイシング領域内において前記第1半導体層に対して表面側から接しており、前記第2半導体層よりも第1導電型不純物濃度が高い第1導電型の半導体層である。前記検査用電極が、前記第3半導体層の表面に設けられている。前記検査装置が、第1接触端子、第2接触端子、及び、検査回路を備えている。前記検査回路が、前記第1接触端子を前記複数の素子領域のうちの特定の素子領域内の前記表面電極に接触させ、前記第2接触端子を前記検査用電極に接触させた状態で、前記第2接触端子、前記検査用電極、前記第3半導体層、前記ダイシング領域内の前記第1半導体層、前記裏面電極、前記特定の素子領域内の前記半導体素子、前記特定の素子領域内の前記表面電極及び前記第1接触端子を通過する閉回路に電流を流すことで、前記特定の素子領域内の半導体素子の特性を検査する。
この検査装置では、検査時に、特定の素子領域内の表面電極に第1接触端子を接触させる一方で、検査用電極に第2接触端子を接触させる。検査用電極と裏面電極の間に配置されている第1半導体層と第3半導体層の第1導電型不純物濃度が何れも高いので、検査用電極は第1半導体層と第2半導体層を介して裏面電極と導通している。したがって、第2接触端子を検査用電極に接触させることで、第2接触端子を裏面電極に対して電気的に接続することができる。このため、特定の素子領域内の半導体素子に対して、その表面電極と裏面電極の間に電圧を印加し、当該半導体素子の特性を測定することができる。以上のように、この検査装置では、検査用電極と裏面電極の間の第1半導体層と第3半導体層によって半導体基板を貫通する電流経路によって検査用電極と裏面電極とを接続することができる。このため、半導体素子を検査するための閉回路の経路長を短くすることができ、この閉回路の寄生インダクタンスを小さくすることができる。このため、半導体素子の特性を正確に検査することができる。また、金属配線ではなく第1半導体層及び第3半導体素子によって第2接触端子を裏面電極に対して電気的に接続するので、半導体基板を貫通する金属配線を設ける必要がない。このため、半導体素子を効率的に製造することが可能となる。また、このような金属配線による半導体基板へのダメージが生じず、より高品質な半導体素子を製造することができる。
図1、2は、実施形態の検査装置によって検査されるウエハ10を示している。図1に示すように、ウエハ10は、複数の素子領域14を有している。各素子領域14内に、半導体素子(本実施形態では、MOSFET)が形成されている。また、各素子領域14の間には、間隔が設けられている。当該間隔は、ウエハ10を半導体素子ごとに分割する際に切削されるダイシング領域16である。ダイシングは、各半導体素子に対する検査が完了した後に実施される。
図2に示すように、ウエハ10は、半導体基板12と、その表面12a及び裏面12bに設けられた電極、絶縁層等を備えている。半導体基板12は、SiCによって構成されている。半導体基板12の表面12aには、複数のトレンチが設けられている。素子領域14のそれぞれに、複数のトレンチが設けられている。各トレンチ内には、ゲート絶縁層24とゲート電極26が配置されている。各ゲート電極26は、ゲート絶縁層24によって半導体基板12から絶縁されている。各ゲート電極26の表面は、層間絶縁膜28によって覆われている。
半導体基板12の表面12aには、複数の表面電極50が配置されている。素子領域14毎に1つの表面電極50が配置されている。表面電極50は、層間絶縁膜28が設けられていない部分で半導体基板12の表面12aに接している。半導体基板12の裏面12bには、裏面電極52が配置されている。裏面電極52は、素子領域14とダイシング領域16を含む半導体基板12の裏面12bの全体に接している。
素子領域14のそれぞれに、複数のソース領域30、ベース層32、ドリフト層33、ドレイン層34、及び、複数の底部領域36が設けられている。
各ソース領域30は、n型領域である。各ソース領域30は、表面電極50にオーミック接触している。各ソース領域30は、トレンチの上端部においてゲート絶縁層24に接している。
ベース層32は、p型領域である。ベース層32は、1×1015〜1×1018atoms/cm3のp型不純物濃度を有している。ベース層32の厚みは、数μm程度である。ベース層32は、各ソース領域30に接している。ベース層32は、2つのソース領域30に挟まれた範囲で、表面電極50にオーミック接触している。ベース層32は、ソース領域30の下側で、ゲート絶縁層24に接している。ベース層32の下端は、ゲート電極26の下端よりも上側に配置されている。
ドリフト層33は、n型領域である。ドリフト層33は、1×1015〜1×1017atoms/cm3のn型不純物濃度を有している。ドリフト層33の厚みは、10μm程度である。ドリフト層33は、ベース層32の下側に配置されている。ドリフト層33は、ベース層32の下側でゲート絶縁層24に接している。ドリフト層33は、ベース層32によって各ソース領域30から分離されている。
ドレイン層34は、ドリフト層33よりもn型不純物濃度が高いn型領域である。ドレイン層34は、1×1019atoms/cm3程度のn型不純物濃度を有している。ドレイン層34は、ドリフト層33の下側に配置されている。すなわち、素子領域14内において、ドリフト層33はドレイン層34に対して上側から接している。ドレイン層34は、裏面電極52にオーミック接触している。
各底部領域36は、p型領域である。各底部領域36は、対応するトレンチの底面に露出する範囲に配置されている。各底部領域36の周囲は、ドリフト層33に囲まれている。
上述したソース領域30、ベース層32、ドリフト層33、ドレイン層34、底部領域36、ゲート電極26及びゲート絶縁層24等によって、各素子領域14内にMOSFETが構成されている。
各素子領域14の外周部の表面上に、ゲート配線25が設けられている。ゲート配線25は、半導体基板12から絶縁されており、各ゲート電極26に接続されている。ゲート配線25の周囲は、保護膜48に覆われている。
ダイシング領域16内では、半導体基板12の表面12aに凹部40が設けられている。凹部40は、ベース層32とドリフト層33を貫通してドレイン層34まで達している。凹部40の下側に、ドレイン層34が配置されている。凹部40の周囲では、半導体基板12の表面12aが絶縁膜49によって覆われている。凹部40の底面上に、n型のコンタクト層42が設けられている。コンタクト層42は、ドリフト層33及びドレイン層34よりも高いn型不純物濃度を有している。コンタクト層42のn型不純物濃度は、例えば、1×1019〜1×1020atoms/cm3である。コンタクト層42の厚みは、例えば、0.1〜0.5μmである。コンタクト層42は、ドレイン層34に対して上側から接している。コンタクト層42上に、検査用電極44が設けられている。検査用電極44は、コンタクト層42にオーミック接触している。
図3は、実施形態の検査装置によってウエハ10を検査する様子を示している。なお、図3においては、左側の素子領域14が検査対象の素子領域14aであり、右側の素子領域14は検査対象外の素子領域14bである。検査装置は、ソースプローブ62、ゲートプローブ64、ドレインプローブ70、ステージ72及び検査回路74を有している。ステージ72は、ウエハ10が載置されるステージである。ステージ72は、導体によって構成されている。ステージ72は、吸着孔72aを有しており、ステージ72上に載置されたウエハ10を吸着して固定することができる。ソースプローブ62は、検査対象の素子領域14a内の表面電極50に接続されるプローブである。ゲートプローブ64は、検査対象の素子領域14a内のゲート配線25に接続されるプローブである。ドレインプローブ70は、検査対象の素子領域14aに隣接するダイシング領域16内に配置されている検査用電極44に接続されるプローブである。検査回路74は、プローブ62、64、70のそれぞれに電気的に接続されている。
次に、検査装置によるウエハ10の検査について説明する。まず、ウエハ10をステージ72上に載置し、吸着孔72aによってウエハ10をステージ72上に固定する。
次に、各素子領域14内のMOSFETの静的特性を検査する。静的特性は、MOSFETの各電極に定電圧を印加した状態で測定される特性である。静的特性の検査は、図示しない従来公知のプローブを用いて行われる。静的特性の検査によって特性異常が検出された場合には、特性異常を有する素子領域14の位置が検査回路74によって記憶される。
静的特性の検査が完了したら、プローブの交換が行われる。ここで、図3に示すプローブ62、64、70が検査装置に取り付けられる。次に、図3に示すように、各プローブをウエハ10の表面側の各電極に接触させる。より詳細には、ソースプローブ62を、検査対象の素子領域14a内の表面電極50に接触させる。ゲートプローブ64を、検査対象の素子領域14a内のゲート配線25に接触させる。ドレインプローブ70を、検査対象の素子領域14aに隣接するダイシング領域16内に配置されている検査用電極44に接触させる。検査用電極44と裏面電極52の間に配置されているコンタクト層42とドレイン層34は、高いn型不純物濃度を有しており、電気抵抗が低い。このため、検査用電極44は、ダイシング領域16内において、コンタクト層42とドレイン層34を介して裏面電極52に電気的に接続されている。したがって、ドレインプローブ70を検査用電極44に接触させることで、検査用電極44を裏面電極52に電気的に接続することができる。
図3に示すようにプローブ62、64、70が接続された状態で、動的特性の検査が行われる。動的特性は、MOSFETのゲート電位を変化させたときに測定される特性である。動的特性の検査では、R負荷スイッチング特性の測定と、L負荷スイッチング特性の測定が行われる。最初に、R負荷スイッチング特性の測定が行われる。
図4は、R負荷スイッチング特性の測定時の検査回路74の回路図を示している。図3に示すようにプローブ62、64、70が接続されることで、図4に示す回路が構成される。図4において、参照符号14aは、検査対象の素子領域14aに設けられているMOSFET(以下、MOSFET14aという)である。
図4に示すように、検査回路74は、抵抗R1、ゲート抵抗Rg、ゲート電源91a、及び、電源90を有している。検査対象のMOSFET14aのソースは、表面電極50とソースプローブ62との接点を介して、検査回路74に接続されている。検査対象のMOSFET14aのソースは、電源90の負極に接続されている。検査対象のMOSFET14aのゲートは、ゲート配線25とゲートプローブ64との接点を介して、検査回路74に接続されている。検査対象のMOSFET14aのゲートは、ゲート抵抗Rgとゲート電源91aの直列回路を介して、電源90の負極に接続されている。上述したように、裏面電極52(すなわち、MOSFET14aのドレイン)は、ダイシング領域16内のドレイン層34とコンタクト層42を介して検査用電極44に接続されている。したがって、図4では、MOSFET14aのドレインから検査用電極44に至る配線が、コンタクト層42、ドレイン層34及び裏面電極52によって示されている。さらに、検査用電極44とドレインプローブ70の接点を介して、検査用電極44(すなわち、MOSFET14aのドレイン)が検査回路74に接続されている。MOSFET14aのドレインは、抵抗R1を介して電源90の正極に接続されている。
図5は、R負荷スイッチング特性の測定における各値の変化を示している。測定の開始前において、検査対象のMOSFET14aのゲート電圧Vgsは、ゲート電源91aによって低電位に制御されている。このため、この段階ではMOSFET14aはオフしており、MOSFET14aのドレイン‐ソース間電流Idsは略ゼロであり、MOSFET14aのドレイン‐ソース間電圧Vdsは高電圧(電源90の出力電圧と略等しい電圧)となっている。タイミングt1において、ゲート電源91aによって検査対象のMOSFET14aのゲート電圧Vgsが高電位に引き上げられる。すると、検査対象のMOSFET14aがオンする。このため、タイミングt1の直後に、検査対象のMOSFET14aに流れる電流Idsが急激に上昇するとともに、検査対象のMOSFET14aへの印加電圧Vdsが急激に低下する。検査回路74は、タイミングt1の直後におけるMOSFET14aのターンオン特性(例えば、電流Idsの変化率dIds/dt、電圧Vdsの変化率dVds/dt、電流Idsが流れ始めるまでに要する時間td(on)、電流Idsが所定値まで上昇するのに要する時間tr等)を検出する。また、その後のタイミングt2において、ゲート電源91aによって検査対象のMOSFET14aのゲート電圧Vgsが低電位に引き下げられる。すると、検査対象のMOSFET14aがオフする。このため、タイミングt2の直後に、検査対象のMOSFET14aに流れる電流Idsが急激に低下するとともに、検査対象のMOSFET14aへの印加電圧Vdsが急激に上昇する。検査回路74は、タイミングt2の直後におけるMOSFET14aのターンオフ特性(例えば、電流Idsの変化率dIds/dt、電圧Vdsの変化率dVds/dt、電流Idsが停止するまでに要する時間td(off)、電流Idsが第1所定値から第2所定値に低下するのに要する時間tf、電圧Vdsに生じるサージ電圧Vsurge等)を測定する。検査装置は、各MOSFETに対して、上記のR負荷スイッチング特性の測定を行う。
R負荷スイッチング特性の測定においては、電流Ids及び電圧Vdsが急激に変化するため、測定値がその測定時の閉回路(電流経路)の寄生インダクタンスの影響を大きく受ける。閉回路の寄生インダクタンスが大きいと、検査対象のMOSFET14aのR負荷スイッチング特性を正確に検出することができない。また、閉回路の寄生抵抗によっても、測定値に誤差が生じる。これに対し、本実施形態の検査装置は、R負荷スイッチング特性の測定時に、ダイシング領域16内において、ドレインプローブ70が検査用電極44、コンタクト層42及びドレイン層34を介して裏面電極52に電気的に接続される。すなわち、ウエハ10の表面側に位置するドレインプローブ70が、ウエハ10を貫通する電流経路で裏面電極52に電気的に接続される。したがって、閉回路の電流経路が短く、閉回路の寄生インダクタンスが小さい。さらに、閉回路の電流経路が短いので、閉回路の寄生抵抗も小さい。したがって、正確に検査対象のMOSFET14aのR負荷スイッチング特性を測定することができる。
また、この検査方法では、半導体基板12に表面12aから裏面12bまで貫通する金属配線を形成する必要がない。このため、半導体基板12にダメージが加わり難く、高品質なMOSFETを製造することができる。また、このような金属配線を形成する工程が不要となるので、効率的にMOSFETを製造することが可能となる。なお、凹部40は深さが浅いので、容易に形成することができる。つまり、凹部40を形成する際には、半導体基板12に貫通孔を形成する場合ほどの時間は必要ない。また、凹部40を形成する際には、貫通孔を形成する場合に比べて、半導体基板12に加わるダメージは遥かに小さい。
次に、L負荷スイッチング特性の測定を行う。図6は、L負荷スイッチング特性の測定時の検査回路74の構成を示している。図4と図6を比較することで明らかなように、図6の回路では、図4の回路の抵抗R1に代えて、コイルL1とダイオードD1の並列回路が挿入されている。図6の回路のその他の構成は、図4の回路と等しい。L負荷スイッチング特性の測定では、図6の回路を用いて、上述したR負荷スイッチング特性と同様のターンオン特性とターンオフ特性を測定する。L負荷スイッチング特性の測定も、その測定時の閉回路の寄生インダクタンスと寄生抵抗の影響を受ける。ダイシング領域16内のコンタクト層42とドレイン層34を介してドレインプローブ70が裏面電極52に接続されるので、閉回路の寄生インダクタンスと寄生抵抗が低減される。このため、正確にL負荷スイッチング特性を測定することができる。検査装置は、各MOSFETに対して、上記のL負荷スイッチング特性の測定を行う。
動的特性の測定(すなわち、R負荷スイッチング特性とL負荷スイッチング特性の測定)に基づいて、各MOSFETの良否が判定される。動的特性の検査を完了したら、ダイシング工程が実施される。ダイシング工程では、ダイシングブレードによってダイシング領域16を切削する。ダイシングによって、コンタクト層42及び検査用電極44が除去される。また、ダイシングによって、ウエハ10が複数の半導体チップに分割される。以上の工程によって、MOSFETを備える半導体チップが製造される。
なお、上記の実施形態では、各素子領域14に設けられている半導体素子がMOSFETであった。しかしながら、各素子領域14に設けられている半導体素子が別の半導体素子(例えば、pnダイオード、ショットキーバリアダイオード、IGBT(Insulated Gate Bipolar Transistor)等)であってもよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
10 :ウエハ
12 :半導体基板
14 :素子領域
16 :ダイシング領域
24 :ゲート絶縁層
25 :ゲート配線
26 :ゲート電極
28 :層間絶縁膜
30 :ソース領域
32 :ベース層
33 :ドリフト層
34 :ドレイン層
36 :底部領域
40 :凹部
42 :コンタクト層
44 :検査用電極
48 :保護膜
49 :絶縁膜
50 :表面電極
52 :裏面電極
62 :ソースプローブ
64 :ゲートプローブ
70 :ドレインプローブ
72 :ステージ
74 :検査回路
12 :半導体基板
14 :素子領域
16 :ダイシング領域
24 :ゲート絶縁層
25 :ゲート配線
26 :ゲート電極
28 :層間絶縁膜
30 :ソース領域
32 :ベース層
33 :ドリフト層
34 :ドレイン層
36 :底部領域
40 :凹部
42 :コンタクト層
44 :検査用電極
48 :保護膜
49 :絶縁膜
50 :表面電極
52 :裏面電極
62 :ソースプローブ
64 :ゲートプローブ
70 :ドレインプローブ
72 :ステージ
74 :検査回路
Claims (1)
- ウエハに設けられた半導体素子の特性を検査する検査装置であって、
前記ウエハが、
SiCにより構成されており、半導体素子が設けられている複数の素子領域と前記複数の素子領域の間に配置されているダイシング領域を有している半導体基板と、
前記各素子領域内の前記半導体基板の表面に設けられている表面電極と、
前記半導体基板の裏面に設けられている裏面電極と、
前記ダイシング領域内の前記半導体基板の表面に設けられている検査用電極と、
を有しており、
前記半導体基板が、
前記裏面電極に接している第1導電型の第1半導体層と、
前記各素子領域内において前記第1半導体層に対して表面側から接しており、前記第1半導体層よりも第1導電型不純物濃度が低い第1導電型の第2半導体層と、
前記ダイシング領域内において前記第1半導体層に対して表面側から接しており、前記第2半導体層よりも第1導電型不純物濃度が高い第1導電型の第3半導体層、
を備えており、
前記検査用電極が、前記第3半導体層の表面に設けられており、
前記検査装置が、第1接触端子、第2接触端子、及び、検査回路を備えており、
前記検査回路が、前記第1接触端子を前記複数の素子領域のうちの特定の素子領域内の前記表面電極に接触させ、前記第2接触端子を前記検査用電極に接触させた状態で、前記第2接触端子、前記検査用電極、前記第3半導体層、前記ダイシング領域内の前記第1半導体層、前記裏面電極、前記特定の素子領域内の前記半導体素子、前記特定の素子領域内の前記表面電極及び前記第1接触端子を通過する閉回路に電流を流すことで、前記特定の素子領域内の前記半導体素子の特性を検査する、
検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016126426A JP2018006367A (ja) | 2016-06-27 | 2016-06-27 | 検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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JP2018006367A true JP2018006367A (ja) | 2018-01-11 |
Family
ID=60948098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2016126426A Pending JP2018006367A (ja) | 2016-06-27 | 2016-06-27 | 検査装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2018006367A (ja) |
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2016
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