CN111354779B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明涉及半导体装置及半导体装置的制造方法。提供用于在具有电压感测构造的半导体装置中对寄生晶体管的动作进行抑制的技术。半导体装置具有半导体层(2)、第一杂质区域(3A)、第二杂质区域(3B)、第一半导体区域(4A)、第二半导体区域(4B)、第一电极(6)、第二电极(S1)、第三电极(S2)，第二杂质区域至少在第二半导体区域的下方具有低寿命区域(1000)，该低寿命区域(1000)是具有比第二杂质区域的表层的缺陷密度高的缺陷密度的区域或扩散了重金属的区域。

Description

半导体装置及半导体装置的制造方法
技术领域
本申请说明书中公开的技术涉及半导体装置及半导体装置的制造方法。
背景技术
以往，提供了具有对pn结的正向偏置电压V进行测定的电压感测构造的半导体装置。该半导体装置的电压感测构造例如在n型半导体层的表层形成有p型杂质区域，并且在p型杂质区域的表层形成有n型半导体区域。
而且，在p型杂质区域的上表面及n型半导体区域的上表面各自连接有感测电极(例如，参照专利文献1)。
专利文献1：日本特开平8-316471号公报
在上述构造中，由n型半导体层、p型杂质区域和n型半导体区域形成纵型寄生NPN晶体管。因此，由于在感测电极之间流动的恒定电流成为寄生NPN晶体管的基极电流，因此电子流从n型半导体区域到达漏极电极。
而且，如果作为寄生NPN晶体管的电流变大，则不仅基于感测电位的温度等的测定精度降低，而且还存在半导体装置因发热等而破损的可能性。
发明内容
本申请说明书所公开的技术就是鉴于以上记载那样的问题而提出的，其目的在于提供用于在具有电压感测构造的半导体装置中对寄生晶体管的动作进行抑制的技术。
本申请说明书所公开的技术的第一方式具有：第一导电型的半导体层；第二导电型的第一杂质区域，其局部地形成于所述半导体层的表层；第二导电型的第二杂质区域，其局部地形成于所述半导体层的表层，并且形成为与所述第一杂质区域分离；第一导电型的第一半导体区域，其局部地形成于所述第一杂质区域的表层；第一导电型的第二半导体区域，其局部地形成于所述第二杂质区域的表层；第一电极，其与所述第一杂质区域的上表面和所述第一半导体区域的上表面接触地形成；第二电极，其与所述第二杂质区域的上表面接触地形成；第三电极，其与所述第二半导体区域的上表面接触地形成；以及栅极电极，其隔着绝缘膜设置于被所述半导体层和所述第一半导体区域夹着的所述第一杂质区域的上表面，所述第二杂质区域至少在所述第二半导体区域的底部具有低寿命区域，该低寿命区域是具有比所述第二杂质区域的表层的缺陷密度高的缺陷密度的区域或扩散了重金属的区域。
此外，在本申请说明书所公开的技术的第二方式中，在第一导电型的半导体层的表层局部地形成第二导电型的第一杂质区域，在所述半导体层的表层的与所述第一杂质区域分离的位置局部地形成第二导电型的第二杂质区域，通过在所述第二杂质区域的至少底部照射电子束、质子或氦，或使重金属扩散，从而形成低寿命区域，该低寿命区域是具有比所述第二杂质区域的表层的缺陷密度高的缺陷密度的区域或扩散了重金属的区域，在所述第一杂质区域的表层局部地形成第一导电型的第一半导体区域，在所述第二杂质区域的表层局部地形成第一导电型的第二半导体区域，形成与所述第一杂质区域的上表面和所述第一半导体区域的上表面接触的第一电极，形成与所述第二杂质区域的上表面接触的第二电极，形成与所述第二半导体区域的上表面接触的第三电极，在被所述半导体层和所述第一半导体区域夹着的所述第一杂质区域的上表面，隔着绝缘膜形成栅极电极。
发明的效果
本申请说明书所公开的技术的第一方式具有：第一导电型的半导体层；第二导电型的第一杂质区域，其局部地形成于所述半导体层的表层；第二导电型的第二杂质区域，其局部地形成于所述半导体层的表层，并且形成为与所述第一杂质区域分离；第一导电型的第一半导体区域，其局部地形成于所述第一杂质区域的表层；第一导电型的第二半导体区域，其局部地形成于所述第二杂质区域的表层；第一电极，其与所述第一杂质区域的上表面和所述第一半导体区域的上表面接触地形成；第二电极，其与所述第二杂质区域的上表面接触地形成；第三电极，其与所述第二半导体区域的上表面接触地形成；以及栅极电极，其隔着绝缘膜设置于被所述半导体层和所述第一半导体区域夹着的所述第一杂质区域的上表面，所述第二杂质区域至少在所述第二半导体区域的底部具有低寿命区域，该低寿命区域是具有比所述第二杂质区域的表层的缺陷密度高的缺陷密度的区域或扩散了重金属的区域。根据这样的结构，由于能够对寄生晶体管的动作进行抑制，因此能够对基于感测电位的温度等的测定精度降低进行抑制。
此外，在本申请说明书所公开的技术的第二方式中，在第一导电型的半导体层的表层局部地形成第二导电型的第一杂质区域，在所述半导体层的表层的与所述第一杂质区域分离的位置局部地形成第二导电型的第二杂质区域，通过在所述第二杂质区域的至少底部照射电子束、质子或氦，或使重金属扩散，从而形成低寿命区域，该低寿命区域是具有比所述第二杂质区域的表层的缺陷密度高的缺陷密度的区域或扩散了重金属的区域，在所述第一杂质区域的表层局部地形成第一导电型的第一半导体区域，在所述第二杂质区域的表层局部地形成第一导电型的第二半导体区域，形成与所述第一杂质区域的上表面和所述第一半导体区域的上表面接触的第一电极，形成与所述第二杂质区域的上表面接触的第二电极，形成与所述第二半导体区域的上表面接触的第三电极，在被所述半导体层和所述第一半导体区域夹着的所述第一杂质区域的上表面，隔着绝缘膜形成栅极电极。根据这样的结构，能够在第二杂质区域的底部形成低寿命区域。因此，能够对寄生晶体管的动作进行抑制，因此能够对基于感测电位的温度等的测定精度降低进行抑制。
此外，通过以下示出的详细说明和附图，与本申请说明书所公开的技术关联的目的、特征、方案、优点会变得更加清楚。
附图说明
图1是概略地表示实施方式的半导体装置的结构的剖视图。
图2是概略地表示实施方式的半导体装置的结构的剖视图。
图3是概略地表示实施方式的半导体装置的结构的剖视图。
图4是概略地表示实施方式的半导体装置的结构的剖视图。
图5是概略地表示实施方式的半导体装置的结构的剖视图。
图6是概略地表示实施方式的半导体装置的结构的剖视图。
图7是概略地表示实施方式的半导体装置的结构的俯视图。
图8是概略地表示实施方式的半导体装置的结构的剖视图。
图9是概略地表示实施方式的半导体装置的结构的剖视图。
图10是概略地表示与实施方式关联的半导体装置的结构的剖视图。
图11是概略地表示与实施方式关联的半导体装置的另一结构的剖视图。
标号的说明
1n+型半导体衬底、1A p+型半导体衬底、2n-型半导体层、3、3A、3B、3C、3D、3E、3F、3H、3I、3J、3L p型杂质区域、4、4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L、4M、401J、402J n+型半导体区域、5、5A、5B栅极电极、5a n型多晶硅、5b p型多晶硅、6源极电极、7漏极电极、1000缺陷区域。
具体实施方式
下面，参照附图对实施方式进行说明。而且，关于由各个实施方式产生的效果的例子，在全部实施方式的说明之后汇总地进行记述。
此外，附图是概略地示出的，为了方便说明，适当地进行结构的省略或结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系并不一定是准确地记载的，能够适当地进行变更。另外，在不是剖视图的俯视图等附图中，为了容易理解实施方式的内容，有时附加了阴影。
另外，在以下所示的说明中，对同样的结构要素标注相同的标号来进行图示，它们的名称和功能也相同。因此，为了避免重复，有时省略对它们的详细说明。
另外，在以下记载的说明中，即使有时使用“上”、“下”、“左”、“右”、“侧”、“底”、“表”或“背”等表示特定的位置和方向的用语，这些用语也是为了容易理解实施方式的内容，出于方便而使用的，与实际实施时的方向无关。
另外，在以下所记载的说明中，在记载为“…的上表面”或“…的下表面”的情况下，除了作为对象的结构要素的上表面本身或下表面本身之外，还包含在作为对象的结构要素的上表面或下表面形成有其它结构要素的状态。即，例如，在记载为“在甲的上表面设置的乙”的情况下，不妨碍其它结构要素“丙”介于甲和乙之间。
另外，在以下记载的说明中，即使有时使用“第一”或“第二”等序数，这些用语也是为了容易理解实施方式的内容，出于方便而使用的，不限于可以由这些序数产生的顺序等。
<第一实施方式>
下面，对本实施方式的半导体装置及半导体装置的制造方法进行说明。为了方便说明，首先，对与本实施方式关联的半导体装置的结构进行说明。
图10是概略地表示与本实施方式关联的半导体装置的结构的剖视图。
如图10中所例示的那样，半导体装置具有：n+型半导体衬底1；n-型半导体层2，其形成于n+型半导体衬底1的上表面；p型杂质区域3，其在n-型半导体层2的表层形成有多个；n+型半导体区域4，其在各个p型杂质区域3的表层局部地形成；栅极电极5，其隔着氧化膜(这里，未图示)与被n-型半导体层2和n+型半导体区域4夹着的p型杂质区域3的上表面接触；源极电极6，其与p型杂质区域3的上表面和n+型半导体区域4的上表面接触地形成；以及漏极电极7，其与n+型半导体衬底1的下表面接触地形成。
这里，将与和接触于源极电极6地形成的p型杂质区域3分离的p型杂质区域3的上表面接触地形成的电极设为感测电极S1，将与该p型杂质区域3的表层处的n+型半导体区域4的上表面接触地形成的电极设为感测电极S2。
另外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2。
另外，栅极电极5隔着氧化膜(这里，未图示)与被n-型半导体层2和n+型半导体区域4夹着的p型杂质区域3的上表面接触，由此形成金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，即MOSFET)。
另外，形成由感测电极S1和感测电极S2构成的二极管，如果在这些二极管向正向偏置方向流动恒定电流，则在感测电位Vs2和感测电位Vs1之间产生正向偏置电压V。通过对该正向偏置电压V进行检测，典型地来说，能够进行温度测定。
作为实际使用例，采用如下方式，即，使感测电极S1和源极电极6短路，对感测电位Vs1-感测电位Vs2，即电位Vs-感测电位Vs2进行测定。
这里，pn结的正向偏置电流I与正向偏置电压V的关系能够使用带隙电压Ve、双极系数n及常数A大致由如下式(1)表示。
【数学式1】
ln(I)∝q(V/n-Ve)/kT+A (1)
这里，由于带隙电压Ve＞V/n，因此在I恒定的情况下，dV/dT为恒定的负值。这样，例如，能够基于感测电位Vs2-感测电位Vs1对温度T进行检测。
图11是概略地表示与本实施方式关联的半导体装置的另一结构的剖视图。
如图11中所例示的那样，半导体装置具有n+型半导体衬底1、n-型半导体层2、多个p型杂质区域3、n+型半导体区域4、栅极电极5、源极电极6和漏极电极7。
这里，在与和源极电极6接触地形成的p型杂质区域3分离的p型杂质区域3的上表面，隔着厚度大于或等于0.5μm而小于或等于1μm的氧化膜(这里，未图示)形成p型多晶硅5b。而且，感测电极S1是与p型多晶硅5b的上表面接触地形成的。
另外，在与和源极电极6接触地形成的p型杂质区域3分离的p型杂质区域3的上表面，隔着厚度大于或等于0.5μm而小于或等于1μm的氧化膜(这里，未图示)形成n型多晶硅5a。而且，感测电极S2是与n型多晶硅5a的上表面接触地形成的。
另外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2。
在这样的结构中，也设想到利用pn结的正向偏置电压V的情况。
在图10所例示的构造中，由n-型半导体层2、p型杂质区域3和n+型半导体区域4形成纵型寄生NPN晶体管。因此，从感测电极S1向感测电极S2流动的恒定电流成为寄生NPN晶体管的基极电流，因此电子流从n+型半导体区域4到达漏极电极7。
而且，如果作为寄生NPN晶体管的电流变大，则感测电位Vs1-感测电位Vs2从适合于式(1)的值产生变化，不仅温度T等的测定精度降低，而且由于发热等，半导体装置有可能损坏。
另外，如果电位Vd与MOSFET的动作对应地以大的dV/dt变化，则在p型杂质区域3的内部流动位移电流。这样，由于p型杂质区域3的内部电阻，感测电位Vs1-感测电位Vs2产生变化。该现象也是感测电位Vs1-感测电位Vs2从适合于式(1)的值产生变化的主要原因。
而且，如果电位Vd变成负向偏置，则在p型杂质区域3的内部流动空穴电流，该现象也是感测电位Vs1-感测电位Vs2从适合于式(1)的值产生变化的主要原因。
在图11所例示的构造中，虽然不会发生这些问题，但由于为了形成多晶硅pn结而追加工艺，担心制造成本上升。
另外，在通过在相对于硅具有大约100倍的热阻的氧化膜的上表面形成n型多晶硅及p型多晶硅而将电压感测用于温度测定的情况下，可能产生相对于实际温度变化的时间延迟的问题。
<关于半导体装置的结构>
图1是概略地示出本实施方式的半导体装置的结构的剖视图。
如图1中所例示的那样，半导体装置具有：n+型半导体衬底1；n-型半导体层2；p型杂质区域3A，其局部地形成于n-型半导体层2的表层；p型杂质区域3B，其局部地形成于n-型半导体层2的表层，并且形成为与p型杂质区域3A分离；n+型半导体区域4A，其在p型杂质区域3A的表层形成有多个；n+型半导体区域4B，其局部地形成于p型杂质区域3B的表层；栅极电极5，其隔着氧化膜(这里，未图示)与被n-型半导体层2和n+型半导体区域4A夹着的p型杂质区域3A的上表面接触；源极电极6，其与p型杂质区域3A的上表面和n+型半导体区域4A的上表面接触地形成；以及漏极电极7。
这里，将与p型杂质区域3B的上表面接触地形成的电极设为感测电极S1，将与n+型半导体区域4B的上表面接触地形成的电极设为感测电极S2。
另外，将漏极电极7的电位为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2。
但是，在由n-型半导体层2、p型杂质区域3B和n+型半导体区域4B构成的寄生NPN晶体管构造中，通过使成为其基极区域的p型杂质区域3B的电子的寿命充分降低，该寄生NPN晶体管成为实质上不进行动作的状态。
作为具体的制造方法存在如下方法，即，通过对包含p型杂质区域3B的电压感测构造进行电子束照射、质子照射或氦照射等，从而在n+型半导体区域4B正下方的p型杂质区域3B的内部形成缺陷。将该区域设为缺陷区域1000。即，至少在n+型半导体区域4B正下方的p型杂质区域3B形成晶体缺陷的密度比周围高(至少比p型杂质区域3B的表层的晶体缺陷的密度高)的缺陷区域1000。由此，使p型杂质区域3B的特别是缺陷区域1000的电子的寿命降低。
此外，形成缺陷区域1000的区域不限于图1中所例示的范围。
另外，如上所述，缺陷区域1000为用于使电子的寿命降低的区域(低寿命区域)。因此，只要能够使电子的寿命降低，例如，也可以形成扩散了金或铂等重金属的区域作为低寿命区域。
而且，在上述中，作为使“电子”的寿命降低的区域，说明了缺陷区域1000，但如果是极性相反的p沟道型MOSFET等，则缺陷区域1000作为使“空穴”的寿命降低的区域起作用。
另外，就使用了碳化硅(SiC)的半导体装置而言，通过离子注入来形成p型杂质区域3B，由此也能够在p型杂质区域3B形成缺陷区域1000而使电子的寿命降低。
从p型杂质区域3B向n-型半导体层2流出的电流相对于n+型半导体区域4B和p型杂质区域3B之间的pn结处的正向偏置电流之比与寄生NPN晶体管的集电极电流/发射极电流(Ic/Ie)对应，但由于上式(1)以二极管动作为前提，因此在Ic≈0的情况下式(1)成立。
其含义等同于，如果将n+型半导体区域4B正下方的p型杂质区域3B的厚度即缺陷区域1000的厚度设为厚度W，则由注入到p型杂质区域3B的电子引起的电子浓度呈指数函数地降低，在移动了距离W的时刻大致为0。
这里，在距离W短到电子的扩散长度程度的情况下，电子浓度成为在距离W期间直线降低的一次函数，上式(1)的关系产生变化。通常，电压感测的测定精度需要％水平，因此在寄生NPN晶体管的情况下需要设为Ic/Ie≤1/1000。
如果将p型杂质区域3B的电子的扩散系数设为Dn，将p型杂质区域3B的电子的寿命设为τn，则从p型杂质区域3B流向n-型半导体层2的电流相对于注入至p型杂质区域3B的电子流之比大致由式(2)表示。
【数学式2】
这里，Ie是注入到p型杂质区域3B的电子流和注入到n+型半导体区域4B的空穴流之和，因此，如果式(2)小于或等于1/1000，则满足Ic/Ie≤1/1000。
另外，由于exp(-7)≈1/1000，因此该条件大致为式(3)，与确保距离W大于或等于电子的扩散长度的7倍相当。
【数学式3】
另外，由于在相对于感测电位Vs2的感测电位Vs1的测定中，直接受到在p型杂质区域3B和n-型半导体层2之间的pn结流动的位移电流的影响，因此希望使感测电位Vs1和电位Vs短路而对电位Vs-感测电位Vs2进行测定。
<第二实施方式>
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
<关于半导体装置的结构>
在第一实施方式中，说明了通过使感测电位Vs1和电位Vs短路而对电位Vs-感测电位Vs2进行测定，从而缓和在p型杂质区域内部流动的位移电流的影响。本实施方式的目的也在于对在p型杂质区域内部流动的电流的位移进行抑制。
图2是概略地表示本实施方式的半导体装置的结构的剖视图。
如图2中所例示的那样，半导体装置具有：n+型半导体衬底1；n-型半导体层2；p型杂质区域3A；p型杂质区域3C，其局部地形成于n-型半导体层2的表层，并且具有缺陷区域1000；多个n+型半导体区域4A；n+型半导体区域4C，其局部地形成于p型杂质区域3C的表层；栅极电极5；源极电极6，其与p型杂质区域3A的上表面和n+型半导体区域4A的上表面接触地形成；以及漏极电极7。
这里，将与p型杂质区域3C的上表面的多个位置(图2中为2个位置)接触地形成的电极设为感测电极S1，将与n+型半导体区域4C的上表面接触地形成的电极设为感测电极S2。
另外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2。
就本实施方式的半导体装置而言，使包含作为电压感测构造的p型杂质区域3C在内的构造的一部分与源极电极6短路。而且，在n+型半导体区域4C附近设置感测电极S1。理想地，希望是感测电极S1在俯视观察时包围n+型半导体区域4C的上表面处的感测电极S2的形态。
就本实施方式的半导体装置而言，在电压感测构造中的p型杂质区域3C流动的位移电流全部被感测电极S1进行旁路。因此，感测电位Vs1-电位VS受到位移电流的影响，但是对感测电位Vs1-感测电位VS2的影响大幅降低。因此，根据本实施方式的半导体装置，能够使由电位Vd的变化造成的影响大幅降低。
＜第三实施方式＞
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
<关于半导体装置的结构>
图3是概略地表示本实施方式的半导体装置的结构的剖视图。
如图3中所例示的那样，半导体装置具有：n+型半导体衬底1；n-型半导体层2；p型杂质区域3A；p型杂质区域3D，其局部地形成于n-型半导体层2的表层，并且具有缺陷区域1000；p型杂质区域3E，其局部地形成于n-型半导体层2的表层，并且具有缺陷区域1000；多个n+型半导体区域4A；n+型半导体区域4D，其局部地形成于p型杂质区域3D的表层；n+型半导体区域4E，其局部地形成于p型杂质区域3E的表层；栅极电极5；源极电极6；以及漏极电极7。
这里，将与p型杂质区域3D的上表面接触地形成的电极设为感测电极S1，将与n+型半导体区域4D的上表面接触地形成的电极设为感测电极S2。
另外，将与p型杂质区域3E的上表面接触地形成的电极设为感测电极S1a，将与n+型半导体区域4E的上表面接触地形成的电极设为感测电极S2a。
此外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2，将感测电极S1a的电位设为感测电位Vs1a，将感测电极S2a的电位设为感测电位Vs2a。
就本实施方式的半导体装置而言，形成2个电压感测构造，并且，2个电压感测构造为尽可能对称的形状。理想地，希望在半导体芯片整体，电压感测构造配置为彼此对称。
在图3中，包含p型杂质区域3D的电压感测构造和包含p型杂质区域3E的电压感测构造配置为线对称。
通过这样配置电压感测构造，在对称配置的2个电压感测构造各自产生的位移电流大致一致。而且，位移电流流入p型杂质区域3D的电阻而产生的电压大致与位移电流流入p型杂质区域3E的电阻而产生的电压一致。
在这样的状态下，如果将2个电压感测构造中的位移电流各自作为Ia和I而设定为不同的值，则得到以下式(4)的关系。
【数学式4】
nkT/q·ln(Ia/1)∝(Vs1a-Vs2a)-(Vs1-Vs2) (4)
式(4)中的左边的电压抵消了由位移电流引起的电压。因此，能够大幅地缓和由电位Vd的变化造成的影响。
另外，由于式(4)中的左边为电流比，因此如果电流比精度高于电流值，则能够进行更准确的电压感测。
<第四实施方式>
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
<关于半导体装置的结构>
图4是概略地表示本实施方式的半导体装置的结构的剖视图。
如图4中所例示的那样，半导体装置具有：n+型半导体衬底1；n-型半导体层2；p型杂质区域3A；p型杂质区域3F，其局部地形成于n-型半导体层2的表层，并且具有缺陷区域1000；多个n+型半导体区域4A；n+型半导体区域4F，其局部地形成于p型杂质区域3F的表层；n+型半导体区域4G，其局部地形成于p型杂质区域3F的表层；栅极电极5；源极电极6；以及漏极电极7。
这里，将与p型杂质区域3F的上表面的多个位置(在图4中为3个位置)接触地形成的电极设为感测电极S1，将与n+型半导体区域4F的上表面接触地形成的电极设为感测电极S2，将与n+型半导体区域4G的上表面接触地形成的电极设为感测电极S2a。
另外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2，将感测电极S2a的电位设为感测电位Vs2a。
就本实施方式的半导体装置而言，使包含作为电压感测构造的p型杂质区域3F在内的构造的一部分与源极电极6短路。而且，在n+型半导体区域4F附近及n+型半导体区域4G附近各自设置感测电极S1。理想地，希望是感测电极S1分别在俯视观察时包围n+型半导体区域4F的上表面处的感测电极S2及n+型半导体区域4G的上表面处的感测电极S2a的形态。
根据本实施方式的半导体装置，在电压感测构造中的p型杂质区域3F流动的位移电流全部被感测电极S1进行旁路。因此，感测电位Vs1-电位Vs受到位移电流的影响，但对感测电位Vs1-感测电位VS2的影响及对感测电位Vs1-感测电位Vs2a的影响大幅降低。
另外，与第三实施方式所示的情况同样地，由位移电流引起的电压被抵消。因此，能够大幅地缓和由电位Vd的变化造成的影响。
在本实施方式的半导体装置的情况下，以下式(5)所示的关系成立。
【数学式5】
nkT/q·ln(Ia/I)∝Vs2-Vs2a (5)
<第五实施方式>
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
<关于半导体装置的结构>
图5是概略地表示本实施方式的半导体装置的结构的剖视图。
如图5中所例示的那样，半导体装置具有：n+型半导体衬底1；n-型半导体层2；p型杂质区域3A；p型杂质区域3H，其局部地形成于n-型半导体层2的表层，并且具有缺陷区域1000；p型杂质区域3I，其局部地形成于n-型半导体层2的表层，并且具有缺陷区域1000；多个n+型半导体区域4A；n+型半导体区域4H，其局部地形成于p型杂质区域3H的表层；n+型半导体区域4I，其局部地形成于p型杂质区域3I的表层；栅极电极5；源极电极6；以及漏极电极7。
这里，将与p型杂质区域3H的上表面接触地形成的电极设为感测电极S1，将与n+型半导体区域4I的上表面接触地形成的电极设为感测电极S2。
另外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2。
另外，n+型半导体区域4H与p型杂质区域3I连接。
由于2个电压感测构造中的pn结是电重叠的，即电压感测构造是串联电连接的，因此感测电位Vs1-感测电位Vs2的输出电压大致为2倍。此外，所连接的电压感测构造的数量不限于图5所示的2个的情况，也可以将m个电压感测构造中的pn结电重叠，从而得到m倍的输出电压。
根据本实施方式的半导体装置，能够与接收感测电位Vs1-感测电位Vs2的电路侧的设计对应地进行输出电压的调整。
此外，就本实施方式的半导体装置而言，也希望使电位Vs和感测电位Vs1短路，但由于多个串联连接的pn结的中间的p型杂质区域的电位没有被直接固定，因此希望在半导体装置成为接通状态或断开状态的、电位Vd稳定的定时(timing)进行电压感测。
此外，通过采用第三实施方式所示的对称的配置，而且对差电压进行检测，从而能够抑制Vd变化的影响。另外，如果电流比精度高于电流值本身，则电压感测精度变得更高。
<第六实施方式>
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
<关于半导体装置的结构>
图6是概略地表示本实施方式的半导体装置的结构的剖视图。
如图6中所例示的那样，半导体装置具有：n+型半导体衬底1；n-型半导体层2；p型杂质区域3A；p型杂质区域3J，其局部地形成于n-型半导体层2的表层，并且具有缺陷区域1000；多个n+型半导体区域4A；n+型半导体区域4J，其局部地形成于p型杂质区域3J的表层；n+型半导体区域4K，其局部地形成于p型杂质区域3J的表层；栅极电极5A，其隔着氧化膜(这里，未图示)与被n-型半导体层2和n+型半导体区域4A夹着的p型杂质区域3A的上表面接触；源极电极6；以及漏极电极7。
另外，栅极电极5A隔着氧化膜(这里，未图示)与被n-型半导体层2和n+型半导体区域4J夹着的p型杂质区域3J的上表面接触。
此外，被n-型半导体层2和n+型半导体区域4A夹着的p型杂质区域3A的上表面的宽度(即，形成沟道的宽度)比被n-型半导体层2和n+型半导体区域4J夹着的p型杂质区域3J的上表面的宽度(即，形成沟道的宽度)小。
这里，将与p型杂质区域3J的上表面及n+型半导体区域4J的上表面接触地形成的电极设为感测电极S1，将与n+型半导体区域4K的上表面接触地形成的电极设为感测电极S2。
另外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2。
在上述结构中，利用具有p型杂质区域3J上表面的宽度比较大的沟道的MOSFET的电流饱和特性，一边供给恒定电流，一边对电位Vs-感测电位Vs2进行测定。
因此，根据本实施方式的半导体装置，能够将用于电压感测的恒压源搭载于半导体芯片之上。
在该情况下，由于不能够使电位Vs和感测电位Vs1短路，因此希望在半导体装置成为接通状态或断开状态，电位Vd稳定的定时进行电压感测。
<第七实施方式>
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
<关于半导体装置的结构>
图7是概略地表示本实施方式的半导体装置的结构的俯视图。此外，该结构的剖视图与第六实施方式中的图6相同。
如图7中所例示的那样，半导体装置具有：多个p型杂质区域3J，它们局部地形成于n-型半导体层2的表层；n+型半导体区域401J，其局部地形成于1个p型杂质区域3J的表层；n+型半导体区域402J，其局部地形成于另1个p型杂质区域3J的表层；n+型半导体区域4K，其局部地形成于两个p型杂质区域3J的表层；以及栅极电极5A，其隔着氧化膜(这里，未图示)与被n-型半导体层2和n+型半导体区域401J夹着的p型杂质区域3J的上表面、及被n-型半导体层2和n+型半导体区域402J夹着的p型杂质区域3J的上表面接触。栅极电极5A是横跨2个p型杂质区域3J而形成的。
此外，n+型半导体区域401J的与沟道方向交叉的方向的宽度比n+型半导体区域402J的与沟道方向交叉的方向的宽度窄。
这里，将与p型杂质区域3J的上表面及n+型半导体区域401J的上表面接触地形成的电极设为感测电极S1，将与p型杂质区域3J的上表面及n+型半导体区域402J的上表面接触地形成的电极设为感测电极S1a，将与n+型半导体区域4K的上表面接触地形成的电极设为感测电极S2及感测电极S2a。
就本实施方式的半导体装置而言，搭载至少2个具有p型杂质区域3J上表面的宽度比较大的沟道的MOSFET，这2个MOSFET形成为相对于沿沟道方向的对称轴大致线对称。
另外，在p型杂质区域3J的上表面形成的沟道的宽度之比成为在这2个MOSFET流动的电流之比。
另一方面，由于由电位Vd的变化引起的位移电流大致依赖于p型杂质区域3J的形状，因此就本实施方式的半导体装置而言，形成上述2个MOSFET的p型杂质区域3J的形状是相同的。
这里，如果将在上述2个MOSFET流动的电流之比设为Ia/I，则实现了满足第三实施方式中说明过的式(4)的状态。因此，能够大幅地缓和电压感测中的电位Vd的变化的影响。
另外，就本实施方式的半导体装置而言，由于仅利用在2个MOSFET流动的电流之比，因此并非必须使在p型杂质区域3J的上表面形成的沟道的宽度比在p型杂质区域3A的上表面形成的沟道的宽度大。
另外，如果电流比精度高于电流值本身，则电压感测精度变得更高。
此外，就本实施方式的半导体装置而言，由于不能够使电位Vs和感测电位Vs1短路，因此希望在半导体装置成为接通状态或断开状态等，电位Vd稳定的定时进行电压感测。
＜第八实施方式＞
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
<关于半导体装置的结构>
图8是概略地表示本实施方式的半导体装置的结构的剖视图。
如图8中所例示的那样，半导体装置具有：n+型半导体衬底1；n-型半导体层2；p型杂质区域3A；p型杂质区域3J；多个n+型半导体区域4A；n+型半导体区域4J；n+型半导体区域4K；栅极电极5A；p型杂质区域3L，其局部地形成于n-型半导体层2的表层，并且具有缺陷区域1000；n+型半导体区域4L，其局部地形成于p型杂质区域3L的表层；n+型半导体区域4M，其局部地形成于p型杂质区域3L的表层；栅极电极5B，其隔着氧化膜(这里，未图示)与被n-型半导体层2和n+型半导体区域4L夹着的p型杂质区域3L的上表面接触；源极电极6；以及漏极电极7。
这里，将与p型杂质区域3J的上表面及n+型半导体区域4J的上表面接触地形成的电极设为感测电极S1，将与n+型半导体区域4K的上表面接触地形成的电极设为感测电极S2。
另外，将与p型杂质区域3L的上表面及n+型半导体区域4L的上表面接触地形成的电极设为感测电极S1a，将与n+型半导体区域4M的上表面接触地形成的电极设为感测电极S2a。
另外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S1a的电位设为感测电位Vs1a，将感测电极S2的电位设为感测电位Vs2，将感测电极S2a的电位设为感测电位Vs2a。
另外，包含p型杂质区域3J的电压感测构造和包含p型杂质区域3L的电压感测构造配置为相对于对称轴线对称。
根据本实施方式的半导体装置，虽然不能够消除由掩模偏移引起的沟道长度的变化，但是在沟道长度足够长的情况下，上述对称配置可能在波动方面占优势。
另外，本实施方式的半导体装置也可以如第七实施方式所示，在深入纸面方向具有2个MOSFET。
＜第九实施方式＞
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
就以上各个实施方式所记载的半导体装置而言，如果通过在栅极电极施加电压而使半导体装置成为接通状态，则漏极电压降低。而且，降低至大致遵循于静态电流电压特性的接通电压。
如果在该状态下进行电压测定，则漏极电位的变化变得非常小。因此，电压感测精度大幅提高。
＜第十实施方式＞
对本实施方式的半导体装置进行说明。此外，在以下的说明中，对与以上所记载的实施方式中说明过的结构要素相同的结构要素标注相同的标号而进行图示，适当省略其详细说明。
<关于半导体装置的结构>
图9是概略地表示本实施方式的半导体装置的结构的剖视图。图9所示的结构是绝缘栅型双极晶体管(insulated gate bipolar transistor，即IGBT)。
如图9中所例示的那样，半导体装置具有：p+型半导体衬底1a；n-型半导体层2，其形成于p+型半导体衬底1a的上表面；p型杂质区域3A；p型杂质区域3B；多个n+型半导体区域4A；n+型半导体区域4B；栅极电极5；源极电极6(即发射极电极)；以及漏极电极7(即集电极(collector)电极(electrode))，其与p+型半导体衬底1a的下表面接触地形成。
这里，将与p型杂质区域3B的上表面接触地形成的电极设为感测电极S1，将与n+型半导体区域4B的上表面接触地形成的电极设为感测电极S2。
另外，将漏极电极7的电位设为电位Vd，将源极电极6的电位设为电位Vs，将感测电极S1的电位设为感测电位Vs1，将感测电极S2的电位设为感测电位Vs2。
就IGBT即本实施方式的半导体装置而言，空穴从漏极电极7流入p型杂质区域3B。但是，如在第一实施方式中也记载过的那样，能够抑制在p型杂质区域3B流动的电流的影响。因此，即使是IGBT，也能够得到与第一实施方式中的效果同样的效果。
此外，关于第二实施方式、第三实施方式、第四实施方式、第五实施方式、第六实施方式、第七实施方式、第八实施方式和第九实施方式中的结构，也可应用于IGBT，并且会得到同样的效果。
<关于由以上所记载的实施方式产生的效果>
下面，示出由以上所记载的实施方式产生的效果的例子。此外，在以下的说明中，基于在以上所记载的实施方式中例示的具体的结构记载该效果，但在产生同样的效果的范围内，也可以与在本申请说明书中例示的其它具体的结构置换。
另外，该置换也可以横跨多个实施方式而进行。即，也可以是如下情况，即，将在不同的实施方式中例示的各个结构组合而产生同样的效果。
根据以上所记载的实施方式，半导体装置具有第一导电型(n型)的半导体层、第二导电型(p型)的第一杂质区域、p型第二杂质区域、n型第一半导体区域、n型第二半导体区域、第一电极、第二电极、第三电极、栅极电极5(或栅极电极5A)。这里，n型半导体层例如与n-型半导体层2对应。另外，p型第一杂质区域例如与p型杂质区域3A对应。另外，p型第二杂质区域例如与p型杂质区域3B、p型杂质区域3C、p型杂质区域3D、p型杂质区域3E、p型杂质区域3F、p型杂质区域3H、p型杂质区域3I、p型杂质区域3J和p型杂质区域3L中的至少1个对应。另外，n型第一半导体区域例如与n型半导体区域4A对应。另外，n型第二半导体区域例如与n+型半导体区域4B、n+型半导体区域4C、n+型半导体区域4D、n+型半导体区域4E、n+型半导体区域4F、n+型半导体区域4G、n+型半导体区域4H、n+型半导体区域4I、n+型半导体区域4J、n+型半导体区域4K、n+型半导体区域4L及n+型半导体区域4M中的任意1个对应。另外，第一电极例如与源极电极6对应。另外，第二电极例如与感测电极S1和感测电极S1a中的至少1个对应。另外，第三电极例如与感测电极S2和感测电极S2a中的任意1个对应。p型杂质区域3A局部地形成于n-型半导体层2的表层。p型杂质区域3B局部地形成于n-型半导体层2的表层。另外，p型杂质区域3B形成为与p型杂质区域3A分离。n+型半导体区域4A局部地形成于p型杂质区域3A的表层。n+型半导体区域4B局部地形成于p型杂质区域3B的表层。源极电极6是与p型杂质区域3A的上表面和n+型半导体区域4A的上表面接触地形成的。感测电极S1是与p型杂质区域3B的上表面接触地形成的。感测电极S2是与n+型半导体区域4B的上表面接触地形成的。栅极电极5隔着绝缘膜设置于被n-型半导体层2和n+型半导体区域4A夹着的p型杂质区域3A的上表面。而且，p型杂质区域3B至少在n+型半导体区域4B的下方具有缺陷区域1000，该缺陷区域1000具有比p型杂质区域3B的表层的缺陷密度高的缺陷密度。
根据这样的结构，由于能够使p型杂质区域3B的特别是缺陷区域1000的电子的寿命降低，因此能够对寄生晶体管的动作进行抑制。因此，能够对基于感测电位的温度等的测定精度降低进行抑制。
此外，即使在将本申请说明书中例示的其它结构中的至少1个适当追加于以上所记载的结构的情况下，即，在适当追加没有作为以上所记载的结构而提及的本申请说明书中例示的其它结构的情况下，也能够产生同样的效果。
另外，根据以上所记载的实施方式，在将n+型半导体区域4B和p型杂质区域3B之间的pn结处的正向偏置电流设为Ic，将从p型杂质区域3B向n-型半导体层2流出的电流设为Ie，将缺陷区域1000的厚度设为W，将p型杂质区域3B的电子的扩散系数设为Dn，将p型杂质区域3B的电子的寿命设为τn的情况下，在缺陷区域1000满足以下式中的至少1个。
【数学式6】
Ic/Ie≤1/1000 (6)
【数学式7】
根据这样的结构，由注入p型杂质区域3B的电子引起的电子浓度呈指数函数地降低，在移动了距离W的时刻大致为0。因此，能够使p型杂质区域3B的特别是缺陷区域1000的电子的寿命降低。
另外，根据以上所记载的实施方式，源极电极6与p型杂质区域3C(或p型杂质区域3F)电连接。根据这种结构，在电压感测构造中的p型杂质区域3C流动的位移电流全部被感测电极S1进行旁路。因此，对感测电位Vs1-感测电位Vs2的影响大幅降低。
另外，根据以上所记载的实施方式，感测电极S1配置为在俯视观察时包围感测电极S2。根据这样的结构，在电压感测构造中的p型杂质区域3C流动的位移电流全部被感测电极S1进行旁路。因此，对感测电位Vs1-感测电位Vs2的影响大幅降低。
此外，根据以上所记载的实施方式，在将具有p型杂质区域3D(或p型杂质区域3E)、n+型半导体区域4D(或n+型半导体区域4E)、感测电极S1(或感测电极S1a)以及感测电极S2(或感测电极S2a)的构造设为电压感测构造的情况下，具有多个电压感测构造。根据这样的结构，如果电流比的精度高于电流值，则通过使用电流比能够提高电压感测精度。
另外，根据以上所记载的实施方式，多个电压感测构造中的p型杂质区域3D(及p型杂质区域3E)、n+型半导体区域4D(及n+型半导体区域4E)、感测电极S1(及感测电极S1a)及感测电极S2(及感测电极S2a)各自配置为彼此线对称。根据这样的结构，在对称地配置的2个电压感测构造中各自产生的位移电流大致一致。并且，位移电流流过p型杂质区域3D的电阻而产生的电压与位移电流流过p型杂质区域3E的电阻而产生的电压大致一致。因此，由位移电流引起的电压被抵消，能够大幅缓和由电位Vd的变化造成的影响。
另外，根据以上所记载的实施方式，多个电压感测构造电串联连接。根据这样的结构，能够与接收感测电位Vs1-感测电位Vs2的电路侧的设计对应地进行输出电压的调整。
另外，根据以上所记载的实施方式，栅极电极5A也隔着绝缘膜设置于被n-型半导体层2和n+型半导体区域4J夹着的p型杂质区域3J的上表面。根据这样的结构，能够将用于电压感测的恒压源搭载于半导体芯片之上。
另外，根据以上所记载的实施方式，被n-型半导体层2和n+型半导体区域4J夹着的p型杂质区域3J的上表面的宽度比被n-型半导体层2和n+型半导体区域4A夹着的p型杂质区域3A的上表面的宽度宽。根据这样的结构，利用具有p型杂质区域3J上表面的宽度比较大的沟道的MOSFET的电流饱和特性，能够一边供给稳定的恒定电流，一边对电位Vs-感测电位Vs2进行测定。
另外，根据以上所记载的实施方式，形成多个p型杂质区域3J。而且，栅极电极5A形成为横跨多个p型杂质区域3J。根据这样的结构，能够将用于电压感测的恒压源搭载于半导体芯片之上。此外，如果电流比的精度高于电流值本身，则通过使用电流比，能够提高电压感测精度。
此外，根据以上所记载的实施方式，在通过施加于栅极电极5A的电压而将半导体装置固定为接通状态或者断开状态时，对感测电极S1与感测电极S2之间的电压进行测定。根据这样的结构，由于漏极电位(电位Vd)的变化变得极小，因此电压感测精度大幅提高。
另外，根据以上所记载的实施方式，半导体装置具有：形成于n-型半导体层2的下表面的p+型半导体衬底1a、形成于p+型半导体衬底1a的下表面的第四电极。这里，第四电极例如与漏极电极7对应。根据这样的结构，即使是IGBT，也能够使p型杂质区域3B的特别是缺陷区域1000的电子的寿命降低，因此能够对寄生晶体管的动作进行抑制。因此，能够对基于感测电位的温度等的测定精度降低进行抑制。
根据以上所记载的实施方式，在半导体装置的制造方法中，在n-型半导体层2的表层局部地形成p型杂质区域3A。然后，在n-型半导体层2的表层的与p型杂质区域3A分离的位置局部地形成p型杂质区域3B。然后，通过将电子束、质子或氦照射于p型杂质区域3B的底部，从而形成具有比p型杂质区域3B的表层的缺陷密度高的缺陷密度的缺陷区域1000。然后，在p型杂质区域3A的表层局部地形成第一导电型的n+型半导体区域4A。然后，在p型杂质区域3B的表层局部地形成第一导电型的n+型半导体区域4B。然后，形成与p型杂质区域3A的上表面和n+型半导体区域4A的上表面接触的源极电极6。然后，形成与p型杂质区域3B的上表面接触的感测电极S1。然后，形成与n+型半导体区域4B的上表面接触的感测电极S2。然后，隔着绝缘膜在被n-型半导体层2和n+型半导体区域4A夹着的p型杂质区域3A的上表面形成栅极电极5。
根据这样的结构，能够在p型杂质区域3B的底部形成缺陷区域1000。因此，能够使p型杂质区域3B的特别是缺陷区域1000的电子的寿命降低，因此能够对寄生晶体管的动作进行抑制。
此外，即使在将本申请说明书中例示的其它结构中的至少1个适当追加于以上所记载的结构的情况下，即，在适当追加没有作为以上所记载的结构而提及的本申请说明书中例示的其它结构的情况下，也能够产生同样的效果。
另外，在没有特别的限制的情况下，进行各个处理的顺序能够变更。
<关于以上所记载的实施方式的变形例>
在以上所记载的实施方式中，有时也记载了各个结构要素的材质、材料、尺寸、形状、相对的配置关系或实施的条件等，但它们在所有方面都是1个例子，并不限定于本申请说明书中记载的内容。
因此，在本申请说明书所公开的技术的范围内，可以设想到没有例示的无数变形例、及等同物。例如，包含对至少1个结构要素进行变形的情况、追加的情况或省略的情况、以及提取至少1个实施方式中的至少1个结构要素而与其它实施方式的结构要素组合的情况。
另外，只要不产生矛盾，在以上所记载的实施方式中记载为具有“1个”的结构要素也可以具有“大于或等于1个”。
并且，以上所记载的实施方式中的各个结构要素是概念性的单位，在本申请说明书所公开的技术的范围内，包含1个结构要素由多个构造物构成的情况、1个结构要素与某构造物的一部分对应的情况、及多个结构要素设置于1个构造物的情况。
另外，作为以上所记载的实施方式中的各个结构要素，只要发挥相同的功能，则包含具有其它构造或形状的构造物。
另外，本申请说明书中的说明是为了与本技术关联的全部目的而参照的，都没有承认为现有技术。
另外，在以上所记载的实施方式中，在没有特别指定而记载了材料名等的情况下，只要不产生矛盾，则包括该材料包含其它添加物的例如合金等。

Claims (74)

1.一种半导体装置，其具有：
第一导电型的半导体层；
第二导电型的第一杂质区域，其局部地形成于所述半导体层的表层；
第二导电型的第二杂质区域，其局部地形成于所述半导体层的表层，并且形成为与所述第一杂质区域分离；
第一导电型的第一半导体区域，其局部地形成于所述第一杂质区域的表层；
第一导电型的第二半导体区域，其局部地形成于所述第二杂质区域的表层；
第一电极，其与所述第一杂质区域的上表面和所述第一半导体区域的上表面接触地形成；
第二电极，其与所述第二杂质区域的上表面接触地形成；
第三电极，其与所述第二半导体区域的上表面接触地形成；以及
栅极电极，其隔着绝缘膜设置于被所述半导体层和所述第一半导体区域夹着的所述第一杂质区域的上表面，
所述第二杂质区域至少在所述第二半导体区域的底部具有低寿命区域，该低寿命区域是具有比所述第二杂质区域的表层的缺陷密度高的缺陷密度的区域或扩散了重金属的区域，
所述栅极电极还隔着绝缘膜设置于被所述半导体层和所述第二半导体区域夹着的所述第二杂质区域的上表面。
2.根据权利要求1所述的半导体装置，其中，
在将所述第二半导体区域和所述第二杂质区域之间的pn结处的正向偏置电流设为Ic，将从所述第二杂质区域流向所述半导体层的电流设为Ie，将所述低寿命区域的厚度设为W，将所述第二杂质区域的电子的扩散系数设为Dn，将所述第二杂质区域的电子的寿命设为τn的情况下，在所述低寿命区域满足以下式中的至少1个，
Ic/Ie≤1/1000
3.根据权利要求1或2所述的半导体装置，其中，
所述第一电极与所述第二杂质区域电连接。
4.根据权利要求1或2所述的半导体装置，其中，
所述第二电极配置为在俯视观察时包围所述第三电极。
5.根据权利要求3所述的半导体装置，其中，
所述第二电极配置为在俯视观察时包围所述第三电极。
6.根据权利要求1或2所述的半导体装置，其中，
将具有所述第二杂质区域、所述第二半导体区域、所述第二电极和所述第三电极的构造设为电压感测构造，
该半导体装置具有多个所述电压感测构造。
7.根据权利要求3所述的半导体装置，其中，
将具有所述第二杂质区域、所述第二半导体区域、所述第二电极和所述第三电极的构造设为电压感测构造，
该半导体装置具有多个所述电压感测构造。
8.根据权利要求4所述的半导体装置，其中，
将具有所述第二杂质区域、所述第二半导体区域、所述第二电极和所述第三电极的构造设为电压感测构造，
该半导体装置具有多个所述电压感测构造。
9.根据权利要求5所述的半导体装置，其中，
将具有所述第二杂质区域、所述第二半导体区域、所述第二电极和所述第三电极的构造设为电压感测构造，
该半导体装置具有多个所述电压感测构造。
10.根据权利要求6所述的半导体装置，其中，
多个所述电压感测构造中的所述第二杂质区域、所述第二半导体区域、所述第二电极及所述第三电极各自配置为彼此线对称。
11.根据权利要求7所述的半导体装置，其中，
多个所述电压感测构造中的所述第二杂质区域、所述第二半导体区域、所述第二电极及所述第三电极各自配置为彼此线对称。
12.根据权利要求8所述的半导体装置，其中，
多个所述电压感测构造中的所述第二杂质区域、所述第二半导体区域、所述第二电极及所述第三电极各自配置为彼此线对称。
13.根据权利要求9所述的半导体装置，其中，
多个所述电压感测构造中的所述第二杂质区域、所述第二半导体区域、所述第二电极及所述第三电极各自配置为彼此线对称。
14.根据权利要求6所述的半导体装置，其中，
多个所述电压感测构造是电串联连接的。
15.根据权利要求7所述的半导体装置，其中，
多个所述电压感测构造是电串联连接的。
16.根据权利要求8所述的半导体装置，其中，
多个所述电压感测构造是电串联连接的。
17.根据权利要求9所述的半导体装置，其中，
多个所述电压感测构造是电串联连接的。
18.根据权利要求1所述的半导体装置，其中，
被所述半导体层和所述第二半导体区域夹着的所述第二杂质区域的上表面的宽度比被所述半导体层和所述第一半导体区域夹着的所述第一杂质区域的上表面的宽度宽。
19.根据权利要求1或18所述的半导体装置，其中，
形成多个所述第二杂质区域，
所述栅极电极形成为横跨多个所述第二杂质区域。
20.根据权利要求1或2所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
21.根据权利要求3所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
22.根据权利要求4所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
23.根据权利要求5所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
24.根据权利要求6所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
25.根据权利要求7所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
26.根据权利要求8所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
27.根据权利要求9所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
28.根据权利要求10所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
29.根据权利要求11所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
30.根据权利要求12所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
31.根据权利要求13所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
32.根据权利要求14所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
33.根据权利要求15所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
34.根据权利要求16所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
35.根据权利要求17所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
36.根据权利要求18所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
37.根据权利要求19所述的半导体装置，其中，
在通过施加于所述栅极电极的电压将半导体装置固定为接通状态或断开状态时，对所述第二电极和所述第三电极之间的电压进行测定。
38.根据权利要求1或2所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
39.根据权利要求3所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
40.根据权利要求4所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
41.根据权利要求5所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
42.根据权利要求6所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
43.根据权利要求7所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
44.根据权利要求8所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
45.根据权利要求9所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
46.根据权利要求10所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
47.根据权利要求11所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
48.根据权利要求12所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
49.根据权利要求13所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
50.根据权利要求14所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
51.根据权利要求15所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
52.根据权利要求16所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
53.根据权利要求17所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
54.根据权利要求18所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
55.根据权利要求19所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
56.根据权利要求20所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
57.根据权利要求21所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
58.根据权利要求22所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
59.根据权利要求23所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
60.根据权利要求24所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
61.根据权利要求25所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
62.根据权利要求26所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
63.根据权利要求27所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
64.根据权利要求28所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
65.根据权利要求29所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
66.根据权利要求30所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
67.根据权利要求31所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
68.根据权利要求32所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
69.根据权利要求33所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
70.根据权利要求34所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
71.根据权利要求35所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
72.根据权利要求36所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
73.根据权利要求37所述的半导体装置，其中，
还具有：
第二导电型的半导体衬底，其形成于所述半导体层的下表面；以及
第四电极，其形成于所述半导体衬底的下表面。
74.一种半导体装置的制造方法，其中，
在第一导电型的半导体层的表层局部地形成第二导电型的第一杂质区域，
在所述半导体层的表层的与所述第一杂质区域分离的位置局部地形成第二导电型的第二杂质区域，
通过在所述第二杂质区域的至少底部照射电子束、质子或氦，或使重金属扩散，从而形成低寿命区域，该低寿命区域是具有比所述第二杂质区域的表层的缺陷密度高的缺陷密度的区域或扩散了重金属的区域，
在所述第一杂质区域的表层局部地形成第一导电型的第一半导体区域，
在所述第二杂质区域的表层局部地形成第一导电型的第二半导体区域，
形成与所述第一杂质区域的上表面和所述第一半导体区域的上表面接触的第一电极，
形成与所述第二杂质区域的上表面接触的第二电极，
形成与所述第二半导体区域的上表面接触的第三电极，
在被所述半导体层和所述第一半导体区域夹着的所述第一杂质区域的上表面，隔着绝缘膜形成栅极电极，
所述栅极电极还隔着绝缘膜设置于被所述半导体层和所述第二半导体区域夹着的所述第二杂质区域的上表面。
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