JP6007507B2

JP6007507B2 - トレンチゲート型ｍｏｓ半導体装置のトレンチ平均深さおよびスイッチング特性の評価方法および半導体チップの選別方法

Info

Publication number: JP6007507B2
Application number: JP2012032809A
Authority: JP
Inventors: 毅小澤; 小山　幸男; 幸男小山
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-02-17
Filing date: 2012-02-17
Publication date: 2016-10-12
Anticipated expiration: 2032-02-17
Also published as: JP2013171851A

Description

本発明は、トレンチゲート構造を有するＭＯＳ半導体装置のトレンチ深さのばらつきおよびスイッチング特性を非破壊で簡単に測定する方法に関する。

電力変換装置の低消費電力化が進む中で、電力変換装置の低消費電力化に対するパワーデバイスへの期待は大きい。そのパワーデバイスの中でも伝導度変調効果により、低オン電圧が得られ、また電圧駆動のゲート制御のため、制御が容易である絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと称する）への評価は定着してきている。そして、ウエハ２１表面に沿ってゲート電極を設けるプレーナ型ＩＧＢＴに比べて、ウエハ２１表面に垂直のトレンチにゲート電極を埋設するトレンチゲート型ＩＧＢＴは、その垂直トレンチの側壁シリコン面にチャネルを形成するので、チャネル密度を高くすることができ、さらに低オン電圧にすることができるため近年適用分野が増えつつある。

さらに、前記低消費電力化の要求に対し、前述のように低オン電圧化されたトレンチゲート型ＩＧＢＴを複数個用いてパワーモジュールを構成し、電力変換装置などに搭載される。このパワーモジュールの構成は、たとえば、図７に示すように、コンバータ部１００、ブレーキ部２００、インバータ部３００を備え、インバータ部３００ではＩＧＢＴ３０１とＦＷＤ（ＦｒｅｅＷｈｅｅｌｉｎｇＤｉｏｄｅ）３０２が逆並列に接続される構成を有している。

そのようなトレンチゲート型ＩＧＢＴを製造するためのウエハプロセスで形成される垂直トレンチの深さを、ライン管理するために、非破壊で測定する方法として、レーザー光を用いる方法が知られている。このトレンチ深さのレーザー測定法は、トレンチ表面の反射光とトレンチ底部からの反射光とのスペクトル位相差から深さを算出する方法である。このレーザー測定法はトレンチの溝幅が狭く深いアスペクト比の大きいトレンチでは測定精度が低下し易い。トレンチゲート型ＩＧＢＴのトレンチはチャネル密度を高くするために溝幅は狭くされることが多い。また、反射光を利用するため、トレンチ底部の表面形状の影響を受けて測定精度が低下することもある。さらに、一回の測定エリア（１ｍｍ^２程度）が狭いので、ウエハ全体のトレンチ深さの測定には時間がかかり効率が悪いという問題がある。

このように、トレンチエッチングプロセスを有するデバイスプロセスでは、半導体デバイスの電気特性を満たすために、トレンチエッチングにおけるトレンチ深さのばらつきを制御することが望まれているという記載がある（特許文献１）。

ＳＯＩ基板のトレンチ分離溝の底部の深さおよび寸法を非破壊で測定することができる検査方法に関する記載がある（特許文献２）。

公知技術文献

特開２００５−３４７５８５号公報特開２００３−１５１９６１号公報

しかしながら、前記トレンチゲート型ＩＧＢＴはチャネル密度を高くすることができ、オン電圧を低くすることができるが、ゲート容量も大きくなり充放電に要する時間が長くなってスイッチング損失が大きくなるという問題が生じる。また、トレンチゲート型ＩＧＢＴでは、チップ間でトレンチの深さにバラツキがあるとゲート容量やスイッチング特性のバラツキが大きくなり易く複数のトレンチゲート型ＩＧＢＴで構成されるパワーモジュールで問題が生じることがある。スイッチング特性のバラツキが大きくなると、ターンオン特性、ターンオフ特性に影響がでるので、できるだけ均一にする必要があるからである。そのためには、スイッチング特性ができるだけ均一なＩＧＢＴチップを選んでパワーモジュールに搭載する必要がある。しかし、トレンチの深さまたはスイッチング特性をＩＧＢＴチップごとに一つずつ測定して選別することは決して効率的ではなく、生産プロセスとして取り入れることは通常困難である。

本発明は、以上述べた点を考慮してなされたものである。本発明の目的は、トレンチゲート型ＭＯＳ半導体装置のウエハプロセスを終了したウエハを、ウエハ状態で半導体チップのトレンチの平均深さおよびスイッチング特性を非破壊で高電圧電源を用いない簡単な試験回路で評価し選別することができるトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さおよびスイッチング特性の評価方法および半導体チップの選別方法を提供することである。

前記本発明の目的を達成するために、半導体ウエハの一方の主面側に設けられるトレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と前記半導体ウエハの両主面に金属主電極を形成する工程の終了後、半導体ウエハ内に形成されている半導体チップ内のゲート電極と他方の主面の金属主電極間に、一方の主面の金属主電極と他方の主面の金属主電極間に電圧印加をしない状態で電圧を印加し、ゲート電極と他方の主面の金属主電極間の電圧が所定の電圧値に達するゲート充電時間Ａを測定し、既知のトレンチ平均深さとゲート充電時間の関係を示す検量線から前記測定したゲート充電時間Ａに対応する半導体チップのトレンチ平均深さを求めるトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法とする。前記半導体ウエハ内の複数の半導体チップについて、順に充電時間を測定して前記検量線からそれぞれの半導体チップのトレンチ平均深さを求めることもよい。前記トレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法により半導体チップごとのトレンチ平均深さの分布が求められた半導体ウエハからトレンチ平均深さの近い半導体チップを選別する半導体チップの選別方法とする。

半導体ウエハの一方の主面側に設けられるトレンチ内にゲート絶縁膜を介してゲート電極を設ける工程と前記半導体ウエハの両主面に金属主電極を形成する工程を終了後、半導体ウエハ内に形成されている半導体チップ内のゲート電極と一方の主面の金属主電極間に、一方の主面の金属主電極と他方の主面の金属主電極間に電圧印加をしない状態で電圧を印加し、前記ゲート電極と一方の主面の金属主電極間の電圧が所定の電圧値に達するゲート充電時間Ｂを測定し、既知のトレンチ平均深さとゲート充電時間の関係を示す検量線から前記測定したゲート充電時間Ｂに対応する半導体チップのトレンチ平均深さを求めるトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法としてもよい。

また、半導体ウエハの一方の主面側に設けられるトレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と前記半導体ウエハの両主面に金属主電極を形成する工程の終了後、前記半導体ウエハ内に形成されている半導体チップ内のゲート電極と他方の主面の金属主電極間に、一方の主面の金属主電極と他方の主面の金属主電極間に電圧印加をしない状態で電圧を印加し、ゲート電極と他方の主面の金属主電極間の電圧が所定の電圧値に達するゲート充電時間Ａを測定し、前記測定したゲート充電時間Ａと既知のトレンチ平均深さとゲート充電時間の関係を示す検量線のゲート充電時間とを比較し差の大きさからスイッチング特性のバラツキを評価する。または、半導体ウエハの一方の主面側に設けられるトレンチ内にゲート絶縁膜を介してゲート電極を設ける工程と前記半導体ウエハの両主面に金属主電極を形成する工程を終了後、半導体ウエハ内に形成されている半導体チップ内のゲート電極と一方の主面の金属主電極間に、一方の主面の金属主電極と他方の主面の金属主電極間に電圧印加をしない状態で電圧を印加し、前記ゲート電極と一方の主面の金属主電極間の電圧が所定の電圧値に達するゲート充電時間Ｂを測定し、前記測定したゲート充電時間Ｂと既知のトレンチ平均深さとゲート充電時間の関係を示す検量線のゲート充電時間とを比較し差の大きさからスイッチング特性のバラツキを評価する。前記スイッチング特性のバラツキの評価からポリシリコンゲートランナーの不良の有無を求めることも好ましい。

本発明によれば、トレンチゲート型ＭＯＳ半導体装置のウエハプロセスを終了したウエハを、ウエハ状態で半導体チップのトレンチの平均深さおよびスイッチング特性を非破壊で高電圧電源を用いない簡単な試験回路で評価し選別することができるトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さおよびスイッチング特性の評価方法および半導体チップの選別方法を提供することができる。

本発明にかかるＩＧＢＴのゲート−コレクタ間に電圧印加し所定の電圧に到達するゲート充電時間をオシロスコープで測定するための試験回路である。本発明にかかるシリコンウエハのゲート電極とコレクタ電極に測定端子をあてて図１の試験回路でゲート充電時間を測定する装置の模式的断面図である。本発明にかかるトレンチゲート型ＩＧＢＴの要部断面図である。本発明にかかるＩＧＢＴのゲート−エミッタ間に電圧印加し所定の電圧に到達するゲート充電時間をオシロスコープで測定するための試験回路である。本発明にかかるシリコンウエハのゲート電極−エミッタ電極に測定端子をあてて図４の試験回路でゲート充電時間を測定する装置の模式的断面図である。本発明にかかるシリコンウエハ内の複数の半導体チップの配列と各半導体チップに対して図１に示す試験回路で測定したゲート充電時間を書き入れたシリコンウエハの平面図である。電力変換装置の電気回路図である。図４に示す試験回路で測定したトレンチ深さとゲート充電時間との関係を示す図である。図１に示す試験回路で測定したトレンチ深さとゲート電圧との関係を示す図である。図４に示す試験回路で測定したトレンチ深さとゲート電圧との関係を示す図である。

以下、本発明のトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さおよびスイッチング特性の評価方法および半導体チップの選別方法にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付記する＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

図３は、本発明にかかる評価方法の対象となるトレンチゲート型ＩＧＢＴの主電流の流れる活性領域の一部を示す半導体基板（ＩＧＢＴチップ１０）の断面図である。トレンチゲート型ＩＧＢＴはｎ⁻ドリフト層１のコレクタ側に、ｐ^＋コレクタ層２と該ｐ^＋コレクタ層２の裏面にオーミック接触するコレクタ電極５を備える。また、ｎ⁻ドリフト層１の前記コレクタ層２と反対側の表層には表面に垂直に形成されたトレンチ１１内にゲート絶縁膜７を介して充填される導電性ポリシリコンなどからなるゲート電極８と、トレンチ１１に挟まれたｎ⁻ドリフト層１の表層に設けられるｐベース領域３とこのｐベース領域３の表層にトレンチ１１に接して配置されるｎエミッタ領域４とを備える。ゲート電極８の上にはエミッタ電極６が層間絶縁膜９を介して覆われることにより、エミッタ電極６とゲート電極８とが短絡しないように絶縁されている。このエミッタ電極６はｐベース領域３とｎエミッタ領域４の表面にそれぞれ共通にオーミック接触している。また、トレンチゲート型ＩＧＢＴ１０の基板表面には複数のトレンチが形成されゲート電極が埋設されている。各ゲート電極はチップ内で導電性ポリシリコン膜またはＡｌ−Ｓｉ合金膜により相互に電気的に接続され、極力、電位差が小さくなるように配線されている。

図３のｔ１とｔ２はそれぞれトレンチゲート型ＩＧＢＴチップ１０内トレンチ１１の深さ、△ｔは深さの異なるトレンチ１１の差を表しており、深さのバラツキとなる。このようなトレンチ深さのバラツキは無いまたは小さい方が好ましい。

トレンチ１１は、シリコンのウエハプロセスでＳＦ_６、ＨＢｒ、Ｏ_２等のガスを用いてＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）方式のＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を用いた異方性ドライエッチングで形成される。トレンチ１１はＩＧＢＴチップ１０内にも複数形成されるが、深さのバラツキはあっても小さい。しかし、ウエハ２１内の中心部と周辺部のチップ間では距離もあるので、それなりのトレンチ深さにバラツキが生じることは避けられない。本明細書で、トレンチ１１の深さバラツキという場合は、図６に示す半導体基板（ウエハ２１）内に格子状に配置されるＩＧＢＴチップ１０間のトレンチ平均深さのバラツキを言う。

次に、本発明の実施例１にかかるトレンチ深さの評価方法について説明する。まず、トレンチゲート型ＩＧＢＴのウエハプロセスで、表面側のポリシリコンゲート電極８（図３）、ポリシリコンゲートランナー（図示せず）、Ａｌゲートパッド（図示せず）、エミッタ電極６、裏面側のコレクタ電極５などが形成されたウエハ２１（図６）を用意する。このウエハ２１を図２に示すように、金属性のウエハステージ２０上に載せてコレクタ電極５に導電接触させ、ウエハ２１の表面側の各ＩＧＢＴチップ１０内のＡｌゲートパッドにゲートプローブ２２の一端を接触させる。コレクタ電極５と同電位のウエハステージ２０とゲートプローブ２２の他端を、図１に示す試験回路２３に接続する。この試験回路２３は、ＩＧＢＴチップ１０のゲート−コレクタ間に電圧印加（−１５Ｖ〜＋１５Ｖ）しゲート−コレクタ間電圧が所定の電圧（−１０Ｖ〜＋１０Ｖ）に到達するまでの時間をオシロスコープ２５で測定するだけで、高電圧電源を使用しないので簡単な回路装置でよいことがメリットである。

例えば、ゲート−コレクタ間に−１５Ｖ〜＋１５Ｖの立ち上がりの早い矩形状のパルス電圧を印加する。ゲート−コレクタ間のゲート電圧が−１０Ｖから＋１０Ｖに達する間のゲート充電時間Ａをオシロスコープ２５に出力された図９（ａ）の曲線から読み取る。一方、既知のトレンチ深さ（μｍ）とゲート充電時間との関係から図９（ｂ）に示すような検量線を予め作成しておく。前述の図９（ａ）で読み取ったゲート充電時間Ａが１１０ｎｓであったとする。図９（ｂ）の検量線からゲート充電時間１１０ｎｓに対応するトレンチ深さ５．１μｍを求めることができる。このトレンチ深さ５．１μｍはＩＧＢＴチップ１０のトレンチの平均深さを表す。ウエハ２１内の各ＩＧＢＴチップ１０のゲート充電時間を順に求めれば、前述と同様にして、ウエハ２１内の各ＩＧＢＴチップ１０のトレンチ平均深さの分布を測定することができる。トレンチ平均深さの分布が分かれば、パワーモジュールに搭載するＩＧＢＴチップ１０として、トレンチ平均深さの近いものを容易に選ぶことができる。このようなトレンチ平均深さの近いＩＧＢＴチップ１０を容易に選別してパワーモジュールに搭載するので、前述の解決しようとする課題の項で述べたように、ゲート容量やターンオン、ターンオフ特性などのスイッチング特性のバラツキを小さくすることができ、パワーモジュールの動作に問題が生じることが少なくなる。

本発明の実施例２にかかるスイッチング特性の評価方法およびトレンチ平均深さの評価方法について説明する。前述の実施例１と同様に、トレンチゲート型ＩＧＢＴのウエハプロセスで、表面側のポリシリコンゲート電極８（図３）、ポリシリコンゲートランナー（図示せず）、Ａｌゲートパッド（図示せず）、エミッタ電極６、裏面側のコレクタ電極５などが形成されたウエハ２１（図６）を用意する。図５に示すように、このウエハ２１表面のＡｌゲートパッドとエミッタ電極６とに、それぞれゲートプローブ２２とエミッタプローブ２６の一端を接触させる。これらのゲートプローブ２２とエミッタプローブ２６の他端は試験回路２４に接続されている。この試験回路２４を図４に示す。この試験回路２４はＩＧＢＴの、コレクタ−エミッタ間には電圧印加せずに、ゲート−エミッタ間のみに電圧印加し所定のゲート電圧に到達するまでのゲート充電時間をオシロスコープ２５で測定するためのものである。そのため、試験回路としては、通常コレクタ−エミッタ間の電圧印加に用いられる数百Ｖ〜数千Ｖの高圧電源を必要とせず、その装置に伴うＬＣＲ要素を含む部品配線も無く成り回路装置としては簡単な装置となる。その結果、試験回路２４を用いるとＬＣＲ要素による影響を排除でき、ゲートランナーによるゲート抵抗Ｒｇの大きさが結果に明瞭に現れ易くなり、ゲートランナーの欠陥（異物による短絡欠陥、断線、断線に一歩手間の状態などの欠陥）を図８から容易に読み取れる。また、実施例１のゲート−コレクタ間よりも実施例２のゲート−エミッタ間の電極間距離が小さく、電極間の対向する面積も大きいので、容量が大きく充電時間が長いので、ゲート抵抗Ｒｇの影響が実施例２で現れ易くなる。例えば、トレンチ深さ５．０μｍの充電時間が図８に示す約５００ｎsから大きい値に逸脱していれば、前述のゲートランナーの欠陥を疑うことができる。

この試験回路２４によりゲート−エミッタ間に−１５Ｖ〜＋１５Ｖの立ち上がりの早い矩形状のパルス電圧を印加する。実施例１と同様にして、図１０（ａ）からゲート−エミッタ間のゲート電圧が−１０Ｖ〜＋１０Ｖに達する間のゲート充電時間Ｂをオシロスコープ２５の出力から読み取る。一方、既知のトレンチ深さ（μｍ）とゲート充電時間との関係から図１０（ｂ）に示すような検量線を予め作成しておく。前述の図１０（ａ）で読み取ったゲート充電時間Ｂが５１０ｎｓであったとする。図１０（ｂ）の検量線からゲート充電時間５１０ｎｓに対応するトレンチ深さ５．０μｍを求めることができる。このトレンチ深さ５．０μｍはＩＧＢＴチップ１０のトレンチの平均深さを表す。ウエハ２１内の各ＩＧＢＴチップ１０のゲート充電時間を順に求めれば、実施例１と同様にして、ウエハ２１内の各ＩＧＢＴチップ１０のトレンチ平均深さの分布を測定することができる。このゲート充電時間Ｂと既知のトレンチ平均深さとの関係のいくつかについて、図８のゲート充電時間−トレンチ深さ関係図にプロットする。図８中の（ａ）は本発明にかかるプロット線、同（ｂ）は従来の、コレクタ−エミッタ間に１２００Ｖを印加した状態でゲート−エミッタ間に電圧を印加し充電時間を求めた時のプロット線である。この図８のプロット線（ａ）とプロット線（ｂ）を見れば分かるように、実施例１よりも充電時間が長く時間の変化量も大きいのでプロット線（ａ）は水平に対する傾斜角がプロット線（ｂ）より大きいことが特長である。この特長を活かせば、プロット線（ａ）を一度作成して標準プロット線として用意しておけば、ウエハプロセス終了後の同一製造ロットであれば、ウエハ内の各ＩＧＢＴチップのゲート充電時間を測定するだけで、トレンチの平均深さを従来のプロット線（ｂ）よりもトレンチ平均深さを求め易くなる。さらに、ゲート充電時間はゲート抵抗の大きさによって変化するので、プロット線（ａ）およびウエハ内のトレンチ平均深さ分布から大きく逸脱するチップがあった場合、ゲート抵抗を構成するポリシリコンゲートランナーに前述のような欠陥が存在するのではないかという推測をすることができる。従来のゲート−エミッタ間のゲート特性の測定装置の場合、コレクタ−エミッタ間に印加するための高圧電源を必要とするので、ＬＣＲ要素の影響で隠れてしまい、プロット線（ｂ）から大きく逸脱するようなプロットが明確に現れ難い。本発明の評価方法、特に実施例２によれば、その原因の見極めの際に、プロット線（ａ）の傾斜角が大きく、ＬＣＲ要素の影響もないので、実施例１よりもゲート抵抗のより小さな変化も捉え易くなることができることがメリットである。またさらに、製造ロット間または同一製造ロット内のウエハで同じトレンチ平均深さに対するゲート充電時間が異なる場合、製造ロット間または同一製造ロット内のウエハでのスイッチング特性のバラツキと考えられるので、スイッチング特性を評価することもできる。

以上の実施例では、ゲート・コレクタ間またはゲート・エミッタ間にパルス電圧を印加するものについて説明したが、パルス電圧に限るものではない。

１ｎ⁻ドリフト層
２ｐ^＋コレクタ層
３ｐベース領域
４ｎ^＋エミッタ領域
５コレクタ電極
６エミッタ電極
７ゲート絶縁膜
８ゲート電極
９層間絶縁膜
１０ＩＧＢＴチップ
１１トレンチ
２０ウエハステージ
２１ウエハ
２２ゲートプローブ
２３、２４試験回路
２５オシロスコープ
２６エミッタプローブ
１００コンバータ部
２００ブレーキ部
３００インバータ部
３０１ＩＧＢＴ
３０２ＦＷＤ

Claims

半導体ウエハの一方の主面側に設けられるトレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と前記半導体ウエハの両主面に金属主電極を形成する工程の終了後、前記半導体ウエハ内に形成されている半導体チップ内のゲート電極と他方の主面の金属主電極間に、一方の主面の金属主電極と他方の主面の金属主電極間に電圧印加をしない状態で電圧を印加し、ゲート電極と他方の主面の金属主電極間の電圧が所定の電圧値に達するゲート充電時間Ａを測定し、既知のトレンチ平均深さとゲート充電時間の関係を示す検量線から前記測定したゲート充電時間Ａに対応する半導体チップのトレンチ平均深さを求めることを特徴とするトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法。
前記半導体ウエハ内の複数の半導体チップについて、順に充電時間を測定して前記検量線からそれぞれの半導体チップのトレンチ平均深さを求めることを特徴とする請求項１記載のトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法。
請求項２記載のトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法により半導体チップごとのトレンチ平均深さの分布が求められた半導体ウエハからトレンチ平均深さの近い半導体チップを選別することを特徴とする半導体チップの選別方法。
半導体ウエハの一方の主面側に設けられるトレンチ内にゲート絶縁膜を介してゲート電極を設ける工程と前記半導体ウエハの両主面に金属主電極を形成する工程を終了後、半導体ウエハ内に形成されている半導体チップ内のゲート電極と一方の主面の金属主電極間に、一方の主面の金属主電極と他方の主面の金属主電極間に電圧印加をしない状態で電圧を印加し、前記ゲート電極と一方の主面の金属主電極間の電圧が所定の電圧値に達するゲート充電時間Ｂを測定し、既知のトレンチ平均深さとゲート充電時間の関係を示す検量線から前記測定したゲート充電時間Ｂに対応する半導体チップのトレンチ平均深さを求めることを特徴とするトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法。
前記半導体ウエハ内の複数の半導体チップについて、順に充電時間を測定して前記検量線からそれぞれの半導体チップのトレンチ平均深さを求めることを特徴とする請求項４記載のトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法。
請求項５記載のトレンチゲート型ＭＯＳ半導体装置のトレンチ平均深さの評価方法により半導体チップごとのトレンチ平均深さの分布が求められた半導体ウエハからトレンチ平均深さの近い半導体チップを選別することを特徴とする半導体チップの選別方法。
半導体ウエハの一方の主面側に設けられるトレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と前記半導体ウエハの両主面に金属主電極を形成する工程の終了後、前記半導体ウエハ内に形成されている半導体チップ内のゲート電極と他方の主面の金属主電極間に、一方の主面の金属主電極と他方の主面の金属主電極間に電圧印加をしない状態で電圧を印加し、ゲート電極と他方の主面の金属主電極間の電圧が所定の電圧値に達するゲート充電時間Ａを測定し、前記測定したゲート充電時間Ａと既知のトレンチ平均深さとゲート充電時間の関係を示す検量線のゲート充電時間とを比較し差の大きさからスイッチング特性のバラツキを評価することを特徴とするトレンチゲート型ＭＯＳ半導体装置のスイッチング特性の評価方法。
半導体ウエハの一方の主面側に設けられるトレンチ内にゲート絶縁膜を介してゲート電極を設ける工程と前記半導体ウエハの両主面に金属主電極を形成する工程を終了後、半導体ウエハ内に形成されている半導体チップ内のゲート電極と一方の主面の金属主電極間に、一方の主面の金属主電極と他方の主面の金属主電極間に電圧印加をしない状態で電圧を印加し、前記ゲート電極と一方の主面の金属主電極間の電圧が所定の電圧値に達するゲート充電時間Ｂを測定し、前記測定したゲート充電時間Ｂと既知のトレンチ平均深さとゲート充電時間の関係を示す検量線のゲート充電時間とを比較し差の大きさからスイッチング特性のバラツキを評価することを特徴とするトレンチゲート型ＭＯＳ半導体装置のスイッチング特性の評価方法。
前記スイッチング特性のバラツキの評価からポリシリコンゲートランナーの不良の有無を求めることを特徴とする請求項７または８に記載のトレンチゲート型ＭＯＳ半導体装置のスイッチング特性の評価方法。