JP5444731B2

JP5444731B2 - 半導体装置とその検査方法

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Description

本発明は、半導体装置とその耐圧を検査する方法に関する。

素子領域内にトレンチゲート電極が形成されている半導体装置が知られている。この種の半導体装置では、トレンチゲート電極を形成するときにエッチングが十分に行われず、トレンチゲート電極の深さや形状に不良が発生する場合がある。トレンチゲート電極の深さや形状に不良があると、素子領域の耐圧が低下し、スイッチング操作時に素子領域が破壊されてしまうことがある。

特許文献１に、トレンチゲート電極の不良の有無を判定することができる半導体装置の検査方法が開示されている。この方法では、半導体素子のドレイン電極とソース電極の間に逆方向電圧を印加して半導体素子をブレークダウンさせる。このとき、ブレークダウン電流の大きさが異なるようにブレークダウンを２度発生させる。そして、各ブレークダウン時の素子領域の耐圧を測定して、耐圧差を算出する。次に、算出した耐圧差と基準とする耐圧差を比較する。素子領域内のトレンチゲート電極に不良がある場合、基準とする耐圧差よりも大きな耐圧差が算出される。これによって、素子領域内のトレンチゲート電極の不良の有無を判定している。

特開２００８−３４４３２号公報

半導体基板が素子領域の外側を一巡している周辺耐圧領域を備えている場合、特許文献１の検査方法では、トレンチゲート電極の不良の有無を判定できない場合がある。即ち、周辺耐圧領域を備えた半導体装置では、素子領域の耐圧と周辺耐圧領域の耐圧のうち低い側の耐圧のみ測定される。上記した特許文献１の検査方法では、トレンチゲート電極を接地した状態で素子領域の耐圧を測定する。このため、特許文献１の検査方法で周辺耐圧領域を備えた半導体装置を検査すると、素子領域の耐圧が周辺耐圧領域の耐圧よりも高い場合には、素子領域の耐圧を測定することができず、トレンチゲート電極の不良の有無を判定することができない。

本発明は上記の課題に鑑みて提案されたものである。本発明は、素子領域の外側を一巡している周辺耐圧領域を備えた半導体装置のトレンチゲート電極の不良の有無を判定することができる検査方法を提供することを目的とする。

本明細書が開示する半導体装置の検査方法は、半導体基板が素子領域とその素子領域の外側を一巡している周辺耐圧領域に区画されており、素子領域内に少なくとも１本のトレンチゲート電極が形成されている半導体装置を検査する方法である。この方法では、トレンチゲート電極に基準電圧より負の方向に大きな負の電圧を印加した状態で素子領域の耐圧測定試験を行うことによって、トレンチゲート電極の不良の有無を判定する。トレンチゲート電極に印加される負電圧は、基準負電圧より負の方向に大きな負電圧である。基準負電圧は、トレンチゲート電極に不良がない場合において素子領域の耐圧が周辺耐圧領域の耐圧と等しくなるときにトレンチゲート電極に印加される電圧である。
本発明の第１の態様は、半導体基板が素子領域とその素子領域の外側を一巡している周辺耐圧領域に区画されており、素子領域内に少なくとも１本のトレンチゲート電極が形成されている半導体装置を検査する方法に関する。この方法では、トレンチゲート電極に負の電圧を印加した状態で素子領域の耐圧を測定することによって、トレンチゲート電極の不良の有無を判定する。なお、ここでいう耐圧とは、ゲート電極以外の耐圧をいい、例えば半導体装置がＩＧＢＴ（Insulated Gate Bipolar Transistor）の場合においては、エミッタ−コレクタ間の耐圧をいい、半導体装置がＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の場合においては、ソース−ドレイン間の耐圧をいう。

素子領域内にトレンチゲート電極が形成されている半導体装置では、素子領域の耐圧がトレンチゲート電極に印加する電圧に比例することが知られている。一方、周辺耐圧領域の耐圧はトレンチゲート電極に印加する電圧に依存せず一定である。従って、トレンチゲート電極が接地されている状態において素子領域の耐圧が周辺耐圧領域の耐圧よりも高い場合でも、トレンチゲート電極に印加する電圧を負の方向に変化させれば、素子領域の耐圧を周辺耐圧領域の耐圧よりも低くすることができる。トレンチゲート電極に負の電圧を印加した状態で耐圧測定を行うことによって、素子領域の耐圧を測定することができる。
また、トレンチゲート電極に不良があると、トレンチゲート電極に不良がない場合に比べて素子領域の耐圧が低下する。このため、トレンチゲート電極に印加する負の電圧が等しければ、トレンチゲート電極に不良がある場合の素子領域の耐圧は、トレンチゲート電極に不良がない場合の素子領域の耐圧に比べて低い耐圧が測定される。これによって、トレンチゲート電極の不良の有無を判定することができる。

複数の半導体装置に対して本方法の検査を行い、検査を行った半導体装置の個数と測定された各々の耐圧の分布を調べると、トレンチゲート電極に不良があるものはトレンチゲート電極に不良がないものに比べて耐圧が低い側へ大きく外れてしまう。このため、耐圧が低い側へ大きく外れた半導体装置を、素子領域内のトレンチゲート電極に不良がある不良品として検出することができる。

本方法の一つの態様では、トレンチゲート電極に基準負電圧より負の方向に大きな負電圧を印加した状態で素子領域に印加する電圧を変化させ、素子領域に流れる電流が所定の電流値に達したときに素子領域に印加されている電圧を測定する測定工程を備える。この場合、測定工程で測定した電圧値に基づいてトレンチゲート電極の不良の有無を判定することができる。この場合、基準負電圧は、トレンチゲート電極に不良がない場合において素子領域の耐圧が周辺耐圧領域の耐圧と等しくなるときにトレンチゲート電極に印加される電圧であることが好ましい。なお、基準負電圧は予め設定しておくことができる。

上記の方法では、素子領域に流れる電流が所定の電流値に達したときに素子領域に印加されている電圧を、素子領域の耐圧として評価する。所定の電流値に達したときの電圧として評価することで、耐圧を定量的に評価することができる。トレンチゲート電極に基準負電圧より負の方向に大きな負電圧を印加した状態で測定される素子領域の耐圧は、周辺耐圧領域の耐圧よりも低い。ここで、トレンチゲート電極に不良がない場合における素子領域の耐圧は予め算出することができる。このため、トレンチゲート電極に基準負電圧より負の方向に大きな負電圧を印加した状態で測定される素子領域の耐圧が、トレンチゲート電極に不良がない場合においてトレンチゲート電極に同じ負電圧を印加した状態で測定される素子領域の耐圧（例えば、予め設定された正常耐圧範囲）よりも低ければ、トレンチゲート電極に不良があると判定することができる。

上記の方法では、トレンチゲート電極に基準負電圧より負の方向に大きな第１の負電圧を印加した状態で測定工程を実施し、トレンチゲート電極に基準負電圧より負の方向に大きな第２の負電圧を印加した状態で測定工程を実施してもよい。この場合、トレンチゲート電極に第１の負電圧を印加した状態で測定された電圧値と第２の負電圧を印加した状態で測定された電圧値とに基づいて、トレンチゲート電極の不良の有無を判定してもよい。

トレンチゲート電極に印加する負電圧の大きさによって、トレンチゲート電極に不良がある場合の素子領域の耐圧とトレンチゲート電極に不良がない場合の素子領域の耐圧との耐圧差は大きくなる。本方法では、例えば、トレンチゲート電極に不良がない場合においてトレンチゲート電極に第１の負電圧を印加したときの素子領域の耐圧（以下、第１の耐圧とする）と、トレンチゲート電極に不良がない場合においてトレンチゲート電極に第２の負電圧を印加したときの素子領域の耐圧（以下、第２の耐圧とする）を予め求めておく。ここで、第２の負電圧を、第１の負電圧より負の方向に大きな負電圧とする。これによって、第１の負電圧を印加した状態で測定された電圧値と第１の耐圧の間に大きな差が生じない場合でも、第２の負電圧を印加した状態で測定された電圧値と第２の耐圧の間に大きな差が生じることがある。このような場合は、トレンチゲート電極に不良があると判定することができる。本方法によると、高い精度でトレンチゲート電極の不良の有無を判定することができる。なお、測定工程で印加する電圧は、第１の負電圧と第２の負電圧のみに限定されない。基準負電圧より負の方向に大きな第３の負電圧を印加して測定工程を実施し、測定された複数の耐圧からトレンチゲート電極に不良があるか否かを判定することができる。

本発明の第２の態様は、半導体基板が素子領域と参照領域と周辺耐圧領域に区画されており、周辺耐圧領域が素子領域と参照領域の外側を一巡しており、素子領域内と参照領域内の各々に少なくとも１本のトレンチゲート電極が形成されており、参照領域の耐圧が素子領域の耐圧よりも低くされている半導体装置を検査する方法に関する。この方法は、第１測定工程と、第２測定工程と、判定工程を備えている。第１測定工程では、素子領域のトレンチゲート電極に第１の負電圧を印加した状態で素子領域に印加する電圧を変化させ、参照領域に流れる電流が設定電流値に達したときの素子領域に印加されている電圧を測定する。第２測定工程では、参照領域のトレンチゲート電極に第１の負電圧を印加した状態で参照領域に印加する電圧を変化させ、参照領域に流れる電流が設定電流値に達したときの参照領域に印加されている電圧を測定する。判定工程では、第１測定工程で測定された電圧値が第２測定工程で測定された電圧値より低いときに、素子領域に形成されているトレンチゲート電極に不良があると判定する。ここで、第１の負電圧は、素子領域のトレンチゲート電極に不良がない場合において素子領域の耐圧が周辺耐圧領域の耐圧と等しくなるときにトレンチゲート電極に印加される電圧よりも負の方向に大きな負の電圧である。なお、第１測定工程と第２測定工程は同時に実施してもよいし、別々に実施してもよい。

上記の方法では、参照領域の耐圧が素子領域の耐圧よりも低くされているため、トレンチゲート電極に不良がない場合には、第２測定工程で測定される電圧は第１測定工程で測定される電圧よりも低い。このため、第１測定工程で測定される電圧が第２測定工程で測定される電圧より低い場合には、素子領域のトレンチゲート電極に不良があると判定することができる。トレンチゲート電極に不良がない場合の素子領域の耐圧を予め求めておかなくても、第１測定工程で測定される電圧と第２測定工程で測定される電圧を比較することによって、素子領域のトレンチゲート電極の不良の有無を判定することができる。

本発明の第３の態様は、半導体基板が素子領域とその素子領域の外側を一巡している周辺耐圧領域に区画されており、素子領域内に少なくとも１本のトレンチゲート電極が形成されている半導体装置を検査する方法に関する。この方法では、トレンチゲート電極に負電圧を印加した状態で素子領域の耐圧測定試験を行うことによって、トレンチゲート電極の不良の有無を判定する。耐圧測定試験は、トレンチゲート電極に閾値電圧以上の正の電圧を印加した状態とした後に、トレンチゲート電極に負電圧を印加した状態とするアバランシェ試験である。

上記の方法では、トレンチゲート電極に印加する電圧を正電圧から負電圧に切換えるアバランシェ試験を実施し、半導体装置をブレークダウンさせる。このとき、トレンチゲート電極に不良があれば、ブレークダウン電流がトレンチゲート電極の不良箇所に集中して素子領域が破壊される。このため、半導体装置をブレークダウンさせたときに素子領域が破壊されるか否かによって、トレンチゲート電極の不良の有無を判定することができる。

本発明の第４の態様は、半導体基板の表面に配置されている表面電極と、半導体基板の裏面に配置されている裏面電極と、半導体基板内に形成されている第１導電型のドリフト領域と、半導体基板内の表面に臨む範囲に形成されている第２導電型のボディ領域を備えている縦型の半導体装置に関する。この態様の半導体装置は、半導体基板が素子領域と参照領域と周辺耐圧領域に区画されている。周辺耐圧領域は素子領域と参照領域の外側を一巡している。素子領域内および参照領域内の各々には少なくとも１本のトレンチゲート電極が形成されている。参照領域の耐圧は素子領域の耐圧よりも低くされている。素子領域の表面に臨む範囲には表面電極と接触する第１導電型のコンタクト領域が形成されている。参照領域の表面に臨む範囲にはコンタクト領域が形成されていない。

参照領域は、素子領域内に形成されているトレンチゲート電極の不良の有無を判定するための基準とする領域であるため、参照領域に電流を流す必要がない。上記の半導体装置では、参照領域の表面側に表面電極と接触するコンタクト領域が形成されていない。このため、上記の半導体装置を検査しても、参照領域に電流が流れることを防止することができる。また、参照領域に電流が流れることが防止されるため、参照領域が破壊されることを防止することができる。

本発明の半導体装置の検査方法によると、半導体基板が素子領域と素子領域の外側を一巡している周辺耐圧領域に区画されており、素子領域内にトレンチゲート電極が形成されている半導体装置に対して、トレンチゲート電極の不良の有無を判定することができる。

実施例１に係る検査方法の検査対象であるＩＧＢＴ６の上面図を示す。実施例１に係る検査方法を実施するための回路２２を示す。トレンチゲート電極に不良がない場合の素子領域４の断面図を示す。トレンチゲート電極に不良がある場合の素子領域４の断面図を示す。トレンチゲート電極の間隔と耐圧の関係のグラフを示す。実施例１に係る検査方法における耐圧直線を示す。複数のＩＧＢＴ６に対して第１実施例の検査方法を実施したときの耐圧分布を示す。実施例２に係る検査方法の検査対象であるＩＧＢＴ３６の上面図を示す。ＩＧＢＴ３６の素子領域の一部の断面図を示す。ＩＧＢＴ３６の参照領域の一部の断面図を示す。ＩＧＢＴ３６の参照領域の断面図を示す。隣接する２本の不良トレンチゲート電極がある場合の素子領域３４の断面図を示す。実施例２に係る検査方法における耐圧直線を示す。複数のＩＧＢＴ３６に対して第２実施例の検査方法を実施したときの耐圧分布を示す。実施例３に係る検査方法を実施するための回路１０６を示す。実施例３に係る検査方法を実施したときのタイミングチャートを示す。

以下、本発明の実施形態の特徴をいくつか説明する。
（形態１）参照領域のトレンチゲート電極の間隔が、素子領域のトレンチゲート電極の間隔よりも大きく、素子領域のトレンチゲート電極の間隔を２倍した値よりも小さい。この形態によると、参照領域の耐圧をトレンチゲート電極に不良がある場合の素子領域の耐圧よりも高くすることができる。
（形態２）参照領域が素子領域と同一の半導体基板内に形成されている。この形態によると、素子領域と参照領域を同一の製造工程で製造することができ、素子領域と参照領域の間の製造ばらつきを防止することができる。

図１に、実施例１に係る検査方法を実施するＩＧＢＴ６（半導体装置）の上面図を示す。図１に示すように、ＩＧＢＴ６では、半導体基板（図示しない）が素子領域４と、その素子領域４の外側を一巡している周辺耐圧領域２に区画されている。素子領域４内には、複数のトレンチゲート電極（図示しない）と、ＩＧＢＴ６の素子構造（図示しない）が形成されている。半導体基板の表面にはエミッタ電極（図示しない）が設けられており、半導体基板の裏面にはコレクタ電極（図示しない）が設けられている。トレンチゲート電極が接地された状態においては、素子領域４の耐圧が周辺耐圧領域２の耐圧よりも高くされている。

図２に、実施例１に係る検査方法を実施するための回路２２を示す。図２に示すように、検査対象であるＩＧＢＴ６のトレンチゲート電極１２には、第１電源８の負側が接続されている。このため、第１電源８をオンすることによって、ＩＧＢＴ６のトレンチゲート電極１２に所定の負電圧を印加することができる。参照符号１０は、ＩＧＢＴ６のコレクタ電極を示している。参照符号１４は、ＩＧＢＴ６のエミッタ電極を示している。コレクタ電極１０とエミッタ電極１４の間には第２電源２０が接続されている。このため、第２電源２０をオンすることによって、コレクタ電極１０とエミッタ電極１４の間に所定の電圧を印加することができる。また、コレクタ電極１０とエミッタ電極１４の間には第２電源２０と並列する電圧計１８が接続されており、コレクタ電極１０とエミッタ電極１４の間に印加されている電圧を測定することができる。エミッタ電極１４の下流側には電流計１６が接続されており、ＩＧＢＴ６に流れるコレクタ電流を測定することができる。

図３、図４に素子領域４の表面側の断面図を示す。図３は、素子領域４内のトレンチゲート電極１２に不良がない場合の断面図を示している。図４は、素子領域４内のトレンチゲート電極１２に不良がある場合の断面図を示している。図３、図４の参照符号２５は、半導体基板を示している。半導体基板２５の裏面側には、ドリフト領域２２が形成されている。半導体基板２５の表面側には、ボディ領域２４が形成されている。なお、半導体基板２５の表面側には、図示しないエミッタ領域と、図示しないボディコンタクト領域が形成されている。半導体基板２５の表面には、図示しないエミッタ電極が配置されている。図４の参照符号１２ａは、不良トレンチゲート電極を示している。不良トレンチゲート電極１２ａは、不良のないトレンチゲート電極１２に比べてトレンチの深さが浅く、ドリフト領域２２に達していない。このため、ＩＧＢＴ６をオフしたときに、不良トレンチゲート電極１２ａの近傍に空乏層を伸ばすことができず、耐圧が低下する。図３、図４に示すように、トレンチゲート電極に不良がある場合の正常なトレンチゲート電極１２の間隔Ｗ２は、トレンチゲート電極に不良がない場合の正常なトレンチゲート電極１２の間隔Ｗ１よりも大きい。なお、本明細書でいう正常なトレンチゲート電極１２とは、不良のないトレンチゲート電極のことをいう。図４の断面図では、隣接するトレンチゲート電極１２の間に不良トレンチゲート電極１２ａが形成されているため、間隔Ｗ２は間隔Ｗ１の２倍に等しい。

図５に、素子領域内にトレンチゲート電極が形成されている半導体装置における、トレンチゲート電極の間隔と、素子領域の耐圧の関係を示す。図５の横軸は、トレンチゲート電極の間隔を示しており、図の右側に向かうほどトレンチゲート電極の間隔が大きい。図５の縦軸は、素子領域の耐圧を示しており、図の上側に向かうほど耐圧が大きい。図５に示すように、素子領域内にトレンチゲート電極が形成されている半導体装置では、トレンチゲート電極の間隔が大きくなるにつれて、素子領域の耐圧が低下する。

図６に、ＩＧＢＴ６における、トレンチゲート電極に印加する負電圧と、そのときに測定される素子領域の耐圧の関係（以下、耐圧直線という）を示す。図６の横軸は、トレンチゲート電極に印加する負の電圧値（Ｖ）を示している。図６の縦軸は、素子領域の耐圧（Ｖ）、即ち、エミッタ電極とコレクタ電極の間の耐圧を示している。なお、本実施例では、素子領域４に印加する電圧を変化させたときに、素子領域４に流れる電流が１００μＡに達したときに素子領域４に印加されている電圧を素子領域４の耐圧としている。図６において、参照符号２７の直線は、素子領域４のトレンチゲート電極１２に不良がない場合（図３参照）の耐圧直線を示している。参照符号２８の直線は、素子領域４のトレンチゲート電極１２に不良トレンチゲート電極１２ａが形成されている場合（図４参照）の耐圧直線を示している。参照符号２９の直線は、周辺耐圧領域２の耐圧直線を示している。図６に示すように、素子領域４の耐圧は、トレンチゲート電極１２に印加する電圧が負の方向に変化するにつれて低下する。トレンチゲート電極１２に不良がある場合の耐圧の低下率は、トレンチゲート電極１２に不良がない場合の耐圧の低下率に比べて大きい。一方、周辺耐圧領域２の耐圧はトレンチゲート電極１２に印加する負電圧に依存せず、一定である。このため、トレンチゲート電極１２に印加する電圧を負の方向に変化させると、素子領域４の耐圧を周辺耐圧領域２の耐圧よりも低くすることができる。

以下に、図６を参照して実施例１に係る検査方法を説明する。本実施例の検査方法では、基準負電圧Ｖ_g1を予め求めておく。ここで、基準負電圧Ｖ_g1は、トレンチゲート電極１２に不良がない場合において素子領域４の耐圧が周辺耐圧領域２の耐圧と等しくなるときにトレンチゲート電極１２に印加される電圧であり、耐圧直線２７と耐圧直線２９が交わる点においてトレンチゲート電極１２に印加されている電圧に相当する。次に、トレンチゲート電極１２に基準負電圧Ｖ_g1より負の方向に大きな負電圧（本実施例では−１０Ｖ）を印加した状態で素子領域４に印加する電圧を変化させ、素子領域４に流れる電流が１００Ａに達したときに素子領域４に印加されている電圧を測定する（測定工程）。次に、測定工程で測定した電圧値に基づいてトレンチゲート電極１２の不良の有無を判定する（判定工程）。具体的には、以下のように判定する。

実施例１の検査方法では、トレンチゲート電極１２に不良がない場合、測定工程で測定される素子領域４の耐圧の耐圧値はＶ_２であり、耐圧直線２７においてトレンチゲート電極１２に印加されている電圧が−１０Ｖのときの素子領域の耐圧に等しい。一方、トレンチゲート電極１２に不良がある場合、測定工程で測定される素子領域４の耐圧の耐圧値はＶ_３であり、耐圧直線２８においてトレンチゲート電極１２に印加されている電圧が−１０Ｖのときの素子領域４の耐圧に等しい。このため、測定工程で測定した電圧値をトレンチゲート電極が正常なときの耐圧と比較することによって、トレンチゲート電極１２の不良の有無を判定することができる。即ち、測定工程で測定した電圧値がＶ_２から大きく外れていれば、測定したＩＧＢＴ６のトレンチゲート電極１２に不良があると判定することができる。なお、測定工程では、トレンチゲート電極１２に複数の異なる負電圧を印加し、各負電圧を印加したときの測定結果に基づいてトレンチゲート電極１２の不良の有無を判定してもよい。例えば、トレンチゲート電極１２に−１０Ｖを印加して測定工程を実施するとともに、トレンチゲート電極１２に−８Ｖを印加して測定工程を実施してもよい（図６参照）。なお、トレンチゲート電極１２に−８Ｖを印加して測定工程を実施した場合、トレンチゲート電極１２に不良がない場合に測定される耐圧値はＶ_４となり、トレンチゲート電極１２に不良がある場合に測定される耐圧値はＶ_５となる。

図７に、複数のＩＧＢＴ６に対して実施例１の検査を実施したときの、検査したＩＧＢＴ６の個数と、測定された各々のＩＧＢＴ６の耐圧の分布を示す。測定工程においてトレンチゲート電極１２に印加した電圧は−１０Ｖである。図７の横軸は、測定された各々の耐圧（Ｖ）を示している。図７の縦軸は、ＩＧＢＴ６の個数を示している。図７に示すように、トレンチゲート電極１２に不良があるもの（測定された耐圧値がＶ_３近傍のもの）は、トレンチゲート電極１２に不良がないもの（測定された耐圧値がＶ_２近傍のもの）に比べて耐圧が低い側へ大きく外れてしまう。このため、耐圧が低い側へ大きく外れたＩＧＢＴ６を、素子領域４内に形成されているトレンチゲート電極１２に不良がある不良品として検出することができる。

図８に、実施例２に係る検査方法を実施するＩＧＢＴ３６（半導体装置）の上面図を示す。図８に示すように、ＩＧＢＴ３６では、半導体基板（図示しない）が素子領域３４と参照領域３８と周辺耐圧領域３２に区画されている。周辺耐圧領域３２は、素子領域３４と参照領域３８の外側を一巡している。素子領域３４内には、複数のトレンチゲート電極（図示しない）と、ＩＧＢＴ３６の素子構造（図示しない）が形成されている。参照領域３８内には、複数のトレンチゲート電極（図示しない）と、ＩＧＢＴ３６の素子構造（図示しない）が形成されている。半導体基板の表面にはエミッタ電極（図示しない）が設けられており、半導体基板の裏面にはコレクタ電極（図示しない）が設けられている。ＩＧＢＴ３６では、トレンチゲート電極が接地された状態において、参照領域３８の耐圧が素子領域３４の耐圧よりも低く、周辺耐圧領域３２の耐圧が参照領域３８の耐圧より低い。なお、本実施例では、参照領域３８が周辺耐圧領域３２の近傍に設けられているが、参照領域３８の設けられる位置は限定されない。例えば、参照領域３８が素子領域３４の中央に設けられており、素子領域３４が参照領域３８の外側を一巡していてもよい。

図９に、素子領域３４の一部の断面図を示す。図９に示すように、素子領域３４では、半導体基板４１の表面にエミッタ電極４８が配置されており、半導体基板４１の裏面にコレクタ電極５８が配置されている。半導体基板４１内には、エミッタ領域（コンタクト領域）５０と、ボディコンタクト領域４６と、ボディ領域４４と、ドリフト領域４２と、バッファ領域５４と、コレクタ領域５６が形成されている。エミッタ領域５０は、ｎ^＋型であり、半導体基板の表面に臨む範囲に形成されており、エミッタ電極４８に導通している。ドリフト領域４２は、ｎ⁻型であり、半導体基板４１の裏面に臨む範囲に形成されており、バッファ領域５４とｐ^＋型のコレクタ領域を介してコレクタ電極５８に導通している。ボディ領域４４は、ｐ⁻型であり、エミッタ領域５０とドリフト領域４２を分離している。ボディコンタクト領域４６は、ｐ^＋型であり、ボディ領域４４の電位をエミッタ電極４８の電位によって安定させる。バッファ領域５４は、ｎ^＋型であり、コレクタ領域５６との接触抵抗を低下させる。コレクタ領域５６は、ｐ^＋型であり、コレクタ電極５８との接触抵抗を低下させる。半導体基板４１内には、半導体基板４１の表面からエミッタ領域５０とボディ領域４４を貫通してドリフト領域４２に達するまで伸びているトレンチゲート電極５２が形成されている。トレンチゲート電極５２の壁面は図示しない絶縁膜で被覆されている。素子領域３４では、トレンチゲート電極５２に所定の電圧が印加されると、エミッタ領域５０とドリフト領域４２の間のボディ領域４４にチャネルが形成されて、エミッタ電極４８とコレクタ電極５８の間に電流が流れる。なお、実施例２では、ＩＧＢＴ３６の素子領域３６内において隣接するトレンチゲート電極の間隔が、実施例１のＩＧＢＴ６の素子領域４内において隣接するトレンチゲート電極１２の間隔と等しい。従って、ＩＧＢＴ３６の素子領域３６内において隣接するトレンチゲート電極の間隔はＷ１（図３参照）である。

図１０に、参照領域３８の一部の断面図を示す。図１０において、図９の参照符号に２０を加えた部材は、図９で説明した部材と同一である。参照領域３８では、半導体基板６１の表面に臨む範囲にエミッタ領域が形成されていない。このため、トレンチゲート電極７２に所定の電圧が印加されたとしても、ボディ領域６４にチャネルが形成されず、エミッタ電極６８とコレクタ電極７８の間に電流が流れない。参照領域３８では、エミッタ電極６８とコレクタ電極７８の間に過度な電流が流れることによって、素子が破壊されてしまうことがない。なお、素子領域３４のエミッタ電極４８と参照領域３８のエミッタ電極６８は導通していてもよいし、導通していなくてもよい。素子領域３４のコレクタ電極５８と参照領域３８のコレクタ電極７８は導通していてもよいし、導通していなくてもよい。また、素子領域３４と参照領域３８は同一の半導体基板内に形成されているため、半導体基板４１と半導体基板６１は同一である。なお、実施例２では、参照領域３８の半導体基板６１の表面に臨む範囲にエミッタ領域が形成されていないが、参照領域３８の半導体基板６１の表面側にエミッタ領域が形成されていてもよい。

図１１に、参照領域３８の表面に臨む範囲の断面図を示す。図１１は、参照領域３８内のトレンチゲート電極７２に不良がない場合の断面図を示している。なお、図１１では、エミッタ領域とボディコンタクト領域を図示していない。参照領域３８では、トレンチゲート電極７２の間隔Ｗ３が、素子領域３４のトレンチゲート電極５２の間隔Ｗ１よりも大きい。このため、参照領域３８の耐圧は素子領域３４の耐圧よりも低い。一方、参照領域３８のトレンチゲート電極７２の間隔Ｗ３は、上述した素子領域３４のトレンチゲート電極５２に不良がある場合のトレンチゲート電極５２の間隔Ｗ２よりも小さい。即ち、素子領域３４のトレンチゲート電極５２の間隔を２倍した値よりも小さい。このため、参照領域３８の耐圧はトレンチゲート電極５２に不良がある場合の素子領域３４の耐圧よりも高くなる。なお、参照領域３８の耐圧を素子領域３４の耐圧よりも低下させる方法は、トレンチゲート電極７２の間隔を変化させる方法に限定されない。例えば、トレンチゲート電極７２の深さを深くすることによって耐圧を低下させることもできる。また、ボディ領域６４の深さを浅くすることによって耐圧を低下させることもできる。また、トレンチゲート電極７２の深さを深くするとともにボディ領域６４の深さを深くすることによって耐圧を低下させることもできる。また、トレンチゲート電極７２の幅を小さくすることによって耐圧を低下させることもできる。

図１２に、素子領域３４の表面に臨む範囲の断面図を示す。図１２は、素子領域３４内のトレンチゲート電極５２に不良がある場合の断面図を示している。図１２では、正常なトレンチゲート電極５２の間に隣接する２本の不良トレンチゲート電極５２ａ、５２ｂが形成されている。このため、隣接する２本の不良トレンチゲート電極５２ａ、５２ｂを挟む正常なトレンチゲート電極５２の間隔Ｗ４は、間隔Ｗ１（図３参照）の３倍に等しい。この場合、正常なトレンチゲート電極５２の間隔がＷ２（図４参照）である場合に比べて、素子領域３４の耐圧が低い。

図１３に、ＩＧＢＴ３６における耐圧直線を示す。図１３の横軸は、トレンチゲート電極に印加する負の電圧値（Ｖ）を示している。図１３の縦軸は、測定される耐圧（Ｖ）を示している。図１３において、参照符号８４で示す直線は、素子領域３４のトレンチゲート電極５２に不良がない場合の耐圧直線を示しており、図６のグラフで示した耐圧直線２７に等しい。参照符号８５で示す直線は、参照領域３８の耐圧直線を示している。参照符号８８で示す直線は、素子領域３４のトレンチゲート電極に不良がある場合の耐圧直線を示しており、図６のグラフで示した耐圧直線２８に等しい。参照符号８７で示す直線は、素子領域３４に不良トレンチゲート電極５２ａ、５２ｂが連続して形成されている場合（図１２参照）の耐圧直線を示している。参照符号８６の直線は、周辺耐圧領域３２の耐圧直線を示しており、図６で示した耐圧直線２９に等しい。耐圧直線８４、８５、８７、８８はいずれも、トレンチゲート電極５２、７２に印加する電圧が負側に変化するにつれて低下する。一方、周辺耐圧領域３２の耐圧はトレンチゲート電極５２、７２に印加する負電圧に依存せず、一定である。このため、トレンチゲート電極５２、７２に印加する電圧を負の方向に変化させれば、素子領域３４および参照領域３８の耐圧を周辺耐圧領域３２の耐圧よりも低くすることができる。

以下に、図１３を参照して実施例２に係る検査方法を説明する。なお、実施例２の検査方法を実施する回路は、実施例１の検査方法を実施する回路と同様である。実施例２の検査方法では、基準負電圧Ｖ_g1を予め求めておく。基準負電圧Ｖ_g1については図６で説明しているため、省略する。次に、素子領域３４のトレンチゲート電極５２に基準負電圧Ｖ_g1より負の方向に大きな負電圧（実施例２では−８Ｖ）を印加した状態で素子領域３４に印加する電圧を変化させ、素子領域３４に流れる電流が１００Ａに達したときに素子領域３４に印加されている電圧を測定する（第１測定工程）。次に、参照領域３８のトレンチゲート電極７２に基準負電圧Ｖ_g1より負の方向に大きな負電圧（実施例２では−８Ｖ）を印加した状態で参照領域３８に印加する電圧を変化させ、素子領域３８に流れる電流が１００μＡに達したときに素子領域３８に印加されている電圧を測定する（第２測定工程）。次に、第１測定工程で測定された電圧値と第２測定工程で測定された電圧値を比較してトレンチゲート電極の不良の有無を判定する（判定工程）。具体的には、以下のように判定する。

実施例２の検査方法では、素子領域３４のトレンチゲート電極５２に不良がない場合、第１測定工程で測定される素子領域３４の耐圧の耐圧値はＶ_４であり、耐圧直線８４においてトレンチゲート電極５２に印加されている電圧が−８Ｖのときの素子領域の耐圧に等しい。素子領域３４のトレンチゲート電極５２に不良がある場合、第１測定工程で測定される素子領域３４の耐圧の耐圧値はＶ_５であり、耐圧直線８８においてトレンチゲート電極５２に印加されている電圧が−８Ｖのときの素子領域３４の耐圧に等しい。さらに、素子領域３４に不良トレンチゲート電極５２ａ、５２ｂが連続して形成されている場合、第１測定工程で測定される素子領域３４の耐圧の耐圧値はＶ_７であり、耐圧直線８７においてトレンチゲート電極５２に印加されている電圧が−８Ｖのときの素子領域３４の耐圧に等しい。一方、第２測定工程で測定される参照領域３８の耐圧の耐圧値はＶ_６であり、耐圧直線８５においてトレンチゲート電極５２に印加されている電圧が−８Ｖのときの参照領域３８の耐圧に等しい。このため、第１測定工程で測定された電圧値が第２測定工程で測定された電圧値よりも低ければ、素子領域３４のトレンチゲート電極５２に不良があると判定することができる。また、トレンチゲート電極５２に不良があると判定した場合、第１測定工程で測定された電圧値に応じて、トレンチゲート電極５２の不良の程度を判定することもできる。なお、参照領域３８内のトレンチゲート電極７２の間隔は素子領域３４内のトレンチゲート電極５２の間隔に比べて大きいため、参照領域３８は素子領域３４に比べて製造時にトレンチゲート電極７２に不良が形成されにくい。このため、参照領域３８を基準として素子領域３４内のトレンチゲート電極５２の不良の有無を判定することができる。

図１４に、複数のＩＧＢＴ３６に対して実施例２の検査を実施したときの、検査したＩＧＢＴ３６の個数と、測定された各々の耐圧の分布を示す。第１測定工程および第２測定工程においてトレンチゲート電極５２、７２に印加した電圧は−８Ｖである。図１４の横軸は、測定された各々の耐圧（Ｖ）を示している。図１４の縦軸は、ＩＧＢＴ３６の個数を示している。図１４に示すように、トレンチゲート電極５２に不良がないもの（第１測定工程で測定された耐圧値がＶ_４近傍のもの）は、参照領域３８の耐圧Ｖ_６よりも耐圧が高い側に分布する。一方、トレンチゲート電極５２に不良があるもの（第１測定工程で測定された耐圧値がＶ_５のもの、第１測定工程で測定された耐圧値がＶ_７近傍のもの、）は、参照領域３８の耐圧Ｖ_６よりも耐圧が低い側に分布する。このため、参照領域３８の耐圧Ｖ_６よりも耐圧が低い側へ分布したＩＧＢＴ３６を、素子領域３４内のトレンチゲート電極５２に不良がある不良品として検出することができる。

実施例２では、素子領域３４と参照領域３８が同一の半導体基板４１、６１内に形成されているＩＧＢＴ３６を検査対象とする。即ち、ＩＧＢＴ３６では、素子領域３４と参照領域３８が同一の製造工程で製造されている。このため、素子領域３４と参照領域３８の間で製造ばらつきを考慮する必要がない。なお、素子領域３４と参照領域３８が物理的に分離されており、素子領域３４と参照領域３８が異なる半導体基板内に形成されていてもよい。この場合、参照領域３８の外側に周辺耐圧領域３２は形成されていなくともよい。

図１５に、実施例３に係る検査方法を実施するための回路１０６を示す。実施例３の検査方法では、ＩＧＢＴ９２にアバランシェ試験を行う。ＩＧＢＴ９２は、半導体基板（図示しない）が素子領域（図示しない）とその素子領域の外側を一巡している周辺耐圧領域（図示しない）に区画されており、素子領域内に少なくとも１本のトレンチゲート電極９６が形成されている。図１５に示すように、ＩＧＢＴ９２のトレンチゲート電極９６にはパルス電源９０が接続されている。パルス電源９０は、ＩＧＢＴ９２のトレンチゲート電極９６に所定の正電圧を印加した後、所定の負電圧を印加する。参照符号９４は、ＩＧＢＴ８２のコレクタ電極を示す。参照符号９８は、ＩＧＢＴ９２のエミッタ電極を示す。コレクタ電極９４とエミッタ電極９８の間には第３電源１０４が接続されており、コレクタ電極９４とエミッタ電極９８の間に所定の電圧を印加することができる。また、コレクタ電極９４の上流側にはコイル１０２が接続されている。

図１６に、図１５に示す回路１０６においてアバランシェ試験を実施したときのタイミングチャートを示す。図の横軸は時間軸を示す。参照符号Ｖ_ｇはトレンチゲート電極９６に印加する電圧を示す。参照符号Ｖ_ｃｅはコレクタ電極９４とエミッタ電極９８の間に印加されている電圧であり、第３電源１０４の電圧を示す。Ｉ_ｃはコレクタ電極９４からエミッタ電極９８に向かって流れる電流（コレクタ電流）を示す。以下に、図１６を参照しながら、第３実施例の検査方法を説明する。第３実施例の検査方法では、パルス電源９０をオンすることによって回路１０６においてアバランシェ試験が実施される。パルス電源９０をオンすると、時間Ｔ１ではトレンチゲート電極９６に電圧は印加されず、Ｖ_ｃｅは第３電源１０４の電圧であり、Ｉ_ｃはゼロである。次に、時間Ｔ１から時間Ｔ２に移るときにパルス電源９０からトレンチゲート電極９６に正の電圧が印加される。トレンチゲート電極９６に正の電圧が印加されると、ＩＧＢＴ９２がオンされ、Ｖ_ｃｅはＩＧＢＴ９２の導通電圧（０Ｖ）まで低下する。ＩＧＢＴ９２がオンされると、ＩＧＢＴ９６の正方向にコレクタ電流Ｉ_ｃが流れ、コイル１０２にエネルギーが蓄積される。次に、時間Ｔ２から時間Ｔ３に移るときにパルス電源９０からトレンチゲート電極９６に負の電圧が印加される。トレンチゲート電極９６に負の電圧が印加されると、ＩＧＢＴ９２がオフされ、コイル１０２に蓄積されたエネルギーによってコイル１０２に大きな逆起電力が生じる。コイル１０２に大きな逆起電力が生じると、ＩＧＢＴ９２のコレクタ電極９４とエミッタ電極９８の間に電圧が印加され、Ｖ_ｃｅが第３電源１０４の電圧を大きく越えて、ＩＧＢＴ９２のブレークダウン電圧に達し、ＩＧＢＴ９２にブレークダウン電流が流れる。コレクタ電流Ｉ_ｃはコイル１０２に蓄積されたエネルギーが消費されるまでの間、減少する。このとき、トレンチゲート電極９６に不良があると、トレンチゲート電極９６の不良箇所にブレークダウン電流が集中し、ＩＧＢＴ９２の素子領域が破壊される。このため、ＩＧＢＴ９２がブレークダウンするときにＩＧＢＴ９２の素子領域が破壊されるか否かによって、トレンチゲート電極９２の不良の有無を判定することができる。

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、実施例ではＩＧＢＴを検査する方法を記載したが、トレンチゲート電極を有するＭＯＳＦＥＴなど他の半導体装置を検査する方法であってもよい。例えばＭＯＳを検査する場合、参照領域内にソース領域が形成されていないことが好ましい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２、３２：周辺耐圧領域
４、３４：素子領域
６、３６：ＩＧＢＴ
８：第１電源
１０：コレクタ電極
１２、５２、７２、９６：トレンチゲート電極
１４：エミッタ電極
１６：電流計
１８：電圧計
２０：第２電源
２２、１０６：回路
２７、２８、８４、８７、８８：素子領域の耐圧直線
２９、８６：周辺耐圧領域の耐圧直線
３８：参照領域
２５、４１、６１：半導体基板
４２、６２：ドリフト領域
４４、６４：ボディ領域
４６、６６：ボディコンタクト領域
４８、６８、９４：コレクタ電極
５０：エミッタ領域
５４、７４：バッファ領域
５６、７６：コレクタ領域
５８、７８、９８：エミッタ電極
８５：周辺耐圧領域の耐圧直線
９０：パルス電源
１０２：コイル
１０４：第３電源

Claims

半導体基板が素子領域とその素子領域の外側を一巡している周辺耐圧領域に区画されており、前記素子領域内に少なくとも１本のトレンチゲート電極が形成されている半導体装置を検査する方法であり、
前記トレンチゲート電極に負電圧を印加した状態で前記素子領域の耐圧測定試験を行うことによって、前記トレンチゲート電極の不良の有無を判定し、
前記トレンチゲート電極に印加される負電圧は、基準負電圧より負の方向に大きな負電圧であり、
前記基準負電圧は、前記トレンチゲート電極に不良がない場合において前記素子領域の耐圧が前記周辺耐圧領域の耐圧と等しくなるときに前記トレンチゲート電極に印加される電圧であることを特徴とする半導体装置の検査方法。
前記トレンチゲート電極に前記基準負電圧より負の方向に大きな負電圧を印加した状態で前記素子領域に印加する電圧を変化させ、前記素子領域に流れる電流が所定の電流値に達したときに前記素子領域に印加されている電圧を測定する測定工程と、
測定工程で測定した電圧値に基づいて前記トレンチゲート電極の不良の有無を判定する判定工程を備えていることを特徴とする請求項１の半導体装置の検査方法。
前記トレンチゲート電極に前記基準負電圧より負の方向に大きな第１の負電圧を印加した状態で前記測定工程を実施し、前記トレンチゲート電極に前記基準負電圧より負の方向に大きな第２の負電圧を印加した状態で前記測定工程を実施し、トレンチゲート電極に第１の負電圧を印加した状態で測定された電圧値と第２の負電圧を印加した状態で測定された電圧値とに基づいて、前記トレンチゲート電極の不良の有無を判定することを特徴とする請求項２の半導体装置の検査方法。
半導体基板が素子領域と参照領域と周辺耐圧領域に区画されており、その周辺耐圧領域が前記素子領域と前記参照領域の外側を一巡しており、前記素子領域内と前記参照領域内の各々に少なくとも１本のトレンチゲート電極が形成されており、前記参照領域の耐圧が前記素子領域の耐圧よりも低くされている半導体装置を検査する方法であり、
前記素子領域のトレンチゲート電極に第１の負電圧を印加した状態で前記素子領域に印加する電圧を変化させ、前記素子領域に流れる電流が設定電流値に達したときの前記素子領域に印加されている電圧を測定する第１測定工程と、
前記参照領域のトレンチゲート電極に前記第１の負電圧を印加した状態で前記参照領域に印加する電圧を変化させ、前記参照領域に流れる電流が前記設定電流値に達したときの前記参照領域に印加されている電圧を測定する第２測定工程と、
前記第１測定工程で測定された電圧値が前記第２測定工程で測定された電圧値より低いときに、前記素子領域に形成されている前記トレンチゲート電極に不良があると判定する判定工程を備えており、
前記第１の負電圧は、前記素子領域のトレンチゲート電極に不良がない場合において前記素子領域の耐圧が前記周辺耐圧領域の耐圧と等しくなるときに前記トレンチゲート電極に印加される電圧よりも負の方向に大きな負の電圧であることを特徴とする半導体装置の検査方法。
半導体基板が素子領域とその素子領域の外側を一巡している周辺耐圧領域に区画されており、前記素子領域内に少なくとも１本のトレンチゲート電極が形成されている半導体装置を検査する方法であり、
前記トレンチゲート電極に負電圧を印加した状態で前記素子領域の耐圧測定試験を行うことによって、前記トレンチゲート電極の不良の有無を判定し、
前記耐圧測定試験の試験回路は、前記半導体装置と、コイルと、電源とが直列に接続されており、
前記耐圧測定試験は、前記トレンチゲート電極に閾値電圧以上の正の電圧を印加した状態とした後に、前記トレンチゲート電極に負電圧を印加した状態とするアバランシェ試験であることを特徴とする半導体装置の検査方法。
半導体基板の表面に配置されている表面電極と、前記半導体基板の裏面に配置されている裏面電極と、前記半導体基板内に形成されている第１導電型のドリフト領域と、前記半導体基板内の表面に臨む範囲に形成されている第２導電型のボディ領域を備えている縦型の半導体装置であり、
前記半導体基板が素子領域と参照領域と周辺耐圧領域に区画されており、
前記周辺耐圧領域は前記素子領域と前記参照領域の外側を一巡しており、
前記素子領域内および前記参照領域内の各々には少なくとも１本のトレンチゲート電極が形成されており、
前記参照領域の耐圧は前記素子領域の耐圧よりも低くされており、
前記素子領域の表面に臨む範囲には前記表面電極と接触する第１導電型のコンタクト領域が形成されており、
前記参照領域の表面に臨む範囲には前記コンタクト領域が形成されていないことを特徴とする半導体装置。