JP2007134499A - Ｍｏｓ形半導体素子の短絡ゲート位置の検知方法 - Google Patents

Abstract

【目的】一チップに二つのＭＯＳＦＥＴが形成されるＭＯＳ形半導体素子において、特殊な微小領域解析手段や内部デコーダなどの追加回路を用いることなく、長い距離にわたって等間隔に隣接配置されたゲート電極領域間の短絡不良個所を容易に検知する方法の提供。
【構成】二つのＭＯＳ形半導体素子に対応する二つのゲート電極領域が相互に等間隔で近接配置される構造を有するＭＯＳ形半導体装置の一方のポリシリコンゲート電極領域の２点を異なる電位に設定し、他方のポリシリコンゲート電極領域の電位を測定するＭＯＳ形半導体素子の短絡ゲート位置の検知方法とする。
【選択図】 図１

Description

本発明は、微細で長いポリシリコンゲートの表面パターンを有するＭＯＳ形半導体素子の短絡ゲート位置の検知方法に関する。

ＭＯＳゲート電極領域は、大電流を扱うためには、面積が大きくて電流の方向に直角で、基板表面に平行な方向のゲート幅の非常に長いものが必要とされる。しかも、一つの半導体基板上に形成された二つのＭＯＳ形半導体素子領域（たとえば、双方向ＭＯＳ半導体装置）に対応する二つのポリシリコンゲート電極領域が相互に等間隔で近接配置される構造を有する半導体装置では、利用効率の向上を計るために、前述の等間隔に近接配置される二つのポリシリコンゲート電極領域間の距離は０．５μｍ〜１．５μｍ程度に狭くされる。
このように狭い間隔のゲート電極領域間は全面に堆積形成されたポリシリコン層を所定のパターンエッチングすることにより、前述のように異なるＭＯＳ領域の各ゲート電極領域が等間隔に近接配置されるように形成される。しかし、ゲート電極領域は非常に長いので、隣接するゲート電極領域間がエッチング不良により分離不完全で短絡状態になることがある。ゲート電極領域は半導体基板の表面上に形成される場合もそうであるが、トレンチゲート構造の場合は、なおさらゲート電極領域間の不良個所の特定が困難であることが多い。

また、このような半導体装置における半導体領域の表面配線パターンの短絡不良の検出方法および検出装置については、複数の配線又はパターンの各々に異なる電圧を印加する電圧印加手段と、各配線又はパターンの電圧を検出する電圧検出手段とを有する検査装置について、電圧印加手段によって各配線又はパターンに電圧を印加する際、オープン不良又はショート不良があった場合には、良品である場合と異なる電圧になるようにする発明が知られている（特許文献１−要約）。
特開平１０−２４６７４８号公報

しかしながら、前述したように、隣接するゲート電極領域間をポリシリコン層のエッチングにより分離形成する場合、ゲート電極領域間のどこかで短絡不良が起きていることは電気的に容易に発見可能であるが、位置を特定することは簡単ではない。たとえば、微細加工されたゲート電極領域は電流方向の距離が０．６μｍ〜２μｍ程度で、ポリシリコンのシート抵抗は３０Ω／□と大きいので、前記ゲート電極領域の一方の端部と他方の端部間に電圧をかけて電流を流してもリーク電流が小さく、液晶解析法、ＯＢＩＲＣＨ（光ビーム誘導抵抗変化）法等のよく知られた微小領域解析手段を用いても、前記不良個所に起因して生じる変化を検知しきれず、不良個所の正確な特定は困難である。
また、並列配置されたゲート電極領域に対して、アドレスデコーダを設けて、各ゲート電極領域に順に電圧を印加していく方法では短絡したゲート電極領域を判別できるが、余計なデコーダ回路とテスティングにかかる時間も増えてしまう。さらに、前記短絡ゲート電極領域までは特定することができても、その短絡ゲート電極領域中のどこで短絡しているかという正確な位置の特定は依然として困難である。

本発明は、以上説明した点に鑑みてなされたものであり、一チップに二つのＭＯＳＦＥＴが形成されるＭＯＳ形半導体素子において、特殊な微小領域解析手段や内部デコーダなどの追加回路を用いることなく、長い距離にわたって等間隔に隣接配置されたゲート電極領域間の短絡不良個所を容易に検知する方法を提供することを本発明の目的とする。

特許請求の範囲の請求項１記載の本発明によれば、二つのＭＯＳ形半導体素子に対応する二つのゲート電極領域が相互に等間隔で近接配置される構造を有するＭＯＳ形半導体装置の一方のポリシリコンゲート電極領域の２点を異なる電位に設定し、他方のポリシリコンゲート電極領域の電位を測定するＭＯＳ形半導体素子の短絡ゲート位置の検知方法とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項２記載の本発明によれば、前記ゲート電極領域がポリシリコンにより形成されている特許請求の範囲の請求項１記載のＭＯＳ形半導体素子の短絡ゲート位置の検知方法とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、前記ゲート電極領域がシリサイド金属により形成されている特許請求の範囲の請求項１記載のＭＯＳ形半導体素子の短絡ゲート位置の検知方法とすることもできる。

本発明によれば、一チップに二つのＭＯＳＦＥＴが形成されるＭＯＳ形半導体素子において、特殊な微小領域解析手段や内部デコーダなどの追加回路を用いることなく、長い距離にわたって等間隔に隣接配置されたゲート電極領域間の短絡不良個所を容易に検知する方法を提供することができる。

本発明の一実施例について、図面を用いて詳細に説明する。ただし、本発明は、その要旨を超えない限り、以下説明する実施例の記載に限定されるものではない。図１は本発明のＭＯＳ形半導体素子の短絡ゲート位置の検知方法を説明するために、平行なゲート電極領域の最も基本的なレイアウトを示す平面図である。図２は、通常の平行ゲート電極領域のレイアウトを示す平面図である。図３は、本発明のかかる双方向ＭＯＳ形半導体素子で、並列配置された二つのゲート電極領域の配置の一例を示す平面図である。
ゲート電極領域間に短絡不良があると思われるＭＯＳ形半導体素子について、図１に示すように、一方のゲート電極領域１の２点３，４に、電位差が生じるように電圧印加する。印加電圧の大きさはゲート電極領域１の抵抗によっても変るが、ゲート酸化膜を破壊しない程度の大きさの電圧を印加すると、通常、ゲート電極領域１、２はポリシリコンで形成されていて、ほぼ均一の抵抗分布を有することから、高電位端３から低電位端４への電圧勾配も均一となって安定する。このとき、隣接する他方のゲート電極領域２の電位をフローティング状態にしておく。両方のゲート電極領域１，２間に短絡個所あれば、その個所でのリーク電流によって他方のゲート電極領域２の電位は、前記一方のゲート電極領域１の短絡個所における電位に固定される。たとえ、前記リーク電流がナノアンペア〜マイクロアンペアオーダーの微小な電流であっても、時間を掛ければ、短絡個所における電位に安定する。従って、前記他方のゲート電極領域２のフローティング電位を精密に測定することにより、短絡個所の正確な位置が割り出せることになる。

実際には、ＭＯＳゲート電極領域は単純な対向配置ではなく、並列配置とされることが多い。その場合にも、図３のように、一方のゲート電極領域１１のくし歯状の屈曲部内に配置され、前記一方のゲート電極領域１１に近接して並列配置される他方のゲート電極領域１２間を各端部１３において、Ａｌ膜１４などで金属接続して並列接続することにより、前述の短絡個所の検知方法が利用できる。ゲート電極領域１２を並列接続する際には、ゲート電極領域１２がゲート電極領域１１上を横断する領域が発生するため、ゲート電極領域１２の一方の端部１３間にはゲート電極領域１１上に絶縁膜を介して、Ａｌなどの金属膜１４が形成される必要がある。その結果、ゲート電極領域１２は一方の端部１３間がすべてＡｌ膜１４で接続されて並列接続となるのである。
ゲート電極領域１１，１２を形成する材料は、通常ポリシリコンであり、金属膜で被覆しない限り、シート抵抗（Ω／□）は数Ω／□〜数十Ω／□の間の比較的大きな値にすることが多い。そのため、不良個所の検知のために電圧印加する際に電源を含む装置に過大電流が流れることなく、通常の測定が可能である。さらに、電圧印加するための電源を強化して印加電流を大きくすることができれば、シリサイドなどのポリシリコンより低抵抗のゲート領域材料を用いた場合でも、上記測定法で短絡個所を検知することができる。

前記図３のゲート電極領域パターンを有する双方向ＭＯＳＦＥＴを有する実際のＭＯＳ形半導体素子の場合について、本発明の短絡ゲート位置の検知方法を具体的に説明する。ゲート電極領域１１、１２は共に３０Ω／□のシート抵抗を有するポリシリコンを用いて形成されている。一方のゲート電極領域１１の直線部分の長さａを１ｍｍとし、ゲート電極領域１１に直角な方向では、その長さｂを１ｍｍに亘って、ゲート電極領域１１がくし歯状に繰り返し折り曲げられて途切れることなく一本の連続領域として繋がっている。
他方のゲート電極領域１２は、前記一方のゲート電極領域１１のくし歯状の全屈曲部の間に、等間隔で並列配置され、すべてのゲート電極領域１２の一方の端部１３において金属膜１４で相互に接続される。また、他方のゲート電極領域１２は、この金属膜１４により前記ゲート電極領域１１上を図示しない絶縁膜を介して横断させる並列接続構造を有している。

ゲート電極領域１１、ゲート電極領域１２の短辺の長さｃをそれぞれ０．６μｍ、両ゲート電極領域の間隔ｄを０．６μｍとすると、ゲート電極領域１１の直線部分の本数は１０００μｍ／（０．６μｍ×４）から４１６本となる。ゲート電極領域１１の直線部分の１本の長さａは１ｍｍ＝１０００μｍであるから、ゲート電極領域１の４１６本分の全長さは４１６本×１０００μｍから４．１６×１０^５μｍとなる（簡略化のために、ゲート電極領域１の屈曲部の長さは省略した）。
一方のゲート電極領域１１の両端子Ｇ１とＧ２の間の抵抗値は、シート抵抗３０Ω／□から求めると、抵抗は長さに比例し、幅に反比例するので、３０Ω／□×４．１６×１０^５μｍ÷０．６μｍから２０．８×１０^６Ωが導き出される。従って、ゲート電極領域１１の両端子Ｇ１、Ｇ２間に１００Ｖの電圧を印加すれば、電流は１００Ｖ÷（２０．８Ω×１０^６Ω）から約４．８マイクロアンペアとなる。この時、ゲート電極領域１２のフローティング電位を端子１５から正確に測定する。その結果、ゲート電極領域１２の電位が２０Ｖであれば、不良個所に位置はゲート電極領域１１の高電位側の端子から全長さの５分の４の位置であることが判明する。ゲート電極領域１２のフローティング電位の測定機器の精度を上げれば、ゲート電極領域１１の両端子Ｇ１、Ｇ２間に印加する電圧を前述より低くすることもできる。

この実施例では、ゲート電極領域１１の両端にＧ１、Ｇ２端子を設けたが、両端でなくとも所望の２点に端子を設ければ、その間で短絡箇所がある場合、ゲート電極領域１２の電位がＧ１、Ｇ２の電位の間の電位に固定されることになる。そのような例として、ゲート電極領域１１とゲート電極領域１２が環状に形成されていることを平面図で示す図４を用いて説明する。ゲート電極領域１１に接続された端子Ｇ１、Ｇ２と、ゲート電極領域１２に接続された端子１５を備える。このように、ゲート電極が環状に形成されている場合でもＧ１、Ｇ２端子をゲート電極領域１１の２点に設け、電位差を与えることにより短絡箇所を特定できる。

本発明のＭＯＳ形半導体素子の短絡ゲート位置の検知方法にかかるゲート電極領域の基本的レイアウトを示す平面図である 通常の平行ゲート電極領域のレイアウトを示す平面図である。 本発明にかかる双方向ＭＯＳ形半導体装置で、並列配置された二つのゲート電極領域の配置の一例を示す平面図である。 本発明にかかる双方向ＭＯＳ形半導体装置で、並列配置された二つの環状ゲート電極領域の配置の一例を示す平面図である。

符号の説明

１、 一方のゲート電極領域
２、 他方のゲート電極領域
３、 ゲート電極領域１２の一方の測定端子
４、 ゲート電極領域１２の他方の測定端子
５、 ゲート電極領域１３の測定端子
１１、 一方のゲート電極領域
１２、 他方のゲート電極領域
１３、 他方のゲート電極領域の端部
１４、 金属膜
１５、 他方のゲート電極領域の測定端子
Ｇ１、 一方のゲート電極領域の一方の測定端子
Ｇ２、 一方のゲート電極領域の他方の測定端子
ａ、 ゲート電極領域１の直線部分の長さ
ｂ、 ゲート電極領域１の直線部分に直角方向の長さ
ｃ、 ゲート電極領域１の短辺の距離
ｄ、 ゲート電極領域１と２の間隔。

Claims (3)

1. 二つのＭＯＳ形半導体素子に対応する二つのゲート電極領域が相互に等間隔で近接配置される構造を有する半導体装置の一方のゲート電極領域の２点を異なる電位に設定し、他方のゲート電極領域の電位を測定することを特徴とするＭＯＳ形半導体素子の短絡ゲート位置の検知方法。
2. 前記ゲート電極領域がポリシリコンにより形成されていることを特徴とする請求項１記載のＭＯＳ形半導体素子の短絡ゲート位置の検知方法。
3. 前記ゲート電極領域がシリサイド金属により形成されていることを特徴とする請求項１記載のＭＯＳ形半導体素子の短絡ゲート位置の検知方法。
   

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