JP2007328289A - レチクル,半導体チップ,及び半導体装置の製造方法 - Google Patents

レチクル,半導体チップ,及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2007328289A
JP2007328289A JP2006161375A JP2006161375A JP2007328289A JP 2007328289 A JP2007328289 A JP 2007328289A JP 2006161375 A JP2006161375 A JP 2006161375A JP 2006161375 A JP2006161375 A JP 2006161375A JP 2007328289 A JP2007328289 A JP 2007328289A
Authority
JP
Japan
Prior art keywords
chip pattern
semiconductor
teg
semiconductor chip
reticle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006161375A
Other languages
English (en)
Inventor
Hiroyuki Suzuki
弘之 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2006161375A priority Critical patent/JP2007328289A/ja
Priority to US11/808,269 priority patent/US7348109B2/en
Priority to KR1020070055879A priority patent/KR100866460B1/ko
Priority to CNA2007101099673A priority patent/CN101086613A/zh
Publication of JP2007328289A publication Critical patent/JP2007328289A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G03F1/44Testing or measuring features, e.g. grid patterns, focus monitors, sawtooth scales or notched scales
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

【課題】半導体ウェハ上に製品となる半導体チップとTEGチップを製造する場合に、1枚のウェハから得られる半導体チップの個数を増やすとともに、半導体チップの信頼性及び歩留まりの向上を目的とする。
【解決手段】縦方向に規則的に配列した複数の半導体チップパターン領域3を間に挟むようにして、上下にTEGチップパターン領域4a,4bを配置する。TEGチップパターン領域4a、4bのそれぞれの縦方向の長さXを、半導体チップパターン領域3の縦方向の長さLの実質的に2分の1となるようにする。かかるレチクル1を用いると、連続する露光工程の境界で、TEGチップパターンが2つで半導体チップパターン1つ分の領域となる。このようにして、半導体ウェハ上のTEGチップパターンの面積を少なくし、その分半導体チップの収量を増やすことができる。
【選択図】図2

Description

本発明は、レチクルに関し、特に製品となる半導体チップとTEG(Test Element Group)チップの両者を得るために用いるレチクルに関するものである。また、本発明は、当該レチクルを用いて得られる半導体チップ、及び当該レチクルを用いた半導体装置の製造方法に関するものである。
半導体ウェハ上に所望のパターンを転写するための露光工程では、レチクル(Reticle)と呼ばれるホトマスクを用いるのが通常である。ステッパー(縮小投影露光装置)では実際の4倍や5倍程度のパターンが形成されたレチクルが用いられ、このレチクルを通して、紫外線やエキシマレーザー光を半導体ウェハに照射し、所望のパターンを縮小転写する。
レチクルには、実際に製品となる半導体チップパターン領域の他にTEG(Test Element Group)チップパターン領域を設けることがある。TEGチップとは、製品(半導体チップ)の素子の構造,物性,電気的特性,回路動作、信頼性,歩留まりなどの良否を判断するためのサンプルである。
半導体チップパターン領域及びTEGチップパターン領域を備えた従来のレチクルについて図面を参照しながら説明する。図3は従来のレチクル100の概略を示す平面図である。
このレチクル100は、1ショットで6個の半導体チップが得られるものである。石英製の基板101内には、実際の製品となる6つの半導体チップパターン領域102と、半導体チップパターン領域102を上下から挟むようにして2つのTEGチップパターン領域103が形成されている。半導体チップパターン領域102とTEGチップパターン領域103の平面形状はともに同一形状(略長方形)であり、同一サイズである。
また、隣接する半導体チップパターン領域102間、及び半導体チップパターン領域102とTEGチップパターン領域103との間がダイシングライン領域104である。
このレチクル100を用いて半導体ウェハに転写されたTEGパターンは、ウェハ状態で半導体チップの特性評価に用いられ、その後は不要となる。そのため、TEGチップはダイシング工程の際に半導体チップと同様に切削され、除去される。
本願と関連する技術は、例えば以下の特許文献に記載されている。
特開2005−283609号公報
半導体ウェハの限られた面積内に製品となる半導体チップを出来るだけ多く得るためにも、TEGチップの占める面積を出来るだけ小さくする必要が高まっている。
しかしながら、上述した従来のレチクルを用いると、TEGチップパターン領域103の2つ分の面積は最終的に不要となるため、収量が低下していた。一方、TEGチップパターン領域103をレチクル上に1つだけ形成することで収量を向上させることも考えられるが、そうすると素子評価が十分になされず、製品としての半導体チップの信頼性が低下してしまう問題もある。
また、上述のようなダイシングライン領域104で囲まれるようにしてTEGチップを配置するのではなく、半導体ウェハ上のダイシングライン領域にTEGチップパターンを形成することも考案されている。しかし、そうするとTEGチップに形成される様々な金属材料(例えばアルミ配線や電極など)がダイシング工程の際にブレード(刃)の接触によって飛散し、当該金属飛散物が半導体チップに付着する傾向がある。そのため、当該半導体チップの信頼性や歩留まりが劣化するという問題もある。また、ダイシングライン領域に金属片が残ると実装においても歩留まりが低下する製品もある。
そこで本発明は、TEGチップによる素子評価を十分に行うことが可能であるとともに、1枚のウェハから得られる半導体チップの数を増やすことが可能なレチクルを提供することを目的とする。また、半導体チップの信頼性及び歩留まりを向上させることを目的とする。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明のレチクルは、一の方向に規則的に配列した複数の半導体チップパターン領域と、前記複数の半導体チップパターン領域を間に挟むTEGチップパターン領域とを備え、前記TEGチップパターン領域の一の方向の長さを合計した長さが、前記半導体チップパターン領域の前記一の方向の長さと実質的に同じであることを特徴とする。
また、本発明のレチクルは、前記TEGチップパターン領域の前記一の方向の長さが、前記半導体チップパターン領域の前記一の方向の長さの実質的に2分の1であることを特徴とする。
また、本発明のレチクルは、前記TEGチップパターン領域に半導体ウェハとの重ね合せズレを防止するための重ね合せ測定用領域を有し、前記重ね合せ測定用領域が1ショットの四隅に形成されるように前記TEGチップパターン領域が構成されていることを特徴とする。
また、本発明のレチクルは、前記TEGチップパターン領域に線幅測定用領域を有し、前記線幅測定用領域が1ショットの四隅に形成されるように前記TEGチップパターン領域が構成されていることを特徴とする。
また、本発明の半導体チップは、前記レチクルを用いて半導体チップパターン及びTEGチップパターンが転写された半導体ウェハをダイシングすることで得られたことを特徴とする。
また、本発明の半導体装置の製造方法は、前記レチクルを用いて半導体チップパターン及びTEGチップパターンを半導体ウェハに転写する第1の露光工程と、前記第1の露光工程によって転写されたTEGチップパターンの一つの端部と、次に転写されるTEGチップパターンの一つの端部とが合わさるように制御して、半導体チップパターン及びTEGチップパターンを前記半導体ウェハに転写する第2の露光工程とを有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記TEGチップパターン上をダイシングラインが通過せず、一定の間隔でダイシングを行うことで前記半導体ウェハから個々の半導体チップを得ることを特徴とする。
本発明のレチクルは、TEGチップパターン領域の面積を従来に比して小さくしている。そのため、1枚のウェハから得られる半導体チップの数(収量)を増やすことができる。また、本発明のレチクルは、半導体チップパターン領域を間に挟むようにしてTEGチップパターン領域が形成されている。そのため、収量を増やすとともに素子評価を十分に行うことができ、半導体チップの信頼性及び歩留まりを向上させることができる。
次に、本発明の最良の実施形態について図面を参照しながら説明する。図1は本実施形態のレチクルの概略を示す平面図である。
このレチクル1は、一例として1ショットで7個の半導体チップパターンが得られるものである。例えば石英製の基板2内には、7つの半導体チップパターン領域3が図1における縦方向に沿って規則的に形成されている。それぞれの半導体チップパターン領域3の平面形状は略長方形であり、同一サイズである。半導体チップパターン領域3の縦の長さをLとする。なお、半導体チップパターン領域3にはトランジスタ,配線,コンタクトホール等の素子パターンが多数形成されている。
複数の半導体チップパターン領域3を間に挟むようにして2つのTEGチップパターン領域4a,4bが形成されている。このように複数のTEGチップパターン領域を上下に配置することで、TEGチップによる評価の精度を向上させている。
TEGチップパターン領域4a,4bには、テストパターンとして例えばトランジスタ特性評価パターン,コンタクトホール抵抗評価パターンなどの評価素子群が形成されている。また、TEGチップパターン領域4a,4bには電極部(不図示)があり、当該電極部を介して外部の測定器と電気的に接続され、電気的特性を測定することができる構成になっている。
また、レチクル1の四隅に対応する位置には、それぞれ重ね合わせ測定用領域5,線幅測定用領域6が形成されている。重ね合わせ測定用領域5は、露光工程に際してレチクル1と半導体ウェハとの位置合わせが適切か否かを判断するための指標となるマークなどが形成された領域である。また、線幅測定用領域6は各箇所の線幅を測定し、その値を比較検討することで露光工程に際しての半導体ウェハの傾き(あるいはステージの傾き)の有無を判断することを可能とし、不良を防止するための領域である。このようにレチクルの1ショットの四隅に重ね合せ測定用領域5と線幅測定用領域6を配置することは、TEGチップの評価の信頼性を向上させる観点から好ましい。
TEGチップパターン領域4a,4bの縦の長さXは半導体チップパターン領域3の縦の長さLの実質的に2分の1になるように形成されている。また、TEGチップパターン領域4a,4bの横の長さは半導体チップパターン領域3の横の長さと同じMである。従って、TEGチップパターン領域4aと4bを足した合計のサイズは、半導体チップパターン領域3の1個分となっている。
また、隣接する半導体チップパターン領域3のそれぞれの間、及び半導体チップパターン領域4a,4bとTEGチップパターン領域3との間がダイシングライン領域7である。
次に、本実施形態に係るレチクル1を用いて半導体チップパターン及びTEGチップパターンを半導体ウェハ上に転写する工程(露光工程)から、目的の半導体チップを個々の半導体チップにダイシングする工程までの工程について図2を参照しながら説明する。
半導体ウェハ10上にレジスト膜(不図示)を塗布形成して、レチクル1を用いて当該レジスト膜に対して露光を行い、半導体チップパターン領域3に対応する半導体チップパターン11、及びTEGチップパターン領域4a,4bに対応するTEGチップパターン12a,12bを半導体ウェハ10上のレジスト膜に転写する(第1の露光工程)。この第1の露光工程によって得られたパターンが図2に示すAである。
続いて、上記第1の露光工程と同様にして、半導体チップパターン領域3に対応する半導体チップパターン13,及びTEGチップパターン領域4a,4bに対応するTEGチップパターン15a,15bをパターンAの上方に形成する(第2の露光工程)。この第2の露光工程によって得られたパターンが図2に示すBである。この第2の露光工程は、第1の露光工程で先に形成されたTEGチップパターン12aの一辺と第2の露光工程で転写されるTEGチップパターン15bの一辺とが接するレベルでレチクル1と半導体ウェハ10の位置合わせを制御して行う。つまり、2つの連続する露光工程の境界で2つのTEGチップパターンが全体として1つの半導体チップパターン分の形状及びサイズとなる。本実施形態では、2つのTEGチップパターン12aと14bとを合わせた形状は、一つの半導体チップパターン11,13と同一形状であり、同一サイズである。従って、半導体ウェハ上に形成されるTEGチップの領域を従来に比して小さくすることが出来る。
上記露光工程を繰り返すことで半導体ウェハ10の全面の露光が終了したら、現像液で現像を行いレジストパターンを形成する。次に、当該レジストパターンを用いたエッチング工程により半導体ウェハ10の全面に半導体チップとTEGチップとが形成される。
次に、TEGチップによる特性評価を行い、半導体チップの良否を判断する。次に、各半導体チップの間、及び半導体チップとTEGチップとの間に設けられたダイシングライン15に沿って半導体ウェハ10は切断され、個々の半導体チップに分割される。なお。TEGチップはその後通常除去される。本実施形態では連続するTEGチップが2つで1つの半導体チップと同一形状、同一サイズであるため、結果としてダイシングライン15の間隔は常に一定であり、ダイシング工程におけるカット位置の制御が煩雑となることはない。
また、ダイシングライン15の間隔が一定であるためTEGチップパターン上をダイシングラインが通過しない。そのため、ダイシング工程に際してTEGチップの金属材料が飛散することはなく、半導体チップの信頼性や歩留まりが劣化することもない。
また、本実施形態によれば半導体ウェハ上に形成されるTEGチップの領域を従来に比して小さくすることが出来るため、その分1枚のウェハから得られる半導体チップの個数を増やすことが可能である。
このように本実施形態の構成によれば、収量を増やすとともに素子評価や合わせズレの防止を十分に行うことができ、半導体チップの信頼性及び歩留まりを向上させることができる。
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。例えば、TEGチップパターン領域4a,4bの縦方向の長さXが半導体チップパターン領域3の縦方向の長さLの実質的に2分の1であることを維持しながら、横方向の長さを半導体チップパターン領域のその長さよりも小さくすることは可能である。
また、上記実施形態ではTEGチップパターン領域4a,4bの縦方向の長さXが半導体チップパターン領域3の縦方向の長さLの実質的に2分の1であったが、TEGチップパターン領域4a,4bの縦方向の長さの合計の長さが、1つの半導体チップパターン領域の縦方向の長さLと実質的に同じになるように、TEGチップパターン領域4a,4bをデザインすることも考えられる。かかるデザインであっても、従来に比してTEGチップパターンの領域を小さくするとともに、ダイシング間隔を一定にすることが可能である。
また、本実施形態では半導体チップパターン領域がレチクルの縦方向に複数列配置したものについて説明したが、横方向に複数列配置し、これに対応してTEGチップパターン領域を複数列配置することも可能である。
本発明の実施形態に係るレチクルを説明する平面図である。 本発明の実施形態に係るレチクル,半導体チップ及び半導体装置の製造方法を説明する平面図である。 従来のレチクルを説明する平面図である。
符号の説明
1 レチクル 2 基板 3 半導体チップパターン領域
4a,4b TEGチップパターン領域 5 重ね合せ測定用領域
6 線幅測定用領域 7 ダイシングライン領域
10 半導体ウェハ 11 半導体チップパターン
12a,12b TEGチップパターン 13 半導体チップパターン
14a,14b TEGチップパターン 15 ダイシングライン
100 レチクル 101 基板 102 半導体チップパターン領域
103 TEGチップパターン領域 104 ダイシングライン領域
X TEGチップパターン領域の縦の長さ
L 半導体チップパターン領域の縦の長さ
M TEGチップパターン領域及び半導体チップパターン領域の横の長さ

Claims (7)

  1. 一の方向に規則的に配列した複数の半導体チップパターン領域と、
    前記複数の半導体チップパターン領域を間に挟むTEGチップパターン領域とを備え、
    前記TEGチップパターン領域の一の方向の長さを合計した長さが、前記半導体チップパターン領域の前記一の方向の長さと実質的に同じであることを特徴とするレチクル。
  2. 前記TEGチップパターン領域の前記一の方向の長さが、前記半導体チップパターン領域の前記一の方向の長さの実質的に2分の1であることを特徴とする請求項1に記載のレチクル。
  3. 前記TEGチップパターン領域に、半導体ウェハとの重ね合せズレを防止するための重ね合せ測定用領域を有し、前記重ね合せ測定用領域が1ショットの四隅に形成されるように前記TEGチップパターン領域が構成されていることを特徴とする請求項1または請求項2に記載のレチクル。
  4. 前記TEGチップパターン領域に線幅測定用領域を有し、前記線幅測定用領域が1ショットの四隅に形成されるように前記TEGチップパターン領域が構成されていることを特徴とする請求項1乃至請求項3のいずれかに記載のレチクル。
  5. 請求項1乃至請求項4のいずれかに記載のレチクルを用いて半導体チップパターン及びTEGチップパターンが転写された半導体ウェハをダイシングすることで得られたことを特徴とする半導体チップ。
  6. 請求項1乃至請求項4のいずれかに記載のレチクルを用いて半導体チップパターン及びTEGチップパターンを半導体ウェハに転写する第1の露光工程と、
    前記第1の露光工程によって転写されたTEGチップパターンの一辺と、次に転写されるTEGチップパターンの一辺とが合わさるように制御して、半導体チップパターン及びTEGチップパターンを前記半導体ウェハに転写する第2の露光工程とを有することを特徴とする半導体装置の製造方法。
  7. 前記TEGチップパターン上をダイシングラインが通過せず、
    一定の間隔でダイシングを行うことで前記半導体ウェハから個々の半導体チップを得ることを特徴とする請求項6に記載の半導体装置の製造方法。
JP2006161375A 2006-06-09 2006-06-09 レチクル,半導体チップ,及び半導体装置の製造方法 Pending JP2007328289A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006161375A JP2007328289A (ja) 2006-06-09 2006-06-09 レチクル,半導体チップ,及び半導体装置の製造方法
US11/808,269 US7348109B2 (en) 2006-06-09 2007-06-07 Reticle, semiconductor die and method of manufacturing semiconductor device
KR1020070055879A KR100866460B1 (ko) 2006-06-09 2007-06-08 레티클, 반도체 칩, 및 반도체 장치의 제조 방법
CNA2007101099673A CN101086613A (zh) 2006-06-09 2007-06-11 中间掩模、半导体芯片及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006161375A JP2007328289A (ja) 2006-06-09 2006-06-09 レチクル,半導体チップ,及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007328289A true JP2007328289A (ja) 2007-12-20

Family

ID=38822381

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006161375A Pending JP2007328289A (ja) 2006-06-09 2006-06-09 レチクル,半導体チップ,及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US7348109B2 (ja)
JP (1) JP2007328289A (ja)
KR (1) KR100866460B1 (ja)
CN (1) CN101086613A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009216844A (ja) * 2008-03-10 2009-09-24 Seiko Instruments Inc 縮小投影露光装置用レチクルおよびそれを用いた露光方法
JP2011022267A (ja) * 2009-07-14 2011-02-03 Renesas Electronics Corp レチクルパターン及び固体撮像素子の製造方法
JP2011232700A (ja) * 2010-04-30 2011-11-17 Fujitsu Semiconductor Ltd レチクル、半導体装置の製造方法、及び半導体ウエハ
JP2011528864A (ja) * 2008-07-21 2011-11-24 ケーエルエー−テンカー・コーポレーション 前方フィードと側方フィードの使用および計測セルの再使用によって改善された度量衡計測

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8056026B2 (en) * 2008-12-14 2011-11-08 International Business Machines Corporation Determining manufacturability of lithographic mask by selecting target edge pairs used in determining a manufacturing penalty of the lithographic mask
US8056023B2 (en) * 2008-12-14 2011-11-08 International Business Machines Corporation Determining manufacturability of lithographic mask by reducing target edge pairs used in determining a manufacturing penalty of the lithographic mask
CN103869602A (zh) * 2012-12-14 2014-06-18 京东方科技集团股份有限公司 一种掩膜板及其实现曝光接合的方法
CN105552026B (zh) * 2016-02-01 2018-03-30 武汉华星光电技术有限公司 Tft阵列基板上teg测试键的制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970072399A (ko) * 1996-04-01 1997-11-07 김광호 테그 더미 패턴을 갖춘 반도체 집적 회로
JPH1197645A (ja) * 1997-09-19 1999-04-09 Nec Corp 半導体記憶装置
JP4299420B2 (ja) * 1999-11-09 2009-07-22 川崎マイクロエレクトロニクス株式会社 逐次露光方法
JP4099412B2 (ja) * 2003-03-19 2008-06-11 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2005283609A (ja) 2004-03-26 2005-10-13 Sharp Corp 縮小投影露光装置用レチクル
JP4316442B2 (ja) * 2004-07-27 2009-08-19 株式会社東芝 評価システム、露光描画システム及び評価方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009216844A (ja) * 2008-03-10 2009-09-24 Seiko Instruments Inc 縮小投影露光装置用レチクルおよびそれを用いた露光方法
JP2011528864A (ja) * 2008-07-21 2011-11-24 ケーエルエー−テンカー・コーポレーション 前方フィードと側方フィードの使用および計測セルの再使用によって改善された度量衡計測
US8930156B2 (en) 2008-07-21 2015-01-06 Kla-Tencor Corporation Metrology through use of feed forward feed sideways and measurement cell re-use
US9559019B2 (en) 2008-07-21 2017-01-31 Kla-Tencor Corporation Metrology through use of feed forward feed sideways and measurement cell re-use
JP2011022267A (ja) * 2009-07-14 2011-02-03 Renesas Electronics Corp レチクルパターン及び固体撮像素子の製造方法
US8765361B2 (en) 2009-07-14 2014-07-01 Renesas Electronics Corporation Reticle and manufacturing method of solid-state image sensor
JP2011232700A (ja) * 2010-04-30 2011-11-17 Fujitsu Semiconductor Ltd レチクル、半導体装置の製造方法、及び半導体ウエハ

Also Published As

Publication number Publication date
KR100866460B1 (ko) 2008-10-31
CN101086613A (zh) 2007-12-12
US7348109B2 (en) 2008-03-25
KR20070118030A (ko) 2007-12-13
US20070287078A1 (en) 2007-12-13

Similar Documents

Publication Publication Date Title
JP2007328289A (ja) レチクル,半導体チップ,及び半導体装置の製造方法
JP5623033B2 (ja) 半導体装置、リソグラフィ方法、及び半導体装置の製造方法
KR100519252B1 (ko) 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법
JPH09115827A (ja) 半導体装置製造用のレチクル
US8034515B2 (en) Pattern forming method, pattern designing method, and mask set
US6498401B2 (en) Alignment mark set and method of measuring alignment accuracy
US7939224B2 (en) Mask with registration marks and method of fabricating integrated circuits
JP4211892B2 (ja) 半導体ウェハ
WO2021164608A1 (zh) 应用于半导体光刻工艺中的掩膜版及光刻工艺方法
JP2006100619A (ja) 半導体装置の製造方法および半導体装置
KR20100100409A (ko) 반도체 장치의 제조 방법
KR20090099869A (ko) 반도체 소자의 오버레이 버니어 및 그 형성 방법
JP2007335459A (ja) 半導体ウエハ、半導体装置、及び半導体装置の製造方法
JP2007300046A (ja) 半導体評価装置及びそれを用いた評価方法
KR100591132B1 (ko) 반도체 공정 마진 확인용 패턴
KR20060039638A (ko) 반도체소자의 제조방법
CN204287729U (zh) 一种用于监测曝光偏焦的测试结构
KR100552587B1 (ko) 반도체 공정에서의 오버레이 패턴 측정 방법
JP2001085309A (ja) 半導体装置の製造方法
CN114935877A (zh) 一种改善光刻胶形貌不对称的辅助图形设计方法
KR20080061031A (ko) 오버레이 마크 및 그 마크를 이용한 마스크정렬 측정방법
JP2012222003A (ja) 半導体装置の製造方法および逐次露光のショットレイアウト方法
KR20100135461A (ko) 노광 마스크 및 이를 이용한 반도체 소자의 패턴 불량 검출 방법
JP2004335707A (ja) 寸法測定マーク、半導体装置の検査方法及び半導体装置
KR20050059904A (ko) 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도측정방법