JP2011232700A - レチクル、半導体装置の製造方法、及び半導体ウエハ - Google Patents
レチクル、半導体装置の製造方法、及び半導体ウエハ Download PDFInfo
- Publication number
- JP2011232700A JP2011232700A JP2010105490A JP2010105490A JP2011232700A JP 2011232700 A JP2011232700 A JP 2011232700A JP 2010105490 A JP2010105490 A JP 2010105490A JP 2010105490 A JP2010105490 A JP 2010105490A JP 2011232700 A JP2011232700 A JP 2011232700A
- Authority
- JP
- Japan
- Prior art keywords
- teg
- region
- patterning
- chip
- reticle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
【解決手段】レチクルは、半導体チップを形成するためのマスクパターンが形成されたチップ領域とチップ領域の周りに配置されたスクライブ領域とを含み、スクライブ領域内にTEG配置用遮光帯が配置された、チップパターニング領域と、第1のTEGを形成するためのマスクパターンが形成された第1TEG領域を含み、第1TEG領域は、TEG配置用遮光帯に内包される大きさである、第1TEGパターニング領域と、第2のTEGを形成するためのマスクパターンが形成された第2TEG領域を含み、第2TEG領域は、TEG配置用遮光帯に内包される大きさである、第2TEGパターニング領域とを有する。
【選択図】図1
Description
MAx=TAx+位置ずれ余裕分 ・・・(1)
TAx=Sx+位置ずれ余裕分 ・・・(2)
Sx>Tx ・・・(3)
という条件を満たすように設定される。
SCy=TAy+位置ずれ余裕分 ・・・(1)´
TAy=Sy+位置ずれ余裕分 ・・・(2)´
Sy>Ty ・・・(3)´
という条件を満たすように設定される。
(付記1)
半導体チップを形成するためのマスクパターンが形成されたチップ領域と前記チップ領域の周りに配置されたスクライブ領域とを含み、前記スクライブ領域内にTEG配置用遮光帯が配置された、チップパターニング領域と、
第1のTEGを形成するためのマスクパターンが形成された第1TEG領域を含み、前記第1TEG領域は、前記TEG配置用遮光帯に内包される大きさである、第1TEGパターニング領域と、
第2のTEGを形成するためのマスクパターンが形成された第2TEG領域を含み、前記第2TEG領域は、前記TEG配置用遮光帯に内包される大きさである、第2TEGパターニング領域と
を有するレチクル。
(付記2)
前記第1TEGパターニング領域は、前記第1TEG領域の周りに配置された余白領域を含み、前記余白領域の外側の縁は、前記TEG配置用遮光帯を内包する大きさである付記1に記載のレチクル。
(付記3)
前記余白領域は、前記TEG配置用遮光帯が配置された前記スクライブ領域に内包される大きさである付記2に記載のレチクル。
(付記4)
前記TEG配置用遮光帯に、第1の重ね合わせ検査パターンが形成され、前記余白領域に、前記第1の重ね合わせ検査パターンと対をなす第2の重ね合わせ検査パターンが形成された付記2または3に記載のレチクル。
(付記5)
前記TEG配置用遮光帯の長さ方向と、前記第1TEG領域の長さ方向とが平行である付記1〜4のいずれか1つに記載のレチクル。
(付記6)
前記TEG配置用遮光帯の長さ方向と、前記第1TEG領域の長さ方向とが交差している付記1〜4のいずれか1つに記載のレチクル。
(付記7)
半導体チップを形成するためのマスクパターンが形成されたチップ領域と前記チップ領域の周りに配置されたスクライブ領域とを含み、前記スクライブ領域内にTEG配置用遮光帯が配置された、チップパターニング領域と、
第1のTEGを形成するためのマスクパターンが形成された第1TEG領域を含み、前記第1TEG領域は、前記TEG配置用遮光帯に内包される大きさである、第1TEGパターニング領域と、
第2のTEGを形成するためのマスクパターンが形成された第2TEG領域を含み、前記第2TEG領域は、前記TEG配置用遮光帯に内包される大きさである、第2TEGパターニング領域と
を有するレチクルを用いる半導体装置の製造方法であって、
レジストの形成された半導体ウエハに、前記レチクルの前記チップパターニング領域を転写するチップ領域露光工程と、
前記チップ領域露光工程で、前記TEG配置用遮光帯が転写された未露光部分内に、前記レチクルの前記第1TEG領域または前記第2TEG領域を転写するTEG領域露光工程と
を有する半導体装置の製造方法。
(付記8)
前記第1TEGパターニング領域は、前記第1TEG領域の周りに配置された余白領域を含み、前記余白領域の外側の縁は、前記TEG配置用遮光帯を内包する大きさであって、
前記TEG領域露光工程は、前記余白領域が、前記TEG配置用遮光帯の転写された前記未露光部分を内包するようにして、前記第1TEG領域を転写する付記7に記載の半導体装置の製造方法。
(付記9)
並んで配置された複数の半導体チップ領域と、
隣接する前記半導体チップ領域の間に配置されたスクライブ領域と、
前記スクライブ領域に配置された第1のTEGと
前記スクライブ領域の、前記第1のTEGの近傍に形成された重ね合わせ検査パターンと
を有する半導体ウエハ。
(付記10)
さらに、前記スクライブ領域に配置され、前記第1のTEGと種類の異なる第2のTEGを有する付記9に記載の半導体ウエハ。
1 透光性基板
2 有効パターニング領域
31 チップパターニング領域
M1 チップ領域
31a スクライブ領域
31aC スクライブセンター
31b TEG配置用遮光帯
32 第1TEGパターニング領域
M2 第1TEG領域
32a 余白領域
33 第2TEGパターニング領域
M3 第2TEG領域
33a 余白領域
4 外側遮光帯
51 (チップパターニング領域に対応する)露光領域
52 (第1TEGパターニング領域に対応する)露光領域
53 (第2TEGパターニング領域に対応する)露光領域
10 半導体ウエハ
11 チップ有効領域境界
RA TEG−A配置行
RB TEG−B配置行
p11、p12、p21、p22 重ね合わせ検査パターン
Claims (5)
- 半導体チップを形成するためのマスクパターンが形成されたチップ領域と前記チップ領域の周りに配置されたスクライブ領域とを含み、前記スクライブ領域内にTEG配置用遮光帯が配置された、チップパターニング領域と、
第1のTEGを形成するためのマスクパターンが形成された第1TEG領域を含み、前記第1TEG領域は、前記TEG配置用遮光帯に内包される大きさである、第1TEGパターニング領域と、
第2のTEGを形成するためのマスクパターンが形成された第2TEG領域を含み、前記第2TEG領域は、前記TEG配置用遮光帯に内包される大きさである、第2TEGパターニング領域と
を有するレチクル。 - 前記第1TEGパターニング領域は、前記第1TEG領域の周りに配置された余白領域を含み、前記余白領域の外側の縁は、前記TEG配置用遮光帯を内包する大きさである請求項1に記載のレチクル。
- 前記TEG配置用遮光帯に、第1の重ね合わせ検査パターンが形成され、前記余白領域に、前記第1の重ね合わせ検査パターンと対をなす第2の重ね合わせ検査パターンが形成された請求項2に記載のレチクル。
- 半導体チップを形成するためのマスクパターンが形成されたチップ領域と前記チップ領域の周りに配置されたスクライブ領域とを含み、前記スクライブ領域内にTEG配置用遮光帯が配置された、チップパターニング領域と、
第1のTEGを形成するためのマスクパターンが形成された第1TEG領域を含み、前記第1TEG領域は、前記TEG配置用遮光帯に内包される大きさである、第1TEGパターニング領域と、
第2のTEGを形成するためのマスクパターンが形成された第2TEG領域を含み、前記第2TEG領域は、前記TEG配置用遮光帯に内包される大きさである、第2TEGパターニング領域と
を有するレチクルを用いる半導体装置の製造方法であって、
レジストの形成された半導体ウエハに、前記レチクルの前記チップパターニング領域を転写するチップ領域露光工程と、
前記チップ領域露光工程で、前記TEG配置用遮光帯が転写された未露光部分内に、前記レチクルの前記第1TEG領域または前記第2TEG領域を転写するTEG領域露光工程と
を有する半導体装置の製造方法。 - 並んで配置された複数の半導体チップ領域と、
隣接する前記半導体チップ領域の間に配置されたスクライブ領域と、
前記スクライブ領域に配置された第1のTEGと
前記スクライブ領域の、前記第1のTEGの近傍に形成された重ね合わせ検査パターンと
を有する半導体ウエハ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010105490A JP5533204B2 (ja) | 2010-04-30 | 2010-04-30 | レチクル、および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010105490A JP5533204B2 (ja) | 2010-04-30 | 2010-04-30 | レチクル、および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011232700A true JP2011232700A (ja) | 2011-11-17 |
JP5533204B2 JP5533204B2 (ja) | 2014-06-25 |
Family
ID=45322030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010105490A Expired - Fee Related JP5533204B2 (ja) | 2010-04-30 | 2010-04-30 | レチクル、および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5533204B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108732861A (zh) * | 2018-04-26 | 2018-11-02 | 上海华力集成电路制造有限公司 | 一种集成电路研发用掩膜板 |
JP2019165111A (ja) * | 2018-03-20 | 2019-09-26 | 三菱電機株式会社 | 半導体装置 |
CN112799279A (zh) * | 2021-01-18 | 2021-05-14 | 长江存储科技有限责任公司 | 掩膜版 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6372136A (ja) * | 1986-09-16 | 1988-04-01 | Hitachi Ltd | 半導体装置 |
JPH08222509A (ja) * | 1995-02-16 | 1996-08-30 | Hitachi Ltd | 基板及びその製造方法 |
JP2001135569A (ja) * | 1999-11-09 | 2001-05-18 | Kawasaki Steel Corp | 逐次露光方法および逐次露光用マスク |
JP2001339049A (ja) * | 2000-05-30 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置、フォトマスクおよび半導体装置の製造方法 |
JP2002280293A (ja) * | 2001-03-22 | 2002-09-27 | Fujitsu Ltd | 露光方法、露光用原板、及び基板 |
JP2003140317A (ja) * | 2001-11-01 | 2003-05-14 | Fujitsu Ltd | フォトマスク及びウェハ基板の露光方法 |
JP2003255507A (ja) * | 2002-02-28 | 2003-09-10 | Fujitsu Ltd | パターン作成方法、パターン作成装置及びフォトマスク |
JP2007328289A (ja) * | 2006-06-09 | 2007-12-20 | Sanyo Electric Co Ltd | レチクル,半導体チップ,及び半導体装置の製造方法 |
JP2008135614A (ja) * | 2006-11-29 | 2008-06-12 | Seiko Epson Corp | 露光装置及び半導体装置の製造方法 |
JP2009258420A (ja) * | 2008-04-17 | 2009-11-05 | Seiko Epson Corp | フォトマスクおよび半導体装置の製造方法 |
JP2010164729A (ja) * | 2009-01-15 | 2010-07-29 | Seiko Epson Corp | レチクル、半導体装置及びその製造方法 |
-
2010
- 2010-04-30 JP JP2010105490A patent/JP5533204B2/ja not_active Expired - Fee Related
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6372136A (ja) * | 1986-09-16 | 1988-04-01 | Hitachi Ltd | 半導体装置 |
JPH08222509A (ja) * | 1995-02-16 | 1996-08-30 | Hitachi Ltd | 基板及びその製造方法 |
JP2001135569A (ja) * | 1999-11-09 | 2001-05-18 | Kawasaki Steel Corp | 逐次露光方法および逐次露光用マスク |
JP2001339049A (ja) * | 2000-05-30 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置、フォトマスクおよび半導体装置の製造方法 |
JP2002280293A (ja) * | 2001-03-22 | 2002-09-27 | Fujitsu Ltd | 露光方法、露光用原板、及び基板 |
JP2003140317A (ja) * | 2001-11-01 | 2003-05-14 | Fujitsu Ltd | フォトマスク及びウェハ基板の露光方法 |
JP2003255507A (ja) * | 2002-02-28 | 2003-09-10 | Fujitsu Ltd | パターン作成方法、パターン作成装置及びフォトマスク |
JP2007328289A (ja) * | 2006-06-09 | 2007-12-20 | Sanyo Electric Co Ltd | レチクル,半導体チップ,及び半導体装置の製造方法 |
JP2008135614A (ja) * | 2006-11-29 | 2008-06-12 | Seiko Epson Corp | 露光装置及び半導体装置の製造方法 |
JP2009258420A (ja) * | 2008-04-17 | 2009-11-05 | Seiko Epson Corp | フォトマスクおよび半導体装置の製造方法 |
JP2010164729A (ja) * | 2009-01-15 | 2010-07-29 | Seiko Epson Corp | レチクル、半導体装置及びその製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019165111A (ja) * | 2018-03-20 | 2019-09-26 | 三菱電機株式会社 | 半導体装置 |
JP6999233B2 (ja) | 2018-03-20 | 2022-01-18 | 三菱電機株式会社 | 半導体装置 |
CN108732861A (zh) * | 2018-04-26 | 2018-11-02 | 上海华力集成电路制造有限公司 | 一种集成电路研发用掩膜板 |
CN112799279A (zh) * | 2021-01-18 | 2021-05-14 | 长江存储科技有限责任公司 | 掩膜版 |
Also Published As
Publication number | Publication date |
---|---|
JP5533204B2 (ja) | 2014-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0156422B1 (ko) | 반도체장치 제조용 레티클 | |
CN110892331B (zh) | 对准光刻掩膜板的方法和在半导体材料的晶圆中制造集成电路的相应工艺 | |
US20120244459A1 (en) | Method for evaluating overlay error and mask for the same | |
US9513552B2 (en) | Multiple-patterning photolithographic mask and method | |
CN107490932B (zh) | 掩膜版图形的修正方法 | |
US20140035151A1 (en) | Integrated circuits and methods for fabricating integrated circuits using double patterning processes | |
US8778779B2 (en) | Semiconductor device and a method for producing semiconductor device | |
JP5533204B2 (ja) | レチクル、および半導体装置の製造方法 | |
US10573531B2 (en) | Method of manufacturing semiconductor device | |
US7745067B2 (en) | Method for performing place-and-route of contacts and vias in technologies with forbidden pitch requirements | |
JP5136745B2 (ja) | 多重露光技術におけるマスク製造誤差検証方法 | |
JP4794408B2 (ja) | フォトマスク及び半導体装置の製造方法 | |
JPH04212957A (ja) | レチクル及び露光方法 | |
JP2001305717A (ja) | 半導体集積回路用レチクル | |
JPH1069059A (ja) | レチクルマスクの作成方法 | |
TW200304669A (en) | Multi-exposure lithography method and system providing increased overlay accuracy | |
JP4858146B2 (ja) | フォトマスクおよび転写方法 | |
JP2009003074A (ja) | 露光方法およびイメージセンサの製造方法 | |
JP2004086097A (ja) | 半導体装置用フォトマスク及びフォトマスクを用いた半導体装置の製造方法 | |
TWI548932B (zh) | 用於雙重曝光製程的光罩組暨使用該光罩組的方法 | |
JP2004047687A (ja) | 露光方法 | |
JP2015206927A (ja) | フォトマスク及び半導体装置の製造方法 | |
US7858269B2 (en) | Structure and method for sub-resolution dummy clear shapes for improved gate dimensional control | |
US20100028788A1 (en) | Manufacturing method of photomask for multiple exposure and semiconductor device manufacturing method using above photomask | |
JP4226316B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140307 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140401 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5533204 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140414 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |