JP2001305717A - 半導体集積回路用レチクル - Google Patents

半導体集積回路用レチクル

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Abstract

(57)【要約】 【課題】回路パターン領域の互いに直交する２端辺のみ
に隣接してスクライブライン領域が存在し、かつ、ショ
ットローテーションやショット倍率成分のレチクル重ね
合せずれの計測を可能にした半導体集積回路用レチクル
を提供する。 【解決手段】回路パターン領域７の互いに直交する第１
及び第２の端辺１１，１２のみにスクライブライン領域
８が隣接し、第３及び第４の端辺１３，１４には遮光領
域９が隣接し、第１及び第２の端辺１１，１２にそれぞ
れ対面するスクライブライン領域の所定箇所に第１のボ
ックスマーク１，１をそれぞれ形成し、第３及び第４の
端辺１３，１４にそれぞれ対面する遮光領域の所定箇所
に凹部４，４を設けそこに第２のボックスマーク２，２
をそれぞれ形成し、隣接する露光ショットにおける第２
のボックスマーク２，２による潜像を遮光する遮光膜パ
ターン３，３を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
のフォトリソグラフィ製造工程において縮小投影露光装
置に用いるマスクである半導体集積回路用レチクルに関
する。
【０００２】
【従来の技術】図５に従来技術のレチクル３００を示
す。半導体ウエハの半導体チップ形成箇所に所定のパタ
ーンを露光する回路パターン領域３７と、半導体チップ
を分離する切断領域のパターンを露光するスクライブラ
イン領域３８と、これらを取り囲む遮光領域３９とを有
している。スクライブライン領域３８の幅はＷ／２、例
えば２５０μｍであり、１／５の縮小露光の場合、半導
体ウエハでの幅ｗ／２は５０μｍとなる。
【０００３】このレチクルを用いた露光は、図６に示す
ように、スクライブライン領域の外周を合わせてショッ
ト（図で１ショットの領域を太線で示す）を行う。これ
により隣り合うショットによる幅ｗ／２どうしを合わせ
ることにより全体で幅ｗ（＝１００μｍ）の切断領域が
得られる。尚、図６において、３７Ｍおよび３８Ｍは露
光によりレジストに形成された回路パターン領域３７お
よびスクライブライン領域３８の潜像（イメージ）であ
る。
【０００４】しかしながらこのレチクルのスクライブラ
イン領域３８は幅Ｗ／２であり、ウエハ上の切断領域の
半分の幅ｗ／２（＝５０μｍ）に対応するものであるか
ら、切断領域の幅ｗ（＝１００μｍ）を利用する大きな
面積のウエハアライメントマークやＴＥＧ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パターンを形成すること
ができない。
【０００５】図７に他の従来技術のレチクル４００を示
す。回路パターン領域４７と、スクライブライン領域４
８と、これらを取り囲む遮光領域４９とを有している。
スクライブライン領域４８の幅はＷ、例えば５００μｍ
であり、１／５の縮小露光の場合、半導体ウエハでの幅
ｗは１００μｍ、切断領域の全体の幅となる。
【０００６】このレチクル４００を用いた露光は、図８
に示すように、スクライブライン領域が互いに重なるよ
うに各ショット（図で１ショットの領域を太線で示す）
を行う。このレチクルのスクライブライン領域４８の幅
は、ウエハ上の幅ｗ（＝１００μｍ）に対応する大きな
寸法Ｗを有しているから、切断領域の幅ｗを利用する大
きな面積のウエハアライメントマークやＴＥＧパターン
を形成することができる。尚、図８において、４７Ｍお
よび４８Ｍは露光によりレジストに形成された回路パタ
ーン領域４７およびスクライブライン領域４８の潜像
（イメージ）である。
【０００７】しかしながら、隣接するショットにおいて
スクライブライン領域が二重露光となるためにスクライ
ブライン領域に複雑な遮光パターンを必要にし、このた
めにレチクルパターン配置設計に大きな負担となり、非
実用的である。
【０００８】このために、図５のスクライブライン片側
幅／２Ｗを広くしてそのままウェハ上のスクライブライ
ン幅ｗを広くする。例えば、ｗ／２が５０μｍの場合は
スクライブライン幅ｗは１００μｍとなり、大きな面積
のウエハアライメントマークやＴＥＧパターンを形成す
るためにｗ／２が１００μｍの場合はスクライブライン
幅ｗは２００μｍとなる。
【０００９】このように、図８のような方式は取らず、
図６のまま回路パターン間の距離が広がるように設計さ
れるのが普通である。
【００１０】しかしながらこの場合は、ウエハのスクラ
イブラインの幅が広くなりすぎるから、ウェハ上に形成
できる回路パターンの数＝有効チップ数が減少してしま
う。そして、ウェハあたりのチップ数が減るという事
は、それだけ余分にウェハを拡散する（ウェハ枚数を増
やす）必要が生じる為、その分コストが増大することに
なる。
【００１１】上記問題を解決するために特開平２−１２
７６４１号公報に図９に示すようなレチクルが開示され
ている。図９において、レチクル５００は回路パターン
領域５７と、スクライブライン領域５８と、これらを取
り囲む遮光領域５９とを有し、広い幅Ｗのスクライブラ
イン領域５８が互いに連結して回路パターン領域５７の
２端辺のみに隣接して存在している。
【００１２】このようなレチクル５００によれば、スク
ライブライン領域５８は広い幅Ｗを有しているから切断
領域の幅ｗを利用する大きな面積のウエハアライメント
パターン５５やＴＥＧパターン５６を形成することがで
き、図１０に示すように、スクライブライン領域を重ね
ないで各ショット（図で１ショットの領域を太線で示
す）を行うからスクライブライン領域に複雑な遮光パタ
ーンを必要にしない。また、スクライブライン領域の幅
が不必要に広くなることがないから、ウェハ上に形成で
きる有効チップ数が減少することがない。
【００１３】しかしながらこのレチクル５００の場合、
重ね合せ計測用のアライメント計測用マーク（代表的な
ものがボックスマークなので、以下、ボックスマーク、
と称して説明する）５１を回路パターンの２端辺側にし
か形成することができないから、半導体ウエハ上で重ね
合せを計測しても、ショットローテーションやショット
倍率成分等のレチクル重ね合せずれの計測をすることが
できない。
【００１４】尚、図１０において、５１Ｍ、５５Ｍ、５
６Ｍ、５７Ｍおよび５８Ｍは、露光によりフォトレジス
トに形成されたボックスマーク５１、ウエハアライメン
トパターン５５、ＴＥＧパターン５６、回路パターン領
域５７およびスクライブライン領域５８のそれぞれの潜
像（イメージ）である。
【００１５】
【発明が解決しようとする課題】以上説明したように、
図５の従来技術のレチクルでは、切断領域の幅ｗを利用
する大きな面積のウエハアライメントマークやＴＥＧパ
ターンを形成することができない。
【００１６】図７の他の従来技術のレチクルでは、スク
ライブライン領域に複雑な遮光手段を必要とし、このた
めにレチクルパターン配置設計が煩雑になり、非実用的
である。
【００１７】また、図５の従来技術のレチクルにおい
て、ｗ／２を広くすると、ウェハあたりのチップ数が減
少してその分コストが増大することになる。
【００１８】これらの問題点を解決するために回路パタ
ーン領域の２端辺のみに隣接してスクライブライン領域
が存在する、図９に示す別の従来技術のレチクルでは、
ショットローテーションやショット倍率成分のレチクル
重ね合せずれの計測をすることができない。
【００１９】したがって本発明の目的は、回路パターン
領域の互いに直交する２端辺のみに隣接してスクライブ
ライン領域が存在するレチクルにおいて、回路パターン
領域の４端辺のそれぞれに沿って重ね合せ計測用のボッ
クスマークを形成し、これよりショットローテーション
やショット倍率成分のレチクル重ね合せずれの計測を可
能にした有効な半導体集積回路用レチクルを提供するこ
とである。
【００２０】
【課題を解決するための手段】本発明の特徴は、半導体
ウエハの半導体チップ形成箇所に所定のパターンを露光
する回路パターン領域と、前記半導体ウエハから前記半
導体チップを分離する切断領域のパターンを露光するス
クライブライン領域と、前記回路パターン領域および前
記スクライブライン領域を取り囲んで形成された遮光領
域とを有し、前記回路パターン領域の第１乃至第４の端
辺のうち互いに直交する第１及び第２の端辺のみに前記
スクライブライン領域が隣接し、第３及び第４の端辺に
は前記遮光領域が隣接している半導体集積回路用レチク
ルにおいて、前記第１及び第２の端辺にそれぞれ対面す
る前記スクライブライン領域の所定箇所に第１のボック
スマークをそれぞれ形成し、前記第３及び第４の端辺に
それぞれ対面する前記遮光領域の所定箇所に凹部を設け
そこに第２のボックスマークをそれぞれ形成し、隣接す
る露光ショットにおける前記第２のボックスマークによ
る潜像が設けられる箇所を遮光する遮光膜パターンを形
成した半導体集積回路用レチクルにある。
【００２１】ここで、前記第１のボックスマークと前記
第２のボックスマークとは同じ形状であることが好まし
い。また、前記遮光領域の内周に凸部を形成して該凸部
を前記遮光膜パターンにすることができる。さらに、前
記第２のボックスマーク及び前記遮光膜パターンのそれ
ぞれの１個は直線状に配置していることができる。
【００２２】また、前記スクライブライン領域の幅をＷ
としたとき、前記第１及び第２のボックスマークは前記
回路パターン領域のそれぞれの端辺からＷ／２以内の箇
所に形成され、前記遮光膜パターンは前記スクライブラ
イン領域の外周からＷ／２以内の箇所に形成されている
ことが好ましい。さらに、前記遮光膜パターンの幅と前
記凹部の幅とが等しくすることができる。
【００２３】また、前記ボックスマークはそれぞれの端
辺に沿って１個づつ形成されていることができる。ある
いは、前記ボックスマークはそれぞれの端辺に沿って複
数個づつ形成されていることができる。
【００２４】さらに、前記回路パターン領域には１個の
半導体チップに対するパターンが形成されていることが
できる。あるいは、前記回路パターン領域には複数個の
半導体チップに対するパターンが形成されていることが
できる。
【００２５】また、前記スクライブライン領域には、ア
ライメントパターンもしくはＴＥＧパターンあるいはそ
の両者が形成されていることが好ましい。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
【００２７】図１は本発明の第１の実施の形態の半導体
集積回路用レチクル１００を示す平面図であり、図２は
図１のレチクルを用いた半導体ウエハ上の１ショットの
露光領域及び露光によりフォトレジストに形成された潜
像（イメージ）を示す平面図である。
【００２８】図１を参照して、レチクル１００は透明ガ
ラス基体に、半導体ウエハの半導体チップ形成箇所に所
定のパターンを露光する回路パターン領域７と、半導体
ウエハから半導体チップを分離する切断領域のパターン
を露光するスクライブライン領域８と、回路パターン領
域７およびスクライブライン領域８を取り囲んで形成さ
れた遮光領域９と、遮光領域９の外側に形成され露光装
置に対してレチクルの位置出しを行うレチクルアライメ
ント１５とを有している。
【００２９】回路パターン領域７のＸ方向に延在する第
１の端辺１１に隣接したＸ方向スクライブライン領域８
Ｘと、Ｙ方向に延在する第２の端辺１２に隣接したＹ方
向スクライブライン領域８Ｙとが互いに連結して全体と
して幅ＷでＬ字形状のスクライブライン領域８になって
いる。
【００３０】また、Ｘ方向スクライブライン領域８Ｘお
よびＹ方向スクライブライン領域８Ｙのそれぞれに、幅
Ｗを利用して大きな面積のアライメントパターン５およ
びＴＥＧパターン６が形成されている。
【００３１】回路パターン領域７のＸ方向に延在する第
３の端辺１３及びＹ方向に延在する第４の端辺１４は遮
光領域９に隣接している。
【００３２】第１のボックスマーク１，１は第１及び第
２の端辺の中央から外側にＷ／２以内のスクライブライ
ン領域の箇所にそれぞれ形成されている。
【００３３】第３及び第４の端辺の中央に隣接する遮光
領域の箇所に凹部４，４が設けられ、この凹部内であっ
て第３及び第４の端辺の中央から外側にＷ／２の以内の
箇所に第１のボックスマークと同じ形状の第２のボック
スマーク２，２がそれぞれ形成されている。
【００３４】クロム膜から成る遮光領域９にはスクライ
ブライン領域８の方向に突出する凸部が形成され、この
凸部が遮光膜パターン３，３になっている。また、凹部
４と同じ幅を有する遮光膜パターン３はスクライブライ
ン領域の外周からＷ／２以内の箇所に位置している。
【００３５】さらに、第２のボックスマーク２，２のう
ちの一つと、遮光膜パターン３，３のうちの一つとは同
じＸ座標に位置し、それぞれの他の一つは同じＹ座標に
位置している。すなわちそれらは直線上を配列してい
る。
【００３６】このような構成により、隣接する露光ショ
ットにおける第２のボックスマーク２による潜像を遮光
膜パターン３により遮光して露光を行うことができる。
【００３７】すなわち図２に示すように、ある露光ショ
ット（図で１ショットの領域を太線で示す）の際に、図
で左側に隣接する露光ショットの際に形成された第２の
ボックスマーク２による潜像２Ｍが形成される箇所は遮
光パターン３により遮光され、同様に図で下側に隣接す
る露光ショットの際に第２のボックスマーク２による潜
像２Ｍが形成される箇所も遮光パターン３により遮光さ
れる。
【００３８】このように図１に示すレチクルを用いるこ
とにより、ステップ・アンド・リピートで半導体ウエハ
全体を逐次露光した後、それぞれの露光により形成され
たボックスマークによる潜像を含む全ての潜像がそのま
ま存在する。
【００３９】したがって露光後、フォトレジストを現像
することにより現れた回路パターン領域の四方向にそれ
ぞれ形成されたボックスマークレジストパターンを測定
することにより、ショットローテーションやショット倍
率成分のレチクル重ね合せずれの計測することができ
る。
【００４０】尚、図２において、１Ｍ、２Ｍ、５Ｍ、６
Ｍ、７Ｍおよび８Ｍは、露光によりフォトレジストに形
成された第１のボックスマーク１、第２のボックスマー
ク２、ウエハアライメントパターン５、ＴＥＧパターン
６、回路パターン領域７およびスクライブライン領域８
のそれぞれの潜像（イメージ）である。
【００４１】図１では、端辺に沿ってボックスマークを
１個づつ形成し、それに対応して遮光パターンを形成し
た場合は例示したが、端辺に沿ってボックスマークを複
数個づつ形成し、それに対応して遮光パターンを形成し
てもよい。
【００４２】図３は本発明の第２の実施の形態の半導体
集積回路用レチクル２００を示す平面図であり、図４は
図３のレチクルを用いた半導体ウエハ上の１ショットの
露光領域及び露光によりフォトレジストに形成された潜
像（イメージ）を示す平面図である。尚、図３及び図４
において図１及び図２と同一もしくは類似の箇所は同じ
符号を付してあるから重複する説明は省略する。
【００４３】図１及び図２では回路パターン領域７に１
個の半導体チップに対するパターンが形成されている場
合を例示して説明した。しかしこの図３及び図４の実施
の形態では回路パターン領域７に複数個の半導体チップ
に対するパターンが形成されている。すなわち、回路パ
ターン領域７内に、６個の半導体チップのそれぞれに対
するチップ形成領域１７が配列され、その間に回路パタ
ーン領域７の外側のスクライブライン領域８と同じ幅Ｗ
のスクライブライン領域１８が設けられ、回路パターン
領域７内に複数のボックスマーク１６が設けられてい
る。
【００４４】本発明の第１のボックスマーク１は回路パ
ターン領域７の第１の端辺１１に沿って３個、第２の端
辺１２に沿って２個設けられている。
【００４５】また、本発明の第２のボックスマーク２お
よび凹部４は回路パターン領域７の第３の端辺１３に沿
って３個、第４の端辺１４に沿って２個設けられてお
り、さらにそれぞれの第２のボックスマーク２に対応し
て遮光膜パターン３が形成されている。
【００４６】この図３のレチクル２００の場合も図４に
示すように、ある露光ショット（図で１ショットの領域
を太線で示す）の際に、隣接する露光ショットの際に第
２のボックスマーク２による潜像２Ｍが形成される箇所
が遮光パターン３により遮光されて、ステップ・アンド
・リピートで半導体ウエハ全体を露光していく。
【００４７】尚、図２において、１６Ｍ、１７Ｍおよび
１８Ｍは、露光によりフォトレジストに形成されたボッ
クスマーク１６、チップ形成領域１７およびスクライブ
ライン領域１８のそれぞれの潜像（イメージ）である。
【００４８】
【発明の効果】以上説明したように本発明によれば、回
路パターン領域の互いに直交する２端辺のみに隣接して
スクライブライン領域が存在するレチクルにおいて、回
路パターン領域の４端辺側のそれぞれに重ね合せ計測用
のアライメント計測用マークであるボックスマークを形
成しているから、ショットローテーションやショット倍
率成分のレチクル重ね合せずれの計測が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のレチクルを示す平
面図である。
【図２】図１のレチクルを用いたウエハ上の１ショット
露光領域及びイメージを示す平面図である。
【図３】本発明の第２の実施の形態のレチクルを示す平
面図である。
【図４】図３のレチクルを用いたウエハ上の１ショット
露光領域及びイメージを示す平面図である。
【図５】従来技術の形態のレチクルを示す平面図であ
る。
【図６】図５のレチクルを用いたウエハ上の１ショット
露光領域及びイメージを示す平面図である。
【図７】他の従来技術の形態のレチクルを示す平面図で
ある。
【図８】図７のレチクルを用いたウエハ上の１ショット
露光領域及びイメージを示す平面図である。
【図９】別の従来技術の形態のレチクルを示す平面図で
ある。
【図１０】図９のレチクルを用いたウエハ上の１ショッ
ト露光領域及びイメージを示す平面図である。
【符号の説明】
１ 第１のボックスマーク １Ｍ 第１のボックスマーク１の潜像 ２ 第２のボックスマーク ２Ｍ 第２のボックスマーク２の潜像 ３ 遮光膜パターン ４ 遮光領域の凹部 ５ アライメントパターン ５Ｍ アライメントパターン５の潜像 ６ ＴＥＧパターン ６Ｍ ＴＥＧパターン６の潜像 ７ 回路パターン領域 ７Ｍ 回路パターン領域７の潜像 ８ スクライブライン領域 ８Ｘ Ｘ方向スクライブライン領域 ８Ｙ Ｙ方向スクライブライン領域 ８Ｍ スクライブライン領域８の潜像 ９ 遮光領域 １１ 回路パターン領域の第１の端辺 １２ 回路パターン領域の第２の端辺 １３ 回路パターン領域の第３の端辺 １４ 回路パターン領域の第４の端辺 １５ レチクルアライメント １６ 回路パターン領域７内のボックスマーク １６Ｍ ボックスマーク１６の潜像 １７ 回路パターン領域７内のチップ形成領域 １７Ｍ チップ形成領域１７の潜像 １８ 回路パターン領域７内のスクライブライン領域 １８Ｍ スクライブライン領域１８の潜像 ３７ 回路パターン領域 ３７Ｍ 回路パターン領域３７の潜像 ３８ スクライブライン領域 ３８Ｍ スクライブライン領域３８の潜像 ３９ 遮光領域 ４７ 回路パターン領域 ４７Ｍ 回路パターン領域４７の潜像 ４８ スクライブライン領域 ４８Ｍ スクライブライン領域４８の潜像 ４９ 遮光領域 ５１ ボックスマーク ５１Ｍ ボックスマークの潜像 ５５ アライメントパターン ５５Ｍ アライメントパターン５５の潜像 ５６ ＴＥＧパターン ５６Ｍ ＴＥＧパターン５６の潜像 ５７ 回路パターン領域 ５７Ｍ 回路パターン領域５７の潜像 ５８ スクライブライン領域 ５８Ｍ スクライブライン領域５８の潜像 ５９ 遮光領域 １００ 第１の実施の形態のレチクル ２００ 第２の実施の形態のレチクル ３００ 従来技術のレチクル ４００ 他の従来技術のレチクル ５００ 別の従来技術のレチクル

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエハの半導体チップ形成箇所に
    所定のパターンを露光する回路パターン領域と、前記半
    導体ウエハから前記半導体チップを分離する切断領域の
    パターンを露光するスクライブライン領域と、前記回路
    パターン領域および前記スクライブライン領域を取り囲
    んで形成された遮光領域とを有し、前記回路パターン領
    域の第１乃至第４の端辺のうち互いに直交する第１及び
    第２の端辺のみに前記スクライブライン領域が隣接し、
    第３及び第４の端辺には前記遮光領域が隣接している半
    導体集積回路用レチクルにおいて、 前記第１及び第２の端辺にそれぞれ対面する前記スクラ
    イブライン領域の所定箇所に第１のアライメント計測用
    マークをそれぞれ形成し、 前記第３及び第４の端辺にそれぞれ対面する前記遮光領
    域の所定箇所に凹部を設けそこに第２のアライメント計
    測用マークをそれぞれ形成し、かつ隣接する露光ショッ
    トにおける前記第２のアライメント計測用マークによる
    潜像が設けられる箇所を遮光する遮光膜パターンを形成
    したことを特徴とする半導体集積回路用レチクル。
  2. 【請求項２】 前記第１のアライメント計測用マークと
    前記第２のアライメント計測用マークとは同じ形状であ
    ることを特徴とする請求項１記載の半導体集積回路用レ
    チクル。
  3. 【請求項３】 前記遮光領域の内周に凸部を形成して該
    凸部を前記遮光膜パターンにしたことを特徴とする請求
    項１記載の半導体集積回路用レチクル。
  4. 【請求項４】 前記第２のアライメント計測用マーク及
    び前記遮光膜パターンのそれぞれの１個は直線状に配置
    していることを特徴とする請求項１記載の半導体集積回
    路用レチクル。
  5. 【請求項５】 前記スクライブライン領域の幅をＷとし
    たとき、前記第１及び第２のアライメント計測用マーク
    は前記回路パターン領域のそれぞれの端辺からＷ／２以
    内の箇所に形成され、前記遮光膜パターンは前記スクラ
    イブライン領域の外周からＷ／２以内の箇所に形成され
    ていることを特徴とする請求項１記載の半導体集積回路
    用レチクル。
  6. 【請求項６】 前記遮光膜パターンの幅と前記凹部の幅
    とが等しいことを特徴とする請求項１記載の半導体集積
    回路用レチクル。
  7. 【請求項７】 前記アライメント計測用マークはそれぞ
    れの端辺に沿って１個づつ形成されていることを特徴と
    する請求項１記載の半導体集積回路用レチクル。
  8. 【請求項８】 前記アライメント計測用マークはそれぞ
    れの端辺に沿って複数個づつ形成されていることを特徴
    とする請求項１記載の半導体集積回路用レチクル。
  9. 【請求項９】 前記回路パターン領域には１個の半導体
    チップに対するパターンが形成されていることを特徴と
    する請求項１記載の半導体集積回路用レチクル。
  10. 【請求項１０】 前記回路パターン領域には複数個の半
    導体チップに対するパターンが形成されていることを特
    徴とする請求項１記載の半導体集積回路用レチクル。
  11. 【請求項１１】 前記スクライブライン領域には、アラ
    イメントパターンもしくはＴＥＧパターンあるいはその
    両者が形成されていることを特徴とする請求項１記載の
    半導体集積回路用レチクル。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164521A (ja) * 2008-01-10 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置とその製造方法、及び露光用マスク
JP2018165838A (ja) * 2010-09-28 2018-10-25 カール・ツァイス・エスエムティー・ゲーエムベーハー マイクロリソグラフィのための投影露光ツール及びマイクロリソグラフィ結像の方法
JP2019165111A (ja) * 2018-03-20 2019-09-26 三菱電機株式会社 半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100816340B1 (ko) * 2001-08-27 2008-03-24 삼성전자주식회사 액정 표시 장치 제조용 노광 마스크와 이를 이용한 액정표시 장치 제조에서의 기판의 노광 방법
JP2003248299A (ja) * 2002-02-26 2003-09-05 Toshiba Corp マスク基板およびその製造方法
JP4626373B2 (ja) * 2005-04-14 2011-02-09 セイコーエプソン株式会社 半導体装置
US7200257B2 (en) * 2005-05-05 2007-04-03 International Business Machines Corporation Structure and methodology for fabrication and inspection of photomasks
KR100741989B1 (ko) * 2006-06-23 2007-07-23 삼성전자주식회사 오버레이 마크 및 이를 이용한 오버레이 측정 방법
CN116068844B (zh) * 2023-03-10 2023-07-07 合肥晶合集成电路股份有限公司 一种掩模板及晶圆的制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0721624B2 (ja) 1988-11-08 1995-03-08 日本電気株式会社 半導体集積回路用レチクル

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164521A (ja) * 2008-01-10 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置とその製造方法、及び露光用マスク
JP2018165838A (ja) * 2010-09-28 2018-10-25 カール・ツァイス・エスエムティー・ゲーエムベーハー マイクロリソグラフィのための投影露光ツール及びマイクロリソグラフィ結像の方法
JP6993941B2 (ja) 2010-09-28 2022-01-14 カール・ツァイス・エスエムティー・ゲーエムベーハー マイクロリソグラフィのための投影露光ツール及びマイクロリソグラフィ結像の方法
JP2019165111A (ja) * 2018-03-20 2019-09-26 三菱電機株式会社 半導体装置
JP6999233B2 (ja) 2018-03-20 2022-01-18 三菱電機株式会社 半導体装置

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