KR20010103609A - 반도체 집적 회로 제조용 레티클 - Google Patents

반도체 집적 회로 제조용 레티클 Download PDF

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KR20010103609A
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소에노사와마사노부
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니시가키 코지
닛뽄덴끼 가부시끼가이샤
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Abstract

스크라이브 라인 영역이 회로 패턴 영역의 서로 직교하는 두 끝변에만 인접하고, 샷 배율 성분과 샷 로테이션의 레티클 겹침 어긋남의 측정이 가능한 반도체 집적 회로용 레티클이 마련된다. 스크라이브 라인 영역은 서로 직교하는 회로 패턴 영역의 제 1 및 제 2의 끝변에만 인접하고, 광 실드 영역은 제 3 및 제 4의 끝변에 인접한다. 제 1의 박스 마크는 제 1 및 제 2의 끝변에 각각 대면하는 스크라이브 라인 영역의 소정의 부분에 형성된다. 오목부는 제 3 및 제 4의 끝변에 각각 대면하는 광 실드 영역의 소정의 부분에 형성되고, 제 2의 박스 마크 각각은 오목부에 형성된다. 인접한 부분의 노광 샷에 의해 제 2의 박스 마크로 인한 잠상을 차광하는 광 실드막 패턴이 형성된다.

Description

반도체 집적 회로 제조용 레티클 {RETICLE FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT}
발명의 배경
발명의 분야
본 발명은 반도체 집적 회로 장치에 대한 포토리소그래피 제조 공정에서 축소 투영 노광 기기에 마스크로서 사용되는 반도체 집적 회로용 레티클에 관한 것이다.
관련기술 설명
도 1은 종래 기술의 레티클(300)을 도시한다. 레티클(300)은 반도체 웨이퍼의 반도체 칩 형성부의 소정의 패턴을 노광하기 위한 회로 패턴 영역(37)과, 반도체 칩을 분리하는 절단 영역의 패턴을 노광하기 위한 스크라이브 라인 영역(38) 및, 이들 영역을 둘러싸는 광 실드 영역(39)을 구비한다. 스크라이브 라인 영역(38)의 너비는 w/2, 예를 들면 250㎛이다. 1/5 축소 노광의 경우, 반도체 웨이퍼에서 너비 w/2는 50㎛이다.
상기 레티클을 사용하는 노광은, 도 2에 도시된 바와 같이, 스크라이브 라인 영역의 외주에 정렬하여 샷(도면에서 원샷에 대한 영역은 굵은 선으로 표시된다)을 수행한다. 따라서, 인접한 부분의 샷에 의한 너비 w/2를 각각 정렬하여 총 w(=100㎛)의 너비의 절단 영역을 얻을 수 있다. 또한, 도 2에서, 기호(37M 및 38M)는 각각 노광에 의해 레지스트에 형성된 회로 패턴 영역(37)과 스크라이브 라인 영역(38)의 잠상이다.
그러나, 상기 레티클의 스크라이브 라인 영역(38)의 너비는 w/2이고, 웨이퍼상의 절단 영역의 절반 너비 w/2(=50㎛)에 대응하기 때문에, 절단 영역의 너비 w(=100㎛)를 이용하고 큰 면적을 갖는 웨이퍼 얼라인먼트 마크와 TEG(test element group) 패턴은 형성될 수 없다.
도 3은 다른 종래 기술의 레티클(400)을 도시한다. 레티클(400)은 회로 패턴 영역(47)과 스크라이브 라인 영역(48) 및, 이들 영역을 둘러싸는 광 실드 영역(49)을 구비한다. 스크라이브 라인 영역(48)의 너비는 w, 예를 들면 500㎛이다. 1/5 축소 노광의 경우, 반도체 웨이퍼의 너비 w는 100㎛이고, 전체 절단 영역의 너비가 된다.
레티클(400)을 사용하는 노광은, 도 4에 도시된 바와 같이, 스크라이브 라인 영역이 서로 겹치도록 각 샷(도면에서 원샷에 대한 영역은 굵은 선으로 표시된다)이 수행된다. 상기 레티클의 스크라이브 라인 영역(48)의 너비는 웨이퍼상의 너비 w(=100㎛)에 대응하는 큰 사이즈 w를 구비하므로, 절단 영역의 너비 w를 이용하고 큰 면적을 갖는 웨이퍼 얼라인먼트 마크와 TEG(test element group) 패턴이 형성될 수 있다. 또한, 도 4에서, 기호(47M 및 48M)는 각각 노광에 의해 레지스트에 형성된 회로 패턴 영역(47)과 스크라이브 라인 영역(48)의 잠상이다.
그러나, 인접한 샷의 스크라이브 라인 영역에 대해 이중 노광이 수행되기 때문에, 스크라이브 라인 영역에 복잡한 광 실드 패턴이 형성되게 된다. 이는 레티클 패턴 배치 설계에 큰 부담이 되고, 비실용적이다.
따라서, 도 1의 스크라이브 라인 편측의 너비/2w가 확장되고, 이 상태로, 웨이퍼상의 스크라이브 라인 너비 w가 확장된다. 예를 들어, w/2가 50㎛일 때, 스크라이브 라인의 너비 w는 100㎛이다. 또한, w/2가 100㎛일 때, 큰 면적의 웨이퍼 얼라인먼트 마크와 TEG 패턴을 형성하기 위해, 스크라이브 라인의 너비 w는 200㎛이 된다.
상술한 바와 같이, 도 4에 도시된 방법은 사용되지 않고, 도 2에 도시된 상태와 같이, 보통은 회로 패턴 사이의 거리가 넓어지도록 설계된다.
그러나, 이런 경우, 웨이퍼상의 스크라이브 라인 너비가 지나치게 넓어지므로, 웨이퍼상에 형성될 수 있는 회로 패턴의 수, 즉, 사용 가능한 칩의 수는 줄어든다. 또한, 만약 웨이퍼에 대한 칩의 수가 감소하면, 감소한 양에 대해 여분의 웨이퍼를 확산할(웨이퍼의 수를 증가) 필요가 생기기 때문에, 비용이 증가한다.
상기 문제를 해결하기 위해서, 도 5에 도시된 바와 같은 레티클이 일본 특개평 제 2-127641호에 개시되어 있다. 도 5에서, 레티클(500)은 회로 패턴 영역(57)과, 스크라이브 라인 영역(58) 및, 이들 영역을 둘러싸는 광 실드 영역(59)을 구비한다. 넓은 너비의 w를 갖는 스크라이브 라인 영역(58)은 회로 패턴 영역(57)과 결합하여 회로 패턴 영역(57)의 두 끝변에만 인접하게 위치한다.
상기 레티클(500)에 따라, 스크라이브 라인 영역(58)은 넓은 너비의 w를 갖게 되어, 절단 영역의 너비 w를 이용하고, 넓은 면적을 갖는 웨이퍼 얼라인먼트 패턴(55)과 TEG 패턴(56)이 형성될 수 있다. 또한, 도 6에 도시된 바와 같이, 스크라이브 라인 영역이 서로 겹치지 않도록 각각의 샷(도면에서 원샷에 대한 영역은 굵은 선으로 표시된다)이 수행되므로, 스크라이브 라인 영역에 복잡한 광 실드 패턴을 형성하는 것은 불필요하다. 또한, 스크라이브 라인 영역의 너비가 불필요하게 확장되지 않으므로, 웨이퍼 상에 형성될 수 있는 사용가능한 칩의 수는 감소하지 않는다.
그러나, 레티클(500)의 경우, 겹침 측정을 위한 얼라인먼트 측정 마크(51: 대표적 얼라인먼트 측정 마크가 박스 마크이므로, 이후 박스 마크라 설명한다)는 회로 패턴의 두 끝변의 바깥에만 형성될 수 있기 때문에, 공정 단계 전에 형성된 패턴에 대한 겹침이 반도체 웨이퍼상에서 측정되더라도, 샷 배율 성분과 샷 로테이션의 레티클 겹침이 어긋나는 것을 측정할 수 없다.
또한, 도 6에서, 기호(51M 및, 56M 내지 58M)는 노광에 의해 포토레지스트에형성된 박스 마크(51), 웨이퍼 얼라인먼트 패턴(55), TEG 패턴(56), 회로 패턴 영역(57) 및, 스크라이브 라인 영역(58) 각각에 대한 잠상이다.
상술한 바와 같이, 도 1의 종래 기술의 레티클에 관해서는, 절단 영역의 너비 w를 이용하고, 큰 면적을 갖는 웨이퍼 얼라인먼트 마크와 TEG 패턴이 형성될 수 없다.
도 3의 다른 종래기술의 레티클의 경우는, 스크라이브 라인 영역에 대해 복잡한 차광 수단을 필요로 하기 때문에, 레티클 패턴 배치 설계가 복잡하고, 비실용적이다.
또한, 도 1의 종래 기술의 레티클에서, w/2가 확장될 때, 웨이퍼에 대한 칩의 수가 감소하여, 감소한 만큼 비용이 증가한다.
이런 문제를 해결하기 위해, 도 5에 도시된 다른 종래 기술의 레티클의 경우는, 스크라이브 라인 영역은 회로 패턴 영역의 두 끝변에만 인접하게 위치하고, 샷 배율 성분과 샷 로테이션의 레티클 겹침이 어긋나는 것을 측정할 수 없다.
따라서, 본 발명의 목적은 스크라이브 라인 영역이 회로 패턴 영역의 서로 직교하는 두 끝변에만 인접하게 위치하고, 얼라인먼트 측정 마크, 즉, 겹침 측정을 위한 박스 마크가 회로 패턴 영역의 각각의 네 끝변을 따라 형성되어, 샷 배율 성분과 샷 로테이션의 레티클 겹침의 어긋남을 측정할 수 있게 하는 반도체 집적 회로 제조에 효과적인 레티클을 마련하는 것이다.
본 발명에 따르면, 제 1 내지 제 4의 끝변에 의해 둘러싸이며, 반도체 웨이퍼의 반도체 칩 형성부에 소정의 패턴을 노광하는 회로 패턴 영역과, 반도체 웨이퍼로부터 반도체 칩을 분리하는 절단 영역의 패턴을 노광하기 위한 스크라이브 라인 영역과, 회로 패턴 영역과 스크라이브 라인 영역을 둘러싸도록 형성된 광 실드 영역을 포함하는 반도체 집적 회로 제조용 레티클을 마련한다. 회로 패턴 영역의 제 1 내지 제 4의 끝변 중에서 서로 직교하는 제 1 및 제 2의 끝변에만 상기 스크라이브 라인 영역이 인접하고, 광 실드 영역은 제 3 및 제 4의 끝변에 인접한다. 본 발명의 레티클은 제 1 및 제 2의 끝변에 각각 대면하는 스크라이브 라인 영역의 소정의 부분에 형성된 제 1의 얼라인먼트 측정 마크와, 제 3 및 제 4의 끝변에 각각 대면하는 광 실드 영역의 소정의 부분에 형성된 오목부, 상기 오목부에 각각 형성된 제 2의 얼라인먼트 측정 마크, 및 인접한 부분에의 노광 샷으로 인해 야기되는 제 2의 얼라인먼트 측정 마크로 인한 잠상이 형성되는 위치에 각각 형성된 차광용 광 실드막 패턴을 더 포함한다. 제 1의 얼라인먼트 측정 마크는 제 1의 박스 마크이고, 제 2의 얼라인먼트 측정 마크는 제 2의 박스 마크인 것이 바람직하다.
여기에서, 제 1의 얼라인먼트 측정 마크와 제 2의 얼라인먼트 측정 마크는 같은 형태인 것이 바람직하다. 또한, 광 실드 영역의 내주에 광 실드막 패턴으로서 볼록부를 형성할 수 있다. 제 2의 얼라인먼트 측정 마크 중 하나와 광 실드막 패턴 중 하나는 끝변들 중 하나에 평행한 직선상으로 배치될 수 있다.
또한, 스크라이브 라인 영역의 폭이 w일때, 제 1 및 제 2의 얼라인먼트 마크는 상기 회로 패턴 영역의 각 끝변에서 w/2 이내의 거리의 부분에 형성되고, 광 실드막 패턴은 스크라이브 라인 영역의 외주에서 w/2 이내의 거리의 부분에 형성된다. 또한, 광 실드막 패턴의 폭은 오목부의 폭과 동일하게 만들어 질 수 있고, 또한, 광 실드막 패턴의 형태는 오목부의 형태와 동일하게 만들어 질 수 있다.
또한, 얼라인먼트 측정 마크는 각 끝변을 따라 하나씩 형성될 수 있다. 또는, 얼라인먼트 측정 마크는 각각의 끝변을 따라 복수개씩 형성될 수도 있다.
또한, 하나의 반도체 칩용 패턴이 회로 패턴 영역에 형성될 수 있다. 또는, 복수개의 반도체 칩용 패턴이 회로 패턴 영역에 형성될 수도 있다.
또한, 얼라인먼트 패턴, TEG 패턴이나 그 양쪽은 스크라이브 라인 영역에 형성되어 있는 것이 바람직하다.
도 1은 종래 기술의 레티클을 도시하는 평면도.
도 2는 도 1의 레티클을 사용하는 웨이퍼상의 원샷 노광 영역과 이미지를 도시하는 평면도.
도 3은 다른 종래 기술의 레티클을 도시하는 평면도.
도 4는 도 3의 레티클을 사용하는 웨이퍼 상의 원샷 노광 영역과 이미지를 도시하는 평면도.
도 5는 또 다른 종래 기술의 레티클을 도시하는 평면도.
도 6은 도 5의 레티클을 사용하는 웨이퍼상의 원샷 노광 영역과 이미지를 도시하는 평면도.
도 7은 본 발명의 제 1의 실시예에 따른 반도체 집적 회로 제조용의 레티클을 도시하는 평면도.
도 8은 도 7의 레티클을 사용하는 웨이퍼상의 원샷 노광 영역과 이미지를 도시하는 평면도.
도 9는 본 발명의 제 2의 실시예에 따른 반도체 집적 회로 제조용의 레티클을 도시하는 평면도.
도 10은 도 9의 레티클을 사용하는 웨이퍼상의 원샷 노광 영역과 이미지를 도시하는 평면도.
♠ 도면의 주요 부호에 대한 부호의 설명 ♠
1 : 제 1의 박스 마크 2 : 제 2의 박스 마크
3 : 광 실드막 패턴 4 : 광 실드 영역의 오목부
5 : 얼라인먼트 패턴 6 : TEG 패턴
7 : 회로 패턴 영역 8 : 스크라이브 라인 영역
9 : 광 실드 영역 11 : 제 1의 끝변
12 : 제 2의 끝변 13 : 제 3의 끝변
14 : 제 4의 끝변 100 : 레티클
본 발명은 첨부된 도면을 참조하여 설명한다.
도 7은 본 발명의 제 1의 실시예에 따른 반도체 집적 회로 제조용의 레티클(100)을 도시하는 평면도이고, 도 2는 도 8의 레티클을 사용하는 반도체 웨이퍼상의 원샷에 대한 노광 영역과 노광에 의해 포토레지스트에 형성된 잠상을 도시하는 평면도이다.
도 7을 참조하여, 레티클(100)은 투명 유리 기판상에, 반도체 웨이퍼상의 반도체 칩 형성부에 소정의 패턴을 노광하기 위한 회로 패턴 영역(7)과, 반도체 웨이퍼로부터 반도체 칩을 분리하는 절단 영역의 패턴을 노광하기 위한 스크라이브 라인 영역(8)과, 회로 패턴 영역(7)과 스크라이브 라인 영역(8)으로 둘러싸여 형성된 광 실드 영역(9)과, 광 실드 영역(9)의 외부에 형성되고 노광 장치에 대해 레티클의 위치를 정하는 레티클 얼라인먼트(15)를 구비한다.
스크라이브 라인 영역(8)은 X방향의 스크라이브 라인 영역(8X)과 Y방향의 스크라이브 라인 영역(8Y)을 포함한다. X방향을 따라 연장된 회로 패턴 영역(7)의 제 1의 끝변(11)에 인접한 X방향의 스크라이브 라인 영역(8X)과 X방향과 직각인 Y방향을 따라 연장된 제 2의 끝변(12)에 인접한 Y방향의 스크라이브 라인 영역(8Y)이 서로 결합하여, 전체 너비 w인 스크라이브 라인 영역(8)이 L자 형태로 형성된다.
또한, 너비 w를 이용하고 큰 면적의 얼라인먼트 패턴(5) 및 TEG 패턴(6)이 각각 X방향의 스크라이브 라인 영역(8X)과 Y방향의 스크라이브 라인 영역(8Y)에 형성된다.
X방향을 따라 연장된 회로 패턴 영역(7)의 제 3의 끝변(13)과 Y방향을 따라 연장된 제 4의 끝변(14)은 광 실드 영역(9)에 인접한다.
제 1의 얼라인먼트 측정 마크인 제 1의 박스 마크(1, 1)는 스크라이브 라인 영역 이내에, 제 1 및 제 2의 끝변의 중앙으로부터 바깥으로 w/2 이내로 떨어진 부분에 형성된다.
제 3 및 제 4의 끝변의 중앙에 각각 인접한 광 실드 영역의 부분에 오목부(4, 4)가 마련된다. 제 1의 박스 마크와 동일한 형태를 가진 제 2의 얼라인먼트 마크인 제 2의 박스 마크(2, 2)가 제 3 및 제 4의 끝변의 중앙으로부터 바깥으로 w/2 이내로 떨어진 상기 오목부 내에 형성된다.
스크라이브 라인 영역(8)의 방향으로 돌출된 볼록부가 크롬막으로 이루어진 광 실드 영역(9)에 형성된다. 볼록부는 광 실드막 패턴(3, 3)에 대응한다. 또한, 오목부(4)와 동일한 형태를 가지는 광 실드막 패턴(3)은 스크라이브 라인 영역의외주에서 w/2 이내로 떨어진 부분에 위치한다.
또한, 제 2의 박스 마크(2, 2)중 하나와 광 실드막 패턴(3, 3)중 하나는 동일한 X좌표에 위치하고, 그 밖의 각각은 동일한 Y좌표에 위치한다. 즉, 이들은 X 나 Y 방향으로 연장된 직선상에 배열된다.
이러한 구성에 의해, 인접한 부분의 노광샷으로 인한 제 2의 박스 마크(2)에 의해 잠삼을 광 실드막 패턴(3)으로 차광하여, 노광을 수행할 수 있다.
즉, 도 8에 도시된 바와 같이, 어떤 노광 샷(도면에서 원샷에 대한 영역은 굵은 선으로 도시한다)이 수행될 때, 도면에서 좌측에 인접한 노광 샷에 형성된 제 2의 박스 마크(2)로 인해 형성된 잠상(2M)의 위치가 광 실드 패턴(3)으로 인해 차광되고, 마찬가지로, 도면에서 아래쪽에 인접하는 노광 샷에 형성된 제 2의 박스마크(2)로 인해 형성된 잠상(2M)의 위치도 광 실드 패턴(3)으로 인해 차광된다. 또한, 현상전의 각각의 잠상은 현상으로 인해 각각의 포토레지스트 패턴이 된다.
상술한 바와 같이, 도 8에 도시된 레티클을 사용하여, 단계적으로 반복하여 전체 반도체 웨이퍼를 차례로 노광하여, 각각의 노광에 의해 형성된 박스 마크로 인한 잠상을 포함하는 모든 잠상이 그대로 나타난다.
따라서, 노광 후, 포토레지스트를 현상하여 나타난 회로패턴 영역의 네 방향에 형성된 각각의 박스 마크 레지스트 패턴을 측정하여, 샷 배율 성분과 샷 로테이션의 레티클 겹침의 어긋남이 측정될 수 있다.
또한, 도 8에 있어서, 기호(1M, 2M 및, 5M 내지 8M)는 노광에 의해 포토레지스트에 각각 형성된 제 1의 박스 마크(1), 제 2의 박스 마크(2), 웨이퍼 얼라인먼트 마크(5), TEG 패턴(6), 회로 패턴 영역(7) 및, 스크라이브 라인 영역(8)에 대한 현상 후의 레지스트 패턴과 현상 전의 잠상이다.
도 7에 있어서, 박스 마크가 끝변을 따라 하나씩 형성되고, 광 실드 패턴이 박스 마크에 대응하여 형성되는 경우가 설명됨에도 불구하고, 박스 마크는 끝변을 따라 복수개씩 박스 마크가 형성될 수 있고, 광 실드 패턴이 박스 마크에 대응하여 형성될 수도 있다.
도 9는 본 발명의 제 2의 실시예에 따른 반도체 집적 회로용 레티클(200)을 도시하는 평면도이고, 도 10은 노광에 의해 포토레지스트에 형성된 잠상과 도 10의 레티클을 사용하는 반도체 웨이퍼상의 원샷에 대한 노광 영역을 도시하는 평면도이다. 또한, 도 9 및 도 10의 부분이 도 7 및 도 8의 부분과 동일하거나 유사한 것은 동일 참조와 기호를 붙여 놓았으므로, 여기에서 중복되는 설명은 생략한다.
도 7 및 도 8에서는, 하나의 반도체 칩에 대한 패턴이 회로 패턴 영역(7)에 형성된 경우를 설명한다. 그러나, 도 9 및 도 10의 실시예에서는 복수의 반도체 칩에 대한 패턴이 회로 패턴 영역(7)에 형성된다. 즉, 6개의 반도체 칩 각각에 대한 칩 형성 영역(17)이 회로 패턴 영역(7)내에 배열된다. 회로 패턴 영역(7)의 외부에 위치한 스크라이브 라인 영역(8)과 동일한 너비 w를 갖는 스크라이브 라인 영역(18)이 인접한 칩 형성 영역(17) 사이에 마련되고, 복수개의 박스 마크(16)는 회로 패턴 영역(7) 내에 마련된다.
본 발명의 제 1의 박스 마크(1)는, 회로 패턴 영역(7)의 제 1의 끝변(11)을 따라 세개가 마련되고, 제 2의 끝변(12)을 따라 두개가 마련된다.
또한, 본 발명의 제 2의 박스 마크(2)와 오목부(4)는, 회로 패턴 영역(7)의 제 3의 끝변(13)을 따라 세개가 각각 마련되고, 제 4의 끝변(14)을 따라 두개가 각각 마련된다. 또한, 광 실드막 패턴(3)은 제 2의 박스 마크(2)에 각각 대응하여 형성된다.
도 9의 레티클(200)의 경우에서도, 도 10에 도시된 바와 같이, 노광 샷(도면에서 원샷에 대한 영역은 굵은 선으로 도시한다)이 수행될 때, 인접한 부분의 노광 샷에 제 2의 박스 마크로 인한 잠상(2M)이 형성되는 부분이 광 실드 패턴(3)에 의해 차광되고, 따라서, 전체 반도체 웨이퍼가 단계적으로 반복되어 노광된다.
또한, 도 10에 있어서, 기호(16M 내지 18M)는 노광에 의해 포토레지스트에 형성된 각각의 박스 마크(16), 칩 형성 영역(17) 및, 스크라이브 라인 영역(18)에 대한 현상 후의 포토레지스트 패턴과 현상 전의 잠상이다.
상술한 바와 같이, 본 발명에 따라, 서로 직교하는 회로 패턴 영역의 두 끝변에만 인접한 스크라이브 라인 영역을 구비하는 레티클에 있어서, 겹침 측정용의 얼라인먼트 측정 마크인 박스 마크가 회로 패턴 영역의 네 끝변에 각각 형성되어 있기 때문에, 샷 배율 성분과 샷 로테이션의 레티클 겹침 어긋남이 측정될 수 있다.

Claims (11)

  1. 제 1 내지 제 4의 끝변으로 둘러싸이며, 반도체 웨이퍼의 반도체 칩 형성부에 소정의 패턴을 노광하는 회로 패턴 영역과;
    상기 제 1 내지 제 4의 끝변중 서로 직교하는 상기 제 1 및 제 2의 끝변에만 인접하며, 반도체 웨이퍼로부터 반도체 칩을 분리하기 위한 절단 영역의 패턴을 노광하는 스크라이브 라인 영역과;
    상기 제 3 및 제 4의 끝변에 인접하며, 상기 회로 패턴 영역과 상기 스크라이브 라인 영역을 둘러싸도록 형성된 광 실드 영역과;
    상기 제 1 및 제 2의 끝변에 각각 대면하는 상기 스크라이브 라인 영역의 소정의 부분에 형성된 제 1의 얼라인먼트 측정 마크와;
    상기 제 3및 제 4의 끝변에 각각 대면하는 상기 광 실드 영역의 소정의 부분에 형성된 오목부와;
    상기 오목부에 각각 형성된 제 2의 얼라인먼트 측정 마크와;
    인접하는 부분으로의 노광 샷에 의해 발생하는 상기 제 2의 얼라인먼트 측정 마크로 인한 잠상이 형성되는 부분에 각각 형성된 차광용 광 실드막 패턴을 포함하는 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  2. 제 1항에 있어서,
    상기 제 1의 얼라인먼트 측정 마크와 상기 제 2의 얼라인먼트 측정 마크가동일한 형태인 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  3. 제 1항에 있어서,
    상기 광 실드 영역의 내주에 상기 광 실드막 패턴으로서 볼록부가 형성된 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  4. 제 1항에 있어서,
    상기 제 2의 얼라인먼트 측정 마크 중 하나와 상기 광 실드막 패턴 중 하나가 상기 끝변중 하나에 평행한 직선상에 배열된 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  5. 제 1항에 있어서,
    상기 스크라이브 라인 영역의 폭이 w일 때, 상기 제 1 및 제 2의 얼라인먼트 측정 마크는 상기 회로 패턴 영역의 각각의 끝변에서 w/2 이내 거리의 부분에 형성되고, 상기 광 실드막 패턴이 상기 스크라이브 라인 영역의 외주에서 w/2 이내 거리의 부분에 형성되는 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  6. 제 1항에 있어서,
    상기 광 실드막 패턴의 형태가 상기 오목부의 형태와 동일한 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  7. 제 1항에 있어서,
    상기 얼라인먼트 측정 마크가 각각의 끝변을 따라 하나씩 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  8. 제 1항에 있어서,
    상기의 얼라인먼트 측정 마크가 각각의 끝변을 따라 복수개씩 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  9. 제 1항에 있어서,
    하나의 반도체 칩에 대한 패턴이 상기 회로 패턴 영역에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  10. 제 1항에 있어서,
    복수개의 반도체 칩에 대한 패턴이 상기 회로 패턴 영역에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
  11. 제 1항에 있어서,
    얼라인먼트 패턴이나 TEG 패턴, 혹은 상기 패턴 양자가 상기 스크라이브 라인 영역에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 제조용 레티클.
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