JP4626373B2 - 半導体装置 - Google Patents

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Description

本発明は、光による影響で、その特性が変動しうる半導体素子を含む半導体装置に関する。
光による影響で、その特性が変動しうる半導体素子として、例えばMOS(Metal-Oxide-Semiconductor)トランジスタや、フローティングゲートを有する不揮発性メモリ等がある。これらの半導体素子は、光による影響でその特性が変動してしまう可能性がある。例えばMOSトランジスタであればそのオンオフ特性が変動し、不揮発性メモリであれば、フローティングゲートに注入された電荷が抜けてしまう。特に、ベアチップなどのCOG実装法などにより実装された場合、この光による影響を考慮する必要がある。
このような半導体素子の特性の変動を防ぐために、これらの半導体素子が設けられている上方には、光の入射を遮るための遮光層が設けられている。
ところが、この遮光層は半導体素子の上方から入射される光を遮ることは可能だが、半導体素子の形成面に対して水平方向からの光の入射を遮ることが難しい。そこで、水平方向からの光の入射を最小限に抑えるためには、半導体素子が形成されている領域よりも十分に大きな遮光面積を有する遮光物質(例えば金属配線)を遮光層に形成する必要がある。これは、チップ面積を犠牲にするため、製造コストの削減を妨げる。
特開2000−286383号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、遮光効率の良い遮光構造を有する半導体装置を提供することにある。
本発明は、半導体素子と、前記半導体素子を囲む遮光領域と、前記遮光領域の第1の領域に千鳥状に配置された複数のコンタクトと、前記遮光領域の前記第1の領域とは異なる第2の領域に少なくとも第1の方向に沿って延在形成された溝状コンタクトと、を含む半導体装置に関する。
これにより、遮光効率を下げることなく、遮光領域の面積を縮小することができ、半導体装置の回路面積を縮小することができる。即ち、製造コスト削減が可能となる。
また、本発明では、前記遮光領域には、前記半導体素子に接続される第1の信号線を形成するための第1の信号線引き出し領域と、前記半導体素子に接続される第2の信号線を形成するための第2の信号線引き出し領域が設けられ、前記第1の信号線引き出し領域と前記第2の信号線引き出し領域との間に、前記複数のコンタクトが千鳥状に配置された前記第1の領域が設けられてもよい。
これにより、第1及び第2の信号線引き出し領域の間の領域に、複数のコンタクトが千鳥状に配置された第1の領域を設けることができるので、第1及び第2の信号線が形成されても、遮光効率の低下を緩和することができる。
また、本発明では、前記第1の信号線引き出し領域又は、前記第2の信号線引き出し領域は、前記第1の領域と前記第2の領域の間の領域に設けられてもよい。
また、本発明では、前記第2の領域の前記第1の方向の幅は、前記第1の領域の前記第1の方向の幅よりも広くてもよい。
また、本発明では、前記第2の領域は、複数のコンタクトが千鳥状に配置された千鳥コンタクト形成領域が、その端部に設けられてもよい。
これにより、第2の領域の端部において、溝状コンタクトが形成されていない部分の遮光効率を高めることができる。
また、本発明では、前記第1の領域の前記複数のコンタクトの上層に形成された複数のビアコンタクトと、前記第2の領域の前記溝状コンタクトの上層に前記第1の方向に沿って延在形成された溝状ビアコンタクトと、を含み、前記複数のビアコンタクトは前記第1の領域に千鳥状に配置されてもよい。
これにより、第1及び第2の領域での遮光効率を高めることができる。
また、本発明では、前記第1及び第2の領域において、前記複数のコンタクト及び前記溝状コンタクトの上層であって、且つ、前記複数のビアコンタクト及び前記溝状ビアコンタクトの下層の第1の金属配線層に第1の遮光用金属配線が形成されてもよい。
これにより、第1及び第2の領域での遮光効率を高めることができる。
また、本発明では、前記第1の領域において、前記複数のビアコンタクトの上層の第2の金属配線層に第2の遮光用金属配線が形成され、前記第1の領域の前記第2の遮光用金属配線の上層に前記溝状ビアコンタクトが形成されてもよい。
これにより、第1の領域での遮光効率を高めることができる。
また、本発明では、前記第2の領域において、前記溝状ビアコンタクトの上層の第2の金属配線層に第2の遮光用金属配線が形成され、前記第2の遮光用金属配線の上層に前記溝状ビアコンタクトが形成されてもよい。
これにより、第2の領域での遮光効率を高めることができる。
また、本発明では、前記半導体素子に接続される第1及び第2の信号線は、前記第1の金属配線層に形成され、前記第1の遮光用金属配線とは電気的に非接続であってもよい。
これにより、第1の金属配線層に第1及び第2の信号線を形成することができる。
また、本発明では、前記第2の領域は、前記複数のビアコンタクトが千鳥状に配置された千鳥ビアコンタクト形成領域が、その端部に設けられてもよい。
これにより、第2の領域の端部において、溝状ビアコンタクトが形成されていない部分の遮光効率を高めることができる。
また、本発明では、前記遮光領域には、前記半導体素子に接続される第3の信号線を形成するための第3の信号線引き出し領域と、前記半導体素子に接続される第4の信号線を形成するための第4の信号線引き出し領域が設けられ、前記第3の信号線引き出し領域と前記第4の信号線引き出し領域との間に、前記溝状コンタクトが形成されている第3の領域が設けられてもよい。
これにより、第3及び第4の信号線引き出し領域の間の第3の領域での遮光効率を高めることができる。
また、本発明では、前記第3の領域の前記溝状コンタクトの上層の第1の金属配線層に第1の遮光用金属配線が形成され、前記第3の領域の第1の遮光用金属配線の上層に前記複数のビアコンタクトが千鳥状に配置されてもよい。
これにより、第3の領域での遮光効率を高めることができる。
また、本発明では、前記第3の領域の前記複数のビアコンタクトの上層の第2の金属配線層に第2の遮光用金属配線が形成され前記第3の領域の前記第2の遮光用金属配線の上層に複数のビアコンタクトが千鳥状に配置されてもよい。
これにより、第3の領域での遮光効率を高めることができる。
また、本発明では、前記第3及び第4の信号線は、前記第2の金属配線層に形成され、前記第2の遮光用金属配線とは電気的に非接続であってもよい。
これにより、第2の金属配線層に第3及び第4の信号線を形成することができる。
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
1.半導体装置
図1は本実施形態に係る半導体装置100の構成例を示す図である。半導体装置100は、半導体素子120と、半導体素子120を囲む遮光領域110を含む。半導体素子120には第1の信号線SL1及び第2の信号線SL2が接続されている。遮光領域110は、第1の領域AR1、第2の領域AR2、第1の信号線引き出し領域AR_SL1及び第2の信号線引き出し領域AR_SL2を含む。第1の領域AR1には複数のコンタクトCNT(図2参照)が千鳥状に配置されている。また、第2の領域AR2には溝状コンタクトDCNT(図2参照)が形成されている。また、第1の信号線引き出し領域AR_SL1は例えば半導体素子120に接続される第1の信号SL1を引き出すための領域である。同様に第2の信号線引き出し領域AR_SL2は例えば半導体素子120に接続される第2の信号線SL2を引き出すための領域である。
なお、溝状コンタクトDCNTは、例えば方向DR1(広義には第1の方向)に沿って長手方向に延在形成されたコンタクトである。また、本実施形態に係る半導体装置100は上記の構成に限定されることはなく、例えば第2の信号線SL2を省略することもできる。
図2は、図1のC1の部分の詳細を示す図である。図2に示すように第1の領域AR1には複数のコンタクトCNTが千鳥状に配置されている。また、第2の領域AR2には溝状コンタクトDCNTが形成されている。溝状コンタクトDCNTは、方向DR1又は方向DR2に沿って延在形成されている。また、図2に示すように、溝状コンタクトDCNTは、その一部が方向DR1に沿って延在形成され、その他の部が方向DR2に沿って延在形成され、L字状に形成されても良い。
図3は、半導体装置100の図2に示される部分を方向DR1からみた側面図であり、各信号線SL1、SL2はその断面が示されている。基板130の上層に溝状コンタクトDCNT及び複数のコンタクトCNTが形成されている。具体的には、基板130上の第1の領域AR1には、複数のコンタクトCNTが形成され、基板130上の第2の領域AR2には、溝状コンタクトDCNTが形成されている。ここで、図3のコンタクトCNT1は図2のラインC2上のコンタクトCNTを示し、図3のコンタクトCNT2は図2のラインC3上のコンタクトCNTを示す。
また、第1の領域AR1の第1の金属配線層ALAには、遮光用金属配線RLM1−2(広義には第1の遮光用金属配線)が形成されている。さらに、第1の領域AR1の第1の金属配線層ALAの上層に複数のビアコンタクトVIAが形成されている。複数のビアコンタクトVIAは、図2の複数のコンタクトCNTと同様に千鳥状に配置されている。また、第1の領域AR1の第2の金属配線層ALBには遮光用金属配線RLM2(広義には第2の遮光用金属配線)が形成されている。なお、図3のビアコンタクトVIA1は図2のラインC3上のビアコンタクトVIAを示す。
このように図3のC4に示すように第1及び第2の信号線引き出し領域AR_SL1、AR_SL2の間の第1の領域AR1に複数のコンタクトCNT及び複数のビアコンタクトVIAが形成されることで、C4に示す部分の遮光性を高めることができ、遮光効率を向上させることができる。
また、第2の領域AR2の第1の金属配線層ALAには、遮光用金属配線RLM1−1(広義には第1の遮光用金属配線)が形成されている。さらに、第2の領域AR2の第1の金属配線層ALAの上層に溝状ビアコンタクトDVIAが形成されている。第2の領域AR2の溝状ビアコンタクトDVIAの上層の第2の金属配線層ALBには、遮光用金属配線RLM2が形成されている。
ただし、図3の溝状ビアコンタクトDVIAは図2のラインC3上には形成されず、溝状コンタクトDCNTが形成されている位置とは重ならない位置に形成される。これはデザインルールに基づく。
また、第1の信号線引き出し領域AR_SL1の第1の金属配線層ALAには例えば第1の信号線SL1が形成されている。第2の信号線引き出し領域AR_SL2の第1の金属配線層ALAには例えば第2の信号線SL2が形成されている。
図3のC4に示すように、第1の領域AR1に複数のコンタクトCNT及び複数のビアコンタクトVIAが形成されているため、遮光性の低下を最小限に抑えて各信号線SL1、SL2の引き出し領域AR_SL1、AR_SL2を設けることができる。
なお、遮光用金属配線RLM1−1等は例えばアルミで形成されるが、これに限定されない。遮光性を有する金属であればよい。
図4は本実施形態の変形例を示す図である。本実施形態に係る変形例では、図2の第2の領域AR2に千鳥コンタクト形成領域AR_CNTが設けられている。千鳥コンタクト形成領域AR_CNTには、複数のコンタクトCNT3が形成される。図4では2つのコンタクトCNT3が示されているが、これに限定されない。この千鳥コンタクト形成領域AR_CNTに複数のコンタクトCNT3を千鳥状に形成することができる。
なお、千鳥コンタクト形成領域AR_CNTは、第2の領域AR2のうち、溝状コンタクトDCNTが延在形成されている方向での端部の領域に設けられている。また、各信号線引き出し領域AR_SL1、AR_SL2と溝状コンタクトDCNTが形成されている部分との間の領域に千鳥コンタクト形成領域AR_CNTが設けられてもよい。
また、千鳥コンタクト形成領域AR_CNTと同じ領域に千鳥ビアコンタクト形成領域を設けることができる。この場合、この千鳥ビアコンタクト形成領域に複数のビアコンタクトVIAを設けることができる。また、千鳥ビアコンタクト形成領域に複数のビアコンタクトVIAを千鳥状に配置することができる。
図5は、図4に示す変形例を方向DR1側から見た側面図であり、各信号線SL1、SL2はその断面が示されている。第2の領域AR2の例えば方向DR2における端の領域に千鳥コンタクト形成領域AR_CNT(千鳥ビアコンタクト形成領域)が設けられている。基板130上の千鳥コンタクト形成領域AR_CNTには複数のコンタクトCNT3が形成されている。その上層の第1の金属配線層ALAに遮光用金属配線RLM1−1が形成されている。第1の金属配線層ALAの上層の千鳥ビアコンタクト形成領域に複数のビアコンタクトVIA2が形成されている。
図5の例えばC5に示すように、第2の領域AR2に千鳥コンタクト形成領域AR_CNT及び千鳥ビアコンタクト形成領域が設けられることで、複数のコンタクトCNT3及び複数のビアコンタクトVIA2を形成することができる。このため、C5の部分の遮光性を高めることができる。
なお、本実施形態及びその変形例では、複数のコンタクトCNT、CNT3及び複数のビアコンタクトVIA、VIA1が形成されているがこれに限定されない。これらのいずれかを省略するような構成でも良い。
2.レイアウト
図6は、本実施形態の半導体装置100のレイアウトを示す図である。なお、半導体素子120は、被遮光領域121に形成されるが、説明の簡略化のため、図6では被遮光領域121内のレイアウトが省略されている。例えば半導体素子120としては、フローティングゲートを有する不揮発性メモリが形成されても良い。図6は、半導体装置100のうち、コンタクトCNTが形成される層、第1の金属配線層ALA、ビアコンタクトVIAが形成される層及び第2の金属配線層ALBのそれぞれの層のレイアウトを示す。
図6に示すように、半導体素子120には第3の信号線SL3及び第4の信号線SL4が接続されても良い。この場合、遮光領域110には、第3、第4の信号線SL3、SL4を引き出すための第3の信号線引き出し領域AR_SL3、第4の信号線引き出し領域AR_SL4が設けられている。なお、第3、第4の信号線SL3、SL4は、第1、第2の信号線SL1、SL2が形成されている配線層と異なる配線層に形成されているが、これに限定されない。
図7は、図6のレイアウトのうち、コンタクトCNT及び溝状コンタクトDCNTと第1の金属配線層ALAに形成される金属配線のレイアウトを示す図である。第1の領域AR1では、複数のコンタクトCNTが千鳥状に配置され、その上層の第1の金属配線層ALAに遮光用金属配線RLM1−2が形成されている。第2の領域AR2では、溝状コンタクトDCNTが形成され、その上層の第1の金属配線層ALAに例えば遮光用金属配線RLM1−1やRLM1−3(広義には第1の遮光用金属配線)が形成されている。
また、第1の金属配線層ALAには例えば第1、第2の信号線SL1、SL2が形成されているが、これに限定されない。例えば、図7に示すように3本以上の信号線が形成されても良い。また、C12に示される領域の上層には、図6の第3の領域AR3及び信号線引き出し領域AR_SL3、AR_SL4が形成される。
また、信号線SL1はC13に示すように、その一部がT字状に形成されている。具体的には、遮光領域110に囲まれた領域内において、信号線SL1の一部(広義には遮光用信号線)が、信号線SL1の伸びる方向(例えば方向DR1)と交差する方向(例えば方向DR2)に沿って延在形成されている。符号C14〜C17に示すように各信号線においても同様である。このようにT字状に形成されることで、例えば信号線引き出し領域AR_SL1、AR_SL2の遮光性の低下を緩和することができる。例えば、方向DR1に平行な光が半導体装置100に照射された場合、その照射された光の一部をたとえばC13の部分で遮光することができる。
図8は、図6のレイアウトのうち、ビアコンタクトVIA_AB及び溝状ビアコンタクトDVIA_ABと第2の金属配線層ALBに形成される金属配線のレイアウトを示す図である。第1の領域AR1では、複数のビアコンタクトVIA_ABが千鳥状に配置され、その上層の第2の金属配線層ALBに遮光用金属配線RLM2−1(広義には第2の遮光用金属配線)が形成されている。第2の領域AR2では、溝状ビアコンタクトDVIA_ABが形成され、その上層の第2の金属配線層ALBに例えば遮光用金属配線RLM2−1が形成されている。
また、第3の信号線SL3と第4の信号線SL4の間の第3の領域AR3(図6参照)には、図7の遮光用金属配線RLM1−3の上層に複数のビアコンタクトVIA_ABが千鳥状に配置され、その上層の第2の金属配線層ALBに遮光用金属配線RLM2−2(広義には第2の遮光用金属配線)が形成されている。
また、信号線SL3はB1に示すように、その一部がT字状に形成されている。具体的には、遮光領域110に囲まれた領域内において、信号線SL3の一部(広義には遮光用信号線)が、信号線SL3の伸びる方向(例えば方向DR2)と交差する方向(例えば方向DR1)に沿って延在形成されている。信号線SL4についても、B2に示すように同様である。このようにT字状に形成されることで、例えば信号線引き出し領域AR_SL3、AR_SL4の遮光性の低下を緩和することができる。例えば、方向DR2に平行な光が半導体装置100に照射された場合、その照射された光の一部をたとえばB1やB2の部分で遮光することができる。
図9は、図6のレイアウトのうち、第2の金属配線層ALBに形成される金属配線、ビアコンタクトVIA_BC及び溝状ビアコンタクトDVIA_BCのレイアウトを示す図である。第2の金属配線層ALBの遮光用金属配線RLM2−1の上層には溝状ビアコンタクトDVIA_BCが形成されている。
また、第3の信号線SL3と第4の信号線SL4の間の第3の領域AR3(図6参照)には、第2の金属配線層ALBの遮光用金属配線RLM2−2の上層に複数のビアコンタクトVIA_BCが千鳥状に配置されている。
図10は、図6のA−A断面を示す断面図である。第3の領域AR3では、基板130の不純物拡散層FLDの上層に溝状コンタクトDCNTが形成され、その上層の第1の金属配線層ALAには遮光用金属配線RLM1−3が形成されている。さらに、第3の領域AR3では、遮光用金属配線RLM1−3の上層に複数のビアコンタクトVIA_ABが形成され、その上層の第2の金属配線層ALBには遮光用金属配線RLM2−2が形成されている。また、第3の領域AR3では、A−A断面には図示されないが、図12に示すように遮光用金属配線RLM1−3の上層に複数のビアコンタクトVIA2_ABが形成されている。この複数のビアコンタクトVIA2_ABは、図6のラインA’上のビアコンタクトVIAに相当する。なお、図12は、図10の断面図に、図6のラインA’上のビアコンタクトVIAと、図6のC6、C7に示す部分と、図8のB1、B2で示す部分を追加した図である。
さらに、第3の領域AR3では、遮光用金属配線RLM2−2の上層に複数のビアコンタクトVIA_BCが形成され、その上層の第3の金属配線層ALCに遮光用金属配線RLM3が形成されている。また、第3の領域AR3では、A−A断面には図示されないが、図12に示すように遮光用金属配線RLM2−2の上層に複数のビアコンタクトVIA2_BCが形成されている。この複数のビアコンタクトVIA2_BCは、図6のラインA’上のビアコンタクトVIAに相当する。
また、第2の領域AR2では、溝状コンタクトDCNTの上層の第1の金属配線層ALAには遮光用金属配線RLM1−3が形成されている。さらに、第2の領域AR2では、A−A断面には図示されないが、図12に示すように遮光用金属配線RLM1−3の上層に溝状ビアコンタクトDVIA_ABが形成され、その上層の第2の金属配線層ALBには遮光用金属配線RLM2−1が形成されている。図12に示す溝状ビアコンタクトDVIA_ABは図6のC6、C7に示す部分に相当する。
また、第2の領域AR2では、遮光用金属配線RLM2−1の上層に複数のビアコンタクトVIA_BCが形成され、その上層の第3の金属配線層ALCに遮光用金属配線RLM3が形成されている。
なお、第3、第4の信号線引き出し領域AR_SL3、AR_SL4では、溝状コンタクトDCNTの上層に遮光用金属配線RLM1−3が形成され、その上層に信号線SL3、SL4が形成されている。信号線SL3、SL4は、図10に示すように遮光用金属配線RLM2−1やRLM2−2と電気的に非接続であるが、これに限定されない。
図11は、図6のB−B断面を示す断面図である。図11のA1、A2に示すように、信号線SL3、SL4は、その一部が例えば方向DR1に沿って延在形成されている。これにより、図12のSL3−1、SL3−2、SL4−1及びSL4−2に示す部分で遮光することができる。なお、図11の信号線SL1は、図7のC13に示す部分に相当する。
図13は、図6のC−C断面を示す断面図である。第1の領域AR1では、基板130の不純物拡散層FLDの上層に複数のコンタクトCNTが形成され、その上層の第1の金属配線層ALAには遮光用金属配線RLM1−2が形成されている。また、第1の領域AR1では、C−C断面には図示されないが、不純物拡散層FLDの上層に複数のコンタクトCNTが形成されている。この複数のコンタクトCNTは、図6のラインC’上のコンタクトCNTに相当する。
さらに、第1の領域AR1では、遮光用金属配線RLM1−2の上層に複数のビアコンタクトVIA_ABが形成され、その上層の第2の金属配線層ALBには遮光用金属配線RLM2−1が形成されている。また、第1の領域AR1では、C−C断面には図示されないが、遮光用金属配線RLM1−2の上層に複数のビアコンタクトVIA_ABが形成されている。この複数のビアコンタクトVIA_ABは、図6のラインC’上のビアコンタクトVIAに相当する。
さらに、第1の領域AR1では、遮光用金属配線RLM2−1の上層に溝状ビアコンタクトDVIA_BCが形成され、その上層の第3の金属配線層ALCに遮光用金属配線RLM3が形成されている。
第2の領域AR2では、溝状コンタクトDCNTの上層の第1の金属配線層ALAには遮光用金属配線RLM1−1又はRLM1−3が形成されている。さらに、第2の領域AR2では、C−C断面には図示されないが、図14に示すように遮光用金属配線RLM1−1の上層に溝状ビアコンタクトDVIA_AB2が形成され、その上層の第2の金属配線層ALBには遮光用金属配線RLM2−1が形成されている。溝状ビアコンタクトDVIA_AB2は、図6のC9に示す部分に相当する。また、図14に示すように遮光用金属配線RLM1−3の上層に溝状ビアコンタクトDVIA_AB1が形成され、その上層の第2の金属配線層ALBには遮光用金属配線RLM2−1が形成されている。溝状ビアコンタクトDVIA_AB1は、図6のC8に示す部分に相当する。
なお、図14は、図13の断面図に、図6のC8、C9、C10、C11に示す部分と、図7のC13、C14、C15、C16、C17に示す部分を追加した図である。図14のC18に示す部分は、図7のC13に示す部分に相当し、C19に示す部分は、図7のC14に示す部分に相当する。同様に、図14のC20、C21、C22に示す部分は、図7のC15、C16、C17に示す部分に相当する。
また、第2の領域AR2では、遮光用金属配線RLM2−1の上層に溝状ビアコンタクトDVIA_BCが形成され、その上層の第3の金属配線層ALCに遮光用金属配線RLM3が形成されている。
なお、第1、第2の信号線引き出し領域AR_SL1、AR_SL2では、不純物拡散層FLDの上層に信号線SL1、SL2が形成されている。信号線SL1、SL2は、図13に示すように遮光用金属配線RLM1−1、RLM1−2及びRLM1−3と電気的に非接続であるが、これに限定されない。
例えば信号線SL1、SL2は、前述のようにその一部が例えば方向DR2に沿って延在形成されているため、図14のC18やC19に示す部分で遮光することができる。これにより、信号線引き出し領域での遮光効率を高めることができる。なお、図14のC20〜C22についても同様の効果を有する。
なお、遮光用金属配線RLM3は、例えば図1の遮光領域110や半導体素子120を覆うように形成されているが、図6では説明の簡略化のため、省略されている。この遮光用金属配線RLM3によって、半導体素子120の上方を遮光することができる。
3.比較例との対比と効果
3.1.デザインルール
図15は、コンタクトCNTと第1の金属配線層ALAに形成される金属配線との最小エンクローズ長を示す図ある。スペースSPCはコンタクトCNTとコンタクトCNTの最小スペース長を示し、例えば0.5μmに設定されている。エンクローズENCはコンタクトCNTと金属配線層ALAの金属配線との最小エンクローズ長を示し、例えば0.125μmに設定されている。なお、コンタクトCNTの例えば方向DR1での幅CNTWは例えば0.35μmに設定されている。
これに対して、図16(A)に示すように、溝状コンタクトDCNTに関する最小エンクローズ長はコンタクトCNTに関する最小エンクローズ長よりも長い。
図16(A)に示すように、エンクローズENCDは溝状コンタクトDCNTと金属配線層ALAの金属配線RLM1との最小エンクローズ長を示し、例えば1μmに設定されている。スペースSPCDは溝状コンタクトDCNTと溝状VIA_ABとの最小スペース長を示し、例えば1μmに設定されている。
エンクローズENCD、スペースSPCDは、エンクローズENC、スペースSPCよりも長く設定されている。例えば溝状コンタクトDCNTが形成される部分では、その溝状コンタクトDCNTの延在形成される方向での幅が広くなるので、エンクローズENCDを大きくする必要がある。
また、図16(B)は図16(A)のR−R断面を示す断面図である。図16(B)に示すように、溝状コンタクトDCNT、溝状ビアコンタクトDVIA_AB及びDVIA_BCは、それぞれの形成位置がスペースSPCDだけずらされる。例えば溝状コンタクトDCNTが形成される部分では、上層の金属配線層ALAがへこんでしまう。このため、金属配線層ALAの上層の溝状ビアコンタクトDVIA_ABは、溝状コンタクトDCNTの形成位置からスペースSPCDだけずらして形成される。溝状ビアコンタクトDVIA_BCについても同様の理由で、その形成位置がスペースSPCDだけずらされる。上記のような理由から、デザインルールが作られる。
なお、図15、図16では、コンタクトCNT及び溝状コンタクトDCNT、金属配線層ALAについて示されているが、ビアコンタクトVIA及び溝状ビアコンタクトDVIA、金属配線層ALB、ALCについても同様である。
3.2.比較例
図17は、本実施形態に係る比較例を示す図である。比較例では、第1の領域AR1に溝状コンタクトDCNT10が形成されている。
図18は、図17のD−D断面を示す断面図である。溝状コンタクトDCNT10の上層の第1の金属配線層ALAには遮光用金属配線RLM1−2が形成され、その上層に溝状ビアコンタクトDVIA10が形成されている。
この場合、C23に示すように、例えば方向DR2での第1の領域AR1の幅に対して、例えば溝状コンタクトDCNT10の方向DR2での幅が小さく、遮光効率が悪い。これは、上述のデザインルール上の理由からである。溝状コンタクトDCNTは、遮光用金属配線RLM1−2に対してエンクローズENCDが必要であるが、そのエンクローズENCDがコンタクトCNTのエンクローズENCよりも大きい。このため、C23に示す部分で大きく隙間ができてしまう。
これに対して、本実施形態では、例えば図2及び図3に示すように、第1の領域AR1に複数のコンタクトCNT及び複数のビアコンタクトVIAが千鳥状に配置されている。コンタクトCNT及びビアコンタクトVIAなら、上述したように、そのエンクローズENC及びスペースSPCが小さいため、例えば第1の領域AR1での遮光効率を高めることができる。
図1に示すように遮光領域110に複数の信号線引き出し領域が設けられている場合において、例えば2つの信号線の間隔が狭い場合、その2つの信号線の間の領域に溝状コンタクトDCNTや溝状ビアコンタクトDVIAを形成すると、遮光効率が低下する。これに対して、本実施形態では、2つの信号線の間隔が狭い場合には、その間の領域に複数のコンタクトCNT及びビアコンタクトVIAを千鳥状に配置することで遮光効率を高めることができる。
一方、例えば2つの信号線の間隔が広い場合には、その間の領域に溝状コンタクトDCNT及び溝状ビアコンタクトDVIAを形成することができるため、遮光効率を高めることができる。即ち、本実施形態では、その遮光領域の例えば方向DR1での幅に応じて、溝状コンタクトDCNT及び溝状ビアコンタクトDVIAを形成するか、複数のコンタクトCNT及びビアコンタクトVIAを千鳥状に配置するかを選択することができる。これにより、溝状コンタクトDCNT及び溝状ビアコンタクトDVIAと、千鳥状に配置された複数のコンタクトCNT及びビアコンタクトVIAを効率的に組み合わせて、半導体素子120を遮光するための遮光構造を形成することができる。
なお、比較例として、遮光領域110を全て、千鳥状に配置された複数のコンタクトCNT及びビアコンタクトVIAで遮光する例も考えられるが、この場合、所望の遮光効率を得るためには、遮光領域110の面積を溝状コンタクトDCNT及び溝状ビアコンタクトDVIAで形成した場合よりも大きくする必要があり、半導体装置100のチップ面積を犠牲にする。このため、製造コスト削減を妨げる。
これに対して、本実施形態では、上述のように、溝状コンタクトDCNT及び溝状ビアコンタクトDVIAと、千鳥状に配置された複数のコンタクトCNT及びビアコンタクトVIAを形成するため、遮光領域110の面積を小さくすることができる。このため、半導体装置100のチップ面積を犠牲を緩和で、製造コスト削減が可能となる。
また、図10に示すように、本実施形態では、例えば第3の領域AR3には、溝状コンタクトDCNT、遮光用金属配線RLM1−3、千鳥状に配置された複数のビアコンタクトVIA_AB、遮光用金属配線RLM2−2及び千鳥状に配置された複数のビアコンタクトVIA_BCが形成されている。このように形成されることで、本実施形態では、第3の領域AR3での遮光効率を高めることができる。
また、本実施形態では、図11に示すように、第3、第4の信号線SL3、SL4の一部が例えば方向DR1に沿って延在形成されているため、図12のSL3−1、SL3−2、SL4−1及びSL4−2の部分で遮光することができる。このため、第3、第4の信号線引き出し領域AR_SL3、AR_SL4での遮光効率を高めることができる。
また、本実施形態では、図7のC13〜C17に示すように、信号線(第1、第2の信号線SL1、SL2を含む)の一部が例えば方向DR2に沿って延在形成されているため、図14のC18〜C22の部分で遮光することができる。このため、第1、第2の信号線引き出し領域AR_SL1、AR_SL2を含む各信号線引き出し領域での遮光効率を高めることができる。
また、図13に示すように、本実施形態では、例えば第1の領域AR1には、千鳥状に配置された複数のコンタクトCNT、遮光用金属配線RLM1−2、千鳥状に配置された複数のビアコンタクトVIA_AB、遮光用金属配線RLM2−1及び溝状ビアコンタクトDVIA_BCが形成されている。このように形成されることで、本実施形態では、第1の領域AR1での遮光効率を高めることができる。
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
本実施形態に係る半導体装置の構成例。 本実施形態に係る半導体装置の一部を示す図。 本実施形態に係る半導体装置の一部を示す他の図。 本実施形態に係る変形例を示す図。 本実施形態に係る変形例を示す他の図。 本実施形態に係る半導体装置の一部のレイアウトを示す図。 図6に示すレイアウトのうちの一部の層のレイアウトを示す図。 図6に示すレイアウトのうちの一部の層のレイアウトを示す他の図。 図6に示すレイアウトのうちの一部の層のレイアウトを示す他の図。 図6のA−A断面を示す断面図。 図6のB−B断面を示す断面図 図6のA−A断面と溝状ビアコンタクト及び複数のビアコンタクトを示す図。 図6のC−C断面を示す断面図。 図6のC−C断面と溝状ビアコンタクト及び複数のビアコンタクトを示す図。 コンタクトのデザインルールを示す図。 図16(A)、図16(B)は、溝状コンタクトのデザインルールを示す図。 本実施形態に係る比較例を示す図。 本実施形態に係る比較例を示す他の図。
符号の説明
100 半導体装置、110 遮光領域、120 半導体素子、
ALA 第1の金属配線層、ALB 第2の金属配線層、AR1 第1の領域、
AR2 第2の領域、AR3 第3の領域、AR_CNT 千鳥コンタクト形成領域、
AR_SL1 第1の信号線引き出し領域、AR_SL2 第2の信号線引き出し領域、AR_SL3 第3の信号線引き出し領域、AR_SL4 第4の信号線引き出し領域、
CNT、CNT1、CNT2、CNT3 コンタクト、DCNT 溝状コンタクト、
DR1 第1の方向、DR2 第2の方向、DVIA、DVIA_AB、
DVIA_BC 溝状ビアコンタクト、
RLM1−1、RLM1−2、RLM1−3 第1の遮光用金属配線、
RLM2−1、RLM2−2 第2の遮光用金属配線、SL1 第1の信号線、
SL2 第2の信号線、SL3 第3の信号線、SL4 第4の信号線、
VIA、VIA1、VIA_AB、VIA_BC ビアコンタクト

Claims (13)

  1. 半導体素子と、
    前記半導体素子を囲む遮光領域と、
    前記遮光領域の第1の領域に千鳥状に配置され、上層の第1の金属配線層に形成される第1の遮光用金属配線と下層の基板とを接続し、前記半導体素子の遮光を行う複数のコンタクトと、
    前記遮光領域の前記第1の領域とは異なる第2の領域に少なくとも第1の方向に沿って延在形成され、上層の前記第1の遮光用金属配線と下層の前記基板とを接続し、前記半導体素子の遮光を行う溝状コンタクトとを含み、
    前記遮光領域には、
    前記第1の方向に沿って配線され前記半導体素子に接続される第1の信号線を形成するための第1の信号線引き出し領域と、
    前記第1の方向に沿って配線され前記半導体素子に接続される第2の信号線を形成するための第2の信号線引き出し領域とが設けられ、
    前記第1の信号線引き出し領域と前記第2の信号線引き出し領域との間に、前記複数のコンタクトが千鳥状に配置された前記第1の領域が設けられ、
    前記第1の信号線引き出し領域又は、前記第2の信号線引き出し領域は、前記第1の領域と前記第2の領域の間の領域に設けられており、
    前記第1の信号線及び前記第2の信号線は前記第1の金属配線層に形成されることを特徴とする半導体装置。
  2. 請求項1において、
    前記第2の領域の前記第1の方向の幅は、前記第1の領域の前記第1の方向の幅よりも広いことを特徴とする半導体装置。
  3. 請求項1又は2において、
    前記第2の領域は、複数のコンタクトが千鳥状に配置された千鳥コンタクト形成領域が、その端部に設けられていることを特徴とする半導体装置。
  4. 請求項1乃至3のいずれかにおいて、
    前記第1の領域の前記複数のコンタクトの上層に形成された複数のビアコンタクトと、前記第2の領域の前記溝状コンタクトの上層に前記第1の方向に沿って延在形成された溝
    状ビアコンタクトと、を含み、
    前記複数のビアコンタクトは前記第1の領域に千鳥状に配置されていることを特徴とする半導体装置。
  5. 請求項4において、
    前記第1及び第2の領域において、
    前記複数のコンタクト及び前記溝状コンタクトの上層であって、且つ、前記複数のビアコンタクト及び前記溝状ビアコンタクトの下層の前記第1の金属配線層に前記第1の遮光用金属配線が形成されていることを特徴とする半導体装置。
  6. 請求項5において、
    前記第1の領域において、前記複数のビアコンタクトの上層の第2の金属配線層に第2の遮光用金属配線が形成され、
    前記第1の領域の前記第2の遮光用金属配線の上層に前記溝状ビアコンタクトとは別の溝状ビアコンタクトが形成されていることを特徴とする半導体装置。
  7. 請求項5又は6において、
    前記第2の領域において、前記溝状ビアコンタクトの上層の第2の金属配線層に第2の遮光用金属配線が形成され、
    前記第2の遮光用金属配線の上層に前記溝状ビアコンタクトとは別の溝状ビアコンタクトが形成されていることを特徴とする半導体装置。
  8. 請求項5乃至7のいずれかにおいて、
    前記半導体素子に接続される第1及び第2の信号線は、前記第1の金属配線層に形成され、前記第1の遮光用金属配線とは電気的に非接続であることを特徴とする半導体装置。
  9. 請求項4乃至8のいずれかにおいて、
    前記第2の領域は、前記複数のビアコンタクトが千鳥状に配置された千鳥ビアコンタクト形成領域が、その端部に設けられていることを特徴とする半導体装置。
  10. 請求項1乃至9のいずれかにおいて、
    前記遮光領域には、前記半導体素子に接続される第3の信号線を形成するための第3の信号線引き出し領域と、前記半導体素子に接続される第4の信号線を形成するための第4の信号線引き出し領域が設けられ、
    前記第3の信号線引き出し領域と前記第4の信号線引き出し領域との間に、前記溝状コンタクトが形成されている第3の領域が設けられており、
    前記第3の信号線及び前記第4の信号線は、前記第1の金属配線層の上層の第2の金属配線層に形成されることを特徴とする半導体装置。
  11. 請求項10において、
    前記第3の領域の前記溝状コンタクトの上層の前記第1の金属配線層に前記第1の遮光用金属配線が形成され、
    前記第3の領域の前記第1の遮光用金属配線の上層に前記複数のビアコンタクトが千鳥状に配置されていることを特徴とする半導体装置。
  12. 請求項11において、
    前記第3の領域の前記複数のビアコンタクトの上層の前記第2の金属配線層に第2の遮光用金属配線が形成され、
    前記第3の領域の前記第2の遮光用金属配線の上層に前記複数のビアコンタクトとは別の複数のビアコンタクトが千鳥状に配置されていることを特徴とする半導体装置。
  13. 請求項12において、
    前記第3の信号線及び前記第4の信号線は、前記第2の金属配線層に形成され、前記第2の遮光用金属配線とは電気的に非接続であることを特徴とする半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006295046A (ja) * 2005-04-14 2006-10-26 Seiko Epson Corp 半導体装置
US8999764B2 (en) 2007-08-10 2015-04-07 International Business Machines Corporation Ionizing radiation blocking in IC chip to reduce soft errors
US9287219B2 (en) 2012-07-25 2016-03-15 Silicon Laboratories Inc. Radiation-blocking structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11288934A (ja) * 1998-04-02 1999-10-19 Seiko Instruments Inc 半導体集積回路
JP2001100246A (ja) * 1999-09-27 2001-04-13 Seiko Epson Corp 電気光学装置、電気光学装置の製造方法及び電子機器
JP2002009074A (ja) * 2000-06-19 2002-01-11 Hitachi Ltd 半導体装置の製造方法
JP2003124363A (ja) * 2001-10-19 2003-04-25 Toshiba Corp 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286383A (ja) * 1999-01-27 2000-10-13 Seiko Epson Corp 半導体装置およびその製造方法
JP4390355B2 (ja) * 2000-04-19 2009-12-24 Necエレクトロニクス株式会社 半導体集積回路用レチクル
JP4099672B2 (ja) * 2004-12-21 2008-06-11 セイコーエプソン株式会社 半導体装置
JP4099673B2 (ja) * 2004-12-21 2008-06-11 セイコーエプソン株式会社 半導体装置
JP4274118B2 (ja) * 2004-12-27 2009-06-03 セイコーエプソン株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11288934A (ja) * 1998-04-02 1999-10-19 Seiko Instruments Inc 半導体集積回路
JP2001100246A (ja) * 1999-09-27 2001-04-13 Seiko Epson Corp 電気光学装置、電気光学装置の製造方法及び電子機器
JP2002009074A (ja) * 2000-06-19 2002-01-11 Hitachi Ltd 半導体装置の製造方法
JP2003124363A (ja) * 2001-10-19 2003-04-25 Toshiba Corp 半導体記憶装置

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