JP5956964B2 - 半導体装置 - Google Patents
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Description
図1は、第1実施形態の半導体装置の構造の例を概略的に示す平面図である。本実施形態の半導体装置は、ストラクチャードアレイ型デバイスである。図1(a)〜図1(c)はそれぞれ、本実施形態の半導体装置の構造の第1〜第3の例を示している。
図3は、第1実施形態の半導体装置の構造と、従来例の半導体装置の構造とを概略的に示す平面図である。図3(a)は、第1実施形態の半導体装置を示し、図3(b)は、従来例の半導体装置を示す。
図4は、第1実施形態の変形例の半導体装置の構造を概略的に示す平面図である。
3a:SRAMセル、3b:SRAMセル列、3c:セル列間領域、
4:入出力領域、11:第1面積領域、12:第2面積領域、
13:第1トランジスタ領域、14:第2トランジスタ領域、15:IPコア領域、
21:LVTトランジスタ、22:SVTトランジスタ、
31:第1のSRAMセル、32:第2のSRAMセル
Claims (4)
- 基板と、
前記基板上に設けられ、複数の論理回路素子を有する複数の論理回路領域と、
前記基板上に設けられ、複数のメモリセルを有し、前記複数の論理回路領域を包囲する形状を有するメモリ領域と、
を備え、
前記複数の論理回路領域のうちの第1面積領域は、第1の面積を有し、
前記複数の論理回路領域のうちの第2面積領域は、前記第1の面積の2倍よりも大きい第2の面積を有する、
半導体装置。 - 前記複数の論理回路領域のうちの第1トランジスタ領域は、前記論理回路素子として、第1閾値電圧を有する1つ以上の第1のトランジスタと、前記第1閾値電圧よりも高い第2閾値電圧を有し、前記第1のトランジスタの個数よりも少ない1つ以上の第2のトランジスタとを有し、
前記複数の論理回路領域のうちの第2トランジスタ領域は、前記論理回路素子として、前記第1閾値電圧を有する1つ以上の第1のトランジスタと、前記第2閾値電圧を有し、前記第1のトランジスタの個数よりも多い1つ以上の第2のトランジスタとを有する、
請求項1に記載の半導体装置。 - 前記論理回路領域は、IP回路を含む領域であるIP回路領域を含む、請求項1または2に記載の半導体装置。
- 前記論理回路領域は、第1方向に延びる複数の第1の辺と、前記第1方向に垂直な第2方向に延びる複数の第2の辺とを含む形状を有し、
前記メモリ領域内における前記第1の辺に隣接する部分は、前記第2方向に延びる複数本のメモリセル列を有し、
前記メモリ領域内における前記第2の辺に隣接する部分は、前記第1方向に延びる複数本のメモリセル列を有する、
請求項1から3のいずれか1項に記載の半導体装置。
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US5898636A (en) * | 1993-06-21 | 1999-04-27 | Hitachi, Ltd. | Semiconductor integrated circuit device with interleaved memory and logic blocks |
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JP2002299575A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
JP2003218244A (ja) * | 2002-01-24 | 2003-07-31 | Seiko Epson Corp | 半導体装置の製造方法 |
US7214551B2 (en) * | 2003-10-14 | 2007-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple gate electrode linewidth measurement and photoexposure compensation method |
JP2006108397A (ja) | 2004-10-06 | 2006-04-20 | Toshiba Microelectronics Corp | 半導体集積回路 |
JP2006324471A (ja) * | 2005-05-19 | 2006-11-30 | Toshiba Corp | 半導体集積回路装置 |
JP2010045080A (ja) * | 2008-08-08 | 2010-02-25 | Fujitsu Microelectronics Ltd | 半導体装置及びその試験方法 |
JP5239638B2 (ja) * | 2008-08-28 | 2013-07-17 | 日本電気株式会社 | 半導体集積回路設計方法および半導体集積回路設計装置 |
TWI461832B (zh) * | 2011-01-13 | 2014-11-21 | Inotera Memories Inc | 製造光罩的方法 |
US8533641B2 (en) | 2011-10-07 | 2013-09-10 | Baysand Inc. | Gate array architecture with multiple programmable regions |
US8902625B2 (en) * | 2011-11-22 | 2014-12-02 | Marvell World Trade Ltd. | Layouts for memory and logic circuits in a system-on-chip |
JP2013145135A (ja) * | 2012-01-13 | 2013-07-25 | Renesas Electronics Corp | 半導体集積回路及びそのテスト方法 |
US9343449B2 (en) * | 2012-07-06 | 2016-05-17 | Nvidia Corporation | Alternative 3D stacking scheme for DRAMs atop GPUs |
US8647938B1 (en) * | 2012-08-09 | 2014-02-11 | GlobalFoundries, Inc. | SRAM integrated circuits with buried saddle-shaped FINFET and methods for their fabrication |
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