KR20200130097A - 수직 전계 효과 트랜지스터 셀 배치 및 셀 아키텍쳐를 위한 방법들 - Google Patents

수직 전계 효과 트랜지스터 셀 배치 및 셀 아키텍쳐를 위한 방법들 Download PDF

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KR20200130097A
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도정호
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삼성전자주식회사
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Abstract

셀 아키텍쳐 및 셀 아키텍쳐를 형성하기 위해 복수의 셀들을 배치하는 방법이 제공된다. 셀 아키텍쳐는 셀 폭 방향으로 서로 인접하게 배치된 적어도 제1 셀 및 제2 셀을 포함하고, 제1 셀은 제1 셀의 복수의 핀들 중 일 핀 주위에 형성되고, 제1 셀의 수직 전계 효과 트랜지스터를 제1 셀의 전력 레일에 연결하는 1핀 커넥터(one-fin connector)를 포함하고, 제2 셀은 제2 셀의 전력 레일에 연결된 커넥터를 포함하고, 제1 셀의 핀 및 제2 셀의 커넥터는 셀 아키텍쳐에서 셀 폭 방향으로 서로 인접하게 배치되고, 제1 셀의 1핀 커넥터 및 제2 셀의 커넥터는 서로 병합되는 것을 포함한다.

Description

수직 전계 효과 트랜지스터 셀 배치 및 셀 아키텍쳐를 위한 방법들{METHODS FOR VFET CELL PLACEMENT AND CELL ARCHITECTURE}
본 발명의 기술적 사상의 실시예에 따른 장치들 및 방법들은 수직 전계 효과 트랜지스터(VFET)들을 위한 반도체 셀 아키텍쳐들에 관한 것이다.
수직 전계 효과 트랜지스터가 평면 또는 수평 핀 전계 효과 트랜지스터에 비해 갖는 장점 중 하나는, 수직 전계 효과 트랜지스터가 1핀 반도체 셀을 쉽게 형성해 적어도 더 작은 셀 폭을 갖는 고밀도 반도체 셀을 제조할 수 있다는 점이다.
1 핀 반도체 셀은 커넥터(connector) 또는 연결 구조체(이하 "커넥터")가 적어도 2개의 핀 또는 핀 구조체들이 아닌 하나의 핀 또는 핀 구조체(이하 "핀")주변에 형성되어 수직 전계 효과 트랜지스터에 전력 전압(Vdd) 또는 접지 전압(Vss)을 제공하기 위해 1핀 반도체 셀의 전력 레일에 수직 전계 효과 트랜지스터를 연결하는 반도체 셀을 지칭한다. 1핀 커넥터라고 지칭되는 하나의 핀 주위에 형성된 커넥터는 하나의 핀 주위에 형성된 수직 전계 효과 트랜지스터의 하부 소오스/드레인 영역에 의해 구현될 수 있고, 이를 1핀 하부 소오스/드레인 영역이라고 칭한다.
이하, 용어의 간결함을 위해 수직 전계 효과 트랜지스터 반도체 셀은 셀이라고 지칭되고, 1핀 반도체 셀, 적어도 1핀 반도체 셀 및 적어도 2핀 반도체 셀은 각각 1핀 셀, 적어도 1핀 셀 및 적어도 2핀 셀이라고 지칭된다.
1핀 하부 소오스/드레인 영역과 같은 1핀 커넥터는 셀에서 하나의 핀 주위에 형성되고, 셀 폭 방향에서 그것의 폭은 각각 셀에서 적어도 2핀들 주위에 형성된 적어도 2핀 하부 소오스/드레인 영역과 같은 적어도 2핀 커넥터보다 작다. 따라서, 1핀 커넥터를 포함하는 1핀 셀은 복수의 셀들을 포함하는 셀 아키텍쳐를 설계 및 제조하는데 있어서 적어도 2핀 커넥터를 포함하는 적어도 2핀 셀에 비해 셀 폭을 감소하는 장점이 있다. 본 명세서에서, 핀 주위에 형성된 하부 소오스/드레인 영역은 핀의 하부와 접하거나 에워싸도록 구조화된 하부 소오스/드레인 영역을 지칭할 수 있다.
더 작은 셀 폭의 장점에도 불구하고, 1핀 셀의 전력 레일에 연결된 1핀 하부 소오스/드레인 영역과 같은 1핀 연결 구조체를 패턴화하는 복잡함으로 인해 1핀 셀을 제조하기 어렵다. 또한, 금속 컨택 선과 같은 백 앤드 오브 라인(back-end-of-line, BEOL)의 요소들 및 전력 컨택 구조체와 같은 미들 오브 더 라인(middle-of-the-line, MOL)의 요소들의 크기를 제어하는 셀 설계 규칙으로 인해 1핀 셀을 포함하는 셀 아키텍쳐의 설계 및 제조는 매우 복잡하고 제한적이다.
따라서, 셀 아키텍쳐를 형성하기 위해 셀 레이아웃에서 셀들을 설계 및 배치할 때, 대응하는 셀의 전력 레일에 연결된 1핀 하부 소오스/드레인 영역과 같은 1핀 연결 구조체의 배치를 피할 필요가 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 수직 전계 효과 트랜지스터 셀 배치 및 셀 아키텍쳐를 위한 방법들을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 기술적 사상의 다양한 실시예들은 셀 레이아웃들, 셀 아키텍쳐들 및 복수의 셀들을 셀 레이아웃에 배치하여 복수의 수직 전계 효과 트랜지스터들을 포함하는 셀 아키텍쳐를 형성하는 방법들에 관한 것이다.
본 실시예들은 셀 폭이 감소되어 개선된 셀 아키텍쳐들 및 개선된 셀 아키텍쳐들을 제조하는 방법들을 제공할 수 있다.
본 실시예들에 따르면, 셀 폭 방향으로 서로 인접하게 배치된 적어도 제1 셀 및 제2 셀을 포함하는 셀 아키텍쳐가 제공되며, 제1 셀은 제1 셀의 복수의 핀들 중 일 핀 주위에 형성되고, 제1 셀의 수직 전계 효과 트랜지스터를 제1 셀의 전력 레일에 연결하는 1핀 커넥터(one-fin connector)를 포함할 수 있고, 제2 셀은 제2 셀의 전력 레일(power rail)에 연결된 커넥터를 포함할 수 있다. 여기서, 제1 셀의 핀 및 제2 셀의 적어도 하나의 핀은 셀 아키텍쳐에서 셀 폭 방향으로 서로 인접하게 배치될 수 있고, 제1 셀의 1핀 커넥터 및 제2 셀의 적어도 1핀 커넥터는 서로 병합된다.
본 실시예들에 따르면, 제2 셀의 커넥터는 제2 셀의 적어도 하나의 핀 주위에 형성되고, 제2 셀의 적어도 하나의 수직 전계 효과 트랜지스터를 제2 셀의 전력 레일에 연결하는 적어도 1핀 커넥터를 포함할 수 있다.
본 실시예들에 따르면, 제1 셀의 1핀 커넥터는 제1 셀의 수직 전계 효과 트랜지스터의 1핀 하부 소오스/드레인 영역을 포함할 수 있고, 제2 셀의 적어도 1핀 커넥터는 제2 셀의 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 1핀 하부 소오스/드레인 영역을 포함할 수 있다.
본 실시예들에 따르면, 제1 셀의 1핀 커넥터는 제1 셀의 수직 전계 효과 트랜지스터의 상부 소오스/드레인 영역 상에 형성된 1핀 상부 소오스/드레인 컨택 구조체를 포함할 수 있고, 제2 셀의 적어도 1핀 커넥터는 제2 셀의 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 하나의 상부 소오스/드레인 영역 상에 형성된 적어도 1핀 상부 소오스/드레인 컨택 구조체를 포함한다.
본 실시예들에 따르면, 셀 폭 방향으로 서로 인접하게 배치된 제1 셀 및 제2 셀을 포함하는 셀 아키텍쳐를 제공하며, 제1 셀은 제1 셀의 적어도 2개의 핀들 주위에 형성되고, 제1 셀의 적어도 하나의 수직 전계 효과 트랜지스터를 제1 셀의 전력 레일에 연결하는 적어도 2핀 커넥터를 포함할 수 있고, 제2 셀은 제2 셀의 전력 레일에 연결되지 않고 인터널 신호 라우팅(internal signal routing)을 위한 제2 셀의 적어도 하나의 수직 전계 효과 트랜지스터를 연결하기 위해 제2 셀의 적어도 하나의 핀 주위에 형성된 적어도 1핀 커넥터를 포함할 수 있다. 여기서, 제1 셀의 적어도 2개의 핀들 및 제2 셀의 적어도 하나의 핀은 셀 아키텍쳐에서 상기 셀 폭 방향으로 서로 인접하게 배치된다.
본 실시예들에 따르면, 복수의 수직 전계 효과 트랜지스터들을 포함하는 셀 아키텍쳐를 형성하기 위한 셀 레이아웃에서의 셀 배치 방법이 제공된다. 셀 배치 방법은 셀 레이아웃에서, 제1 셀을 셀 레이아웃에 배치하되, 제1 셀은 수직 전계 효과 트랜지스터를 제1 셀의 전력 레일에 연결하고, 제1 셀의 하나의 핀 주위에 형성되는 1핀 커넥터를 포함하고, 제2 셀의 특성들을 결정하되, 제2 셀은 적어도 하나의 수직 전계 효과 트랜지스터를 제2 셀의 전력 레일에 연결하고, 제2 셀의 적어도 하나의 핀 주위에 형성되는 적어도 1핀 커넥터가 제1 셀에 인접하게 배치되고, 결정의 결과를 기초로, 제1 동작은 셀 레이아웃에서 제2 셀이 상기 제1 셀에 인접하게 배치되고, 제1 셀의 1핀 커넥터가 제2 셀의 상기 적어도 1핀 커넥터와 병합되고, 제2 동작은 제1 셀이 상기 제1 셀의 동일한 논리 기능 또는 동작을 수행하도록 구성된 제3 셀로 대체되고, 제3 셀의 적어도 하나의 수직 전계 효과 트랜지스터를 제3 셀의 전력 레일에 연결하고, 제3 셀의 적어도 2개의 핀들 주위에 형성된 적어도 2핀 커넥터를 포함하고, 또는 제3 동작은 충전 셀이 제1 셀에 인접하게 배치되고, 충전 셀의 전력 레일에 연결된 커넥터가 제1 셀의 1핀 커넥터와 병합되어 수행하는 것을 포함할 수 있다.
기술적 사상의 개시 및 다른 측면은 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 상세히 설명함으로써 당업자에게 보다 명확해질 것이다.
도 1a는 NAND3 회로의 부호 및 개략도를 도시한다.
도 1b 내지 도 1d는 일 실시예들에 따라, 2핀 셀, 등가 2핀 셀 및 NAND3 회로를 구현하기 위한 등가 1핀 셀을 각각 포함하는 셀 레이아웃의 평면도를 도시한다.
도 2는 일 실시예에 따라 복수의 셀을 셀 레이아웃에 배치하여 셀 아키텍쳐를 형성하는 방법을 설명하는 흐름도를 도시한다.
도 3은 일 실시예에 따라 복수의 셀을 셀 레이아웃에 배치하여 셀 아키텍쳐를 형성하는 상세한 방법을 설명하는 흐름도를 도시한다.
도 4는 일 실시예에 따라, 1핀 NAND3 셀들이 서로 인접하게 배치되어 셀 아키텍쳐를 형성하는 셀 레이아웃의 평면도를 도시한다.
도 5는 일 실시예에 따라, 1핀 NAND3 셀과 2 핀 인버터 셀이 나란히 배치되어 셀 아키텍쳐를 형성하는 셀 레이아웃의 평면도를 도시한다.
도 6은 일 실시예에 따라, 1핀 NAND3 셀과 충전 셀이 인접하게 배치되어 셀 아키텍쳐를 형성하는 셀 레이아웃의 평면도를 도시한다.
도 7은 일 실시예에 따라, 복수의 셀들을 셀 레이아웃에 배치하여 셀 아키텍쳐를 형성하는 다른 방법을 설명하는 흐름도를 도시한다.
도 8은 일 실시예에 따라, 셀 레이아웃에서 1핀 NAND3 셀 및 2핀 NAND3 셀이 서로 인접하게 배치되어 셀 아키텍쳐를 형성하기 위한 셀 레이아웃의 평면도를 도시한다.
도 9는 일 실시예에 따라, 1핀 NAND3 셀, 충전 셀 및 다른 1핀 NAND3 셀이 행으로 배치되어 셀 아키텍쳐를 형성하는 셀 레이아웃의 평면도를 도시한다.
도 10은 일 실시예에 따라, 복수의 수직 전계 효과 트랜지스터 셀을 셀 레이아웃에 배치하여 각각의 셀들에서 전력 레일에 연결된 하부 소오스/드레인 영역의 위치를 감안하여 셀 아키텍쳐를 형성하는 방법을 도시한다.
도 11a 및 11b는 각각 본 실시예들에 따른, NAND2 회로를 구현하는 2핀 NAND2 셀 및 1핀 NAND2 셀의 평면도를 도시한다.
도 11c는 NAND2 회로의 개략도를 도시한다.
도 12는 일 실시예에 따라, 2개의 1핀 NAND2 셀들이 서로 인접하게 배치되어 셀 아키텍쳐를 형성하는 셀 레이아웃을 도시한다.
도 13은 일 실시예에 따라, 본 발명의 기술적 사상중 하나 이상을 구현하도록 구성된 컴퓨터 시스템을 도시한다.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시예에 대해 보다 상세히 설명한다. 이 실시예들은 모두 예시적인 것이고, 많은 다른 형태로 구현될 수 있고, 본 발명을 제한하는 것으로 해석되어선 안 된다. 오히려 이 실시예들은 본 개시가 철저하고 완전하도록 제공되고 당업자에게 본 발명을 충분하게 전달할 것이다. 도면에서, 다양한 층 및 영역의 크기 및 상대적인 크기는 명확성을 위해 과장될 수 있고, 따라서 도면은 반드시 축척되지 않고, 몇몇 특징들은 특정 구성 요소들 또는 요소들의 세부사항을 나타내기 위해 과장될 수 있다. 그러므로, 본 명세서에 개시된 특정 구조적 및 기능적 세부 사항은 제한적으로 해석되어선 안 되고, 단지 당업자에게 실시예의 방법 및 구조체를 다양하게 사용하도록 가르치기 위한 대표적인 근거일 뿐이다.
본 명세서에 제공된 실시예는 다른 예 또는 다른 실시예의 하나 이상의 특징들과 관련된 것으로 배제되지 않고 본 명세서에 또한 제공되거나 혹은 제공되지 않지만 본 발명과 일치하는 다른 실시예에 관한 것이다. 예를 들어, 특정 실시예에서 설명된 주제가 다른 실시예로 설명되지 않더라도, 상기 주제는 설명에서와 달리 언급되지 않는 한, 상이한 실시예와 관련되거나 상이한 실시예와 결합된 것으로 이해될 수 있다.
이하에서 설명의 목적으로, 용어 "상면", "하면", "상부", "하부", "왼쪽" 및 "오른쪽" 및 그 파생어는 문맥에 기초하여 도면에서 지향되는 대로 개시된 구조체와 연관될 수 있다. 상이한 도면에서 동일한 번호들은 동일한 구조적 구성 요소 또는 그 요소를 지칭할 수 있다.
요소 또는 층을 "상", "연결된" 또는 "결합된" 다른 요소 또는 층이라고 언급될 때, 다른 요소 또는 층에 직접 연결되거나 결합될 수 있거나 사이에 있는 요소 또는 층이 존재할 수 있음으로 이해할 것이다. 반면에 어떤 요소가 "직접적으로", "직접적으로 연결" 또는 "직접적으로 결합"된 다른 구성 요소 또는 층이라고 언급될때 사이에 있는 요소 또는 층이 존재하지 않는다.
본 명세서에서 사용된, 용어 "및/또는"은 관련되고 나열된 항목들의 하나 이상의 임의 및 모든 조합을 포함한다. 요소들의 목록 앞에 있을때 "적어도 하나"와 같은 표현은 요소들의 전체 목록을 수정하고 요소들의 개별 목록을 수정하지 않는다. 따라서, 예를 들어, "A, B 또는 C중 적어도 하나" 및 "A, B 및/또는 C" 모두 A, B, C 또는 임의의 조합을 의미한다.
달리 정의되지 않는 한 본 명세서에서 사용되는 모든 용어(기술적 및 과학적 용어 포함)는 실시예들이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전들에 정의된 용어들와 같은 용어들은 관련 기술의 맥락에서 그들이 의미하는 것과 일치하는 의미를 갖는 것으로 해석되어야 하고, 본 명세서에서 정의되지 않는 한 이상적이거나 과도하게 공식적인 의미로 해석되지 말아야 한다는 것으로 더 이해될 것이다.
도 1a는 3개의 게이트 입력 단자들 A, B 및 C 및 출력 단자 Y를 갖는 NAND3 회로의 부호 및 개략도를 도시한다. 본 실시예들에 따라, NAND3 회로는 2핀 셀, 등가 2핀 셀 및 동일한 NAND3 회로를 구현하기 위한 등가 1핀 셀의 평면도들을 도시하는 도 1b 내지 도 1d에 도시된 셀들에 의해 구현될 수 있다. 이하, 도 1b 내지 도 1d에 도시된 각각의 셀은 NAND3 셀이라 지칭한다.
도 1b를 참조하면, 2핀 셀인 NAND3 셀(100)은 각각 6개의 핀들(F1 내지 F6) 주위에 형성된 6개의 P채널 금속 산화물 반도체(PMOS) 수직 전계 효과 트랜지스터들(이하, "P채널 금속 산화물 반도체들")(P1 내지 P6) 및 6개의 N채널 금속 산화물 반도체(NMOS) 수직 전계 효과 트랜지스터들(이하, "N채널 금속 산화물 반도체들")(N1 내지 N6)을 포함한다. 각각의 핀들(F1 및 F6)은 기판(SUB) 상에 형성된 2 개의 실제 핀 영역들(RFA1 및 RFA2)에 포함된다. 따라서, P채널 금속 산화물 반도체들(P1 내지 P6)은 실제로, 실제 핀 영역(RFA1)에 포함된 핀들(F1 내지 F6) 주위에 각각 형성되고, N채널 금속 산화물 반도체들(N1 내지 N6)은 실제 핀 영역(RFA2)에 포함된 핀들(F1 내지 F6) 주위에 각각 형성된다.
P채널 금속 산화물 반도체들(P1 내지 P6)은 실제 핀 영역(RFA1)에서 핀 들(F1 내지 F6) 주위에 형성된 다중 핀 하부 소오스/드레인 영역(RX1)을 통해 NAND3 셀(100)에 양(positive) 전압(Vdd)을 제공하는 전력 레일(M1)에 연결된다. N채널 금속 산화물 반도체들(N1 내지 N6) 중 N채널 금속 산화물 반도체들(N1 및 N2)은 실제 핀 영역(RFA2)에서 핀들(F1 및 F2) 주위에 형성된 다중 핀 하부 소오스/드레인 영역(RX2)을 통해 NAND3 셀(100)에 접지 전압(Vss)을 제공하는 전력 레일(M2)에 연결된다. 여기서, 다중 핀 하부 소오스/드레인 영역들(RX1 및 RX2) 또는 1핀 하부 소오스/드레인 영역과 같은 하부 소오스/드레인 영역은 본 명세서에서, 전력 레일 아래에 형성된 전력 컨택 구조체를 통해 전력 레일에 연결될 수 있음에 유의한다.
전력 레일(M1) 및 전력 레일(M2)은 금속, 금속 화합물 또는 금속 등가물로 형성될 수 있다. NAND3 셀(100)은 또한 3개의 게이트 연결 패턴들 (PB)을 포함하고, 게이트 연결 패턴들(PB)은 각각의 P채널 금속 산화물 반도체들(P1 및 P2)과 같이 이웃하는 2개의 P채널 금속 산화물 반도체들의 2개의 게이트 구조체들 및 이웃하는 2개의 N채널 금속 산화물 반도체들(N1 및 N2)의 2개의 게이트 구조체들을 연결한다. 각각의 게이트 연결 패턴들(PB) 상에는, 비아(V)를 통해 4개의 게이트들을 금속 패턴(M3)에 연결하기 위한 게이트 컨택 구조체(CB)가 형성된다. 각각의 금속 패턴(M3)은 도 1a에 도시 된 바와 같이 NAND3 회로의 게이트 입력 신호(A, B 또는 C)를 수신하도록 제공된다. 금속 패턴(M4)은 핀(F6)상에 형성되어 도 1a에 도시 된 바와 같이 NAND3 회로의 출력 신호(Y)를 출력한다.
각각의 P채널 금속 산화물 반도체들(P1 내지 P6) 및 N채널 금속 산화물 반도체들(N1 내지 N6)은 게이트 구조체를 갖는 수직 전계 효과 트랜지스터를 형성하기 위한 상부 소오스/드레인 영역(도시되지 않음) 및 하부 소오스/드레인 영역(도시되지 않음)을 포함한다. N채널 금속 산화물 반도체들(N3 내지 N6)의 하부 소오스/드레인 영역은 전력 레일(M2)에 연결되지 않고 인터널 신호 라우팅(internal signal routing)을 위해 4개의 N채널 금속 산화물 반도체(N3 내지 N6)를 서로 연결하는 4핀 하부 소오스/드레인 영역(RX3)을 형성하도록 연결된다.
NAND3 셀(100)은 또한 P채널 금속 산화물 반도체(P1 내지 P6)의 상부 소오스/드레인 영역들을 연결함으로써 형성된 6핀 상부 소오스/드레인 영역(CA1), N채널 금속 산화물 반도체들(N1 내지 N4)의 상부 소오스/드레인 영역들을 연결함으로써 형성된 4핀 상부 소오스/드레인 영역(CA2) 및 N채널 금속 산화물 반도체(N5 내지 N6)의 상부 소오스/드레인 영역들을 연결함으로써 형성된 2핀 상부 소오스/드레인 영역(CA3)을 포함한다.
NAND3 셀(100)을 제조하기 위한, P채널 금속 산화물 반도체들(P1 내지 P6) 및 N채널 금속 산화물 반도체들(N1 내지 N2) 각각의 하부 소오스/드레인 영역은 전력 또는 접지 연결을 위해 독립적 및 단독적으로 형성될 필요가 없는 대신, 충분한 폭을 갖는 다중 핀 하부 소오스/드레인 영역들(RX1 및 RX2)이 NAND3 셀(100)의 제조 공정 동안 용이한 패턴화를 위해 설계될 수 있다.
도 1c를 참조하면, NAND3 셀(200)은 5개의 핀들(F1 내지 F5) 주위에 각각 형성된 5개의 P채널 금속 산화물 반도체 수직 전계 효과 트랜지스터들(이하 "P채널 금속 산화물 반도체")(P1 내지 P5) 및 5개의 N채널 금속 산화물 반도체 수직 전계 효과 트랜지스터들(이하 "N채널 금속 산화물 반도체")(N1 내지 N5)을 포함한다. NAND3 셀(200)을 형성하는 수직 전계 효과 트랜지스터들은 도 1b의 NAND3 셀(100)을 형성하는 수직 전계 효과 트랜지스터들의 구조체들과 동일하거나 실질적으로 동일한 구조를 갖기 때문에, 중복되는 설명은 본 명세서에서 생략된다.
따라서, 도 1b의 NAND3 셀(100)의 2핀 하부 소오스/드레인 영역(RX2)과 같이, 도 1c의 NAND3 셀(200)은 또한 전력 레일 연결을 위한 2핀 하부 소오스/드레인 영역(RX2)을 가지며, 2핀 하부 소오스/드레인 영역(RX2)은 NAND3 셀(200)의 제조 공정 동안 용이한 패턴화를 위해 충분한 폭을 갖는다. NAND3 셀(200)과 NAND3 셀(100)의 차이점은 NAND3 셀(200)은 단지 하나의 P채널 금속 산화물 반도체(P3) 및 하나의 N채널 금속 산화물 반도체(N3)에 입력되는 게이트 입력 신호(B)를 수신하도록 구성되지만, NAND3 셀(100)은 2개의 P채널 금속 산화물 반도체들(P3 및 P4) 및 2개의 N채널 금속 산화물 반도체들(N3 및 N4)에 입력되는 동일한 게이트 입력 신호(B)를 수신하도록 구성된다는 점이다.
도 1d를 참조하면, 1핀 셀인 NAND3 셀(300)은 4개의 핀들(F1 내지 F4) 주위에 각각 형성된 4개의 P채널 금속 산화물 반도체들(P1 내지 P4) 및 4개의 N채널 금속 산화물 반도체들(N1 내지 N4)을 포함한다. NAND3 셀(300)을 형성하는 수직 전계 효과 트랜지스터는 도 1b의 NAND3 셀(100)을 형성하는 수직 전계 효과 트랜지스터의 구조와 동일하거나 실질적으로 동일한 구조를 갖기 때문에, 중복되는 설명은 본 명세서에서 생략된다.
NAND3 셀(300)과 NAND3 셀(도 1b의 100)의 차이점은 NAND3 셀(300)이 단지 하나의 P채널 금속 산화물 반도체(P1) 및 하나의 N채널 금속 산화물 반도체(N1)에 입력되는 게이트 입력 신호(A) 및 단지 하나의 P채널 금속 산화물 반도체(P2) 및 하나의 N채널 금속 산화물 반도체(N2)에 입력되는 게이트 입력 신호(B)를 수신하도록 구성되지만, NAND3 셀(100)은 2개의 P채널 금속 산화물 반도체들(P1 및 P2) 및 2개의 N채널 금속 산화물 반도체(N1 및 N2)에 입력되는 동일한 게이트 입력 신호(A)를 수신하고, 2개의 P채널 금속 산화물 반도체들(P3 및 P4) 및 2개의 N채널 금속 산화물 반도체들(N3 및 N4)에 입력되는 동일한 게이트 입력 신호(B)를 수신하도록 구성된다는 점이다.
또한, NAND3 셀(300)은 NAND3 셀이 N채널 금속 산화물 반도체(N1)가 형성되는 핀(F1) 주변에 형성된 전력 레일 연결을 위한 1핀 하부 소오스/드레인 영역(RX2)을 갖는다는 점에서 NAND3 셀들(도 1b 및 도 1c의 100 및 200)과 다르며, 1핀 하부 소오스/드레인 영역(RX2)은 NAND3 셀들(도 1b 및 도 1c의 100 및 200)의 2핀 하부 소오스/드레인 영역(RX2)보다 좁은 폭을 갖는다. 전술한 바와 같이, 1핀 셀을 형성하는 1핀 하부 소오스/드레인 영역(RX2)은 전술한 1핀 셀의 장점에도 불구하고 설계 및 제조 공정 중 패턴화 하기가 매우 어렵다.
따라서, 1핀 셀들을 포함하는 셀 아키텍쳐를 형성할 때, 대응하는 1핀 셀의 전력 레일에 연결된 수직 전계 효과 트랜지스터의 1핀 하부 소오스/드레인 영역을 피할 필요가 있다.
도 2는 일 실시예에 따른, 셀 아키텍쳐를 형성 또는 구성하기 위해 셀 레이아웃에 복수의 셀들을 배치하는 방법 또는 알고리즘(본 명세서에서 총칭하여 "방법")을 설명하는 흐름도를 도시한다.
도 2를 참조하여 설명된 방법은 도 1a에 도시 된 개략도에 대응하는 적어도 하나의 NAND3 셀을 포함하는 셀 아키텍쳐를 형성하기 위한 셀 레이아웃에서의 셀 배치를 위해 제공된다. 그러나 본 기술적 사상은 이 실시예에 제한되지 않는 대신, 다른 논리 기능들 또는 동작들을 수행하도록 구성된 다른 논리 회로들을 갖는 다른 셀들을 포함하는 셀 아키텍쳐에 적용할 수 있다.
본 명세서에 설명된 실시예들에서 언급된 셀 레이아웃들 및 셀 아키텍쳐들은 본 실시예들에 따른 방법들을 구현하기 위해 컴퓨터 명령 코드들을 실행함으로써 컴퓨터 스크린 상에 그래픽 디스플레이(graphic display)의 형태로 제공될 수 있다. 셀 아키텍쳐는 셀 아키텍쳐에 포함된 복수의 셀들을 사용하여 미리 결정된 하나 이상의 논리 기능들을 수행하도록 설계 및 제조될 수 있다. 이후, 셀의 핀과 같은 요소 또는 구성 요소가 셀 아키텍쳐를 형성하기 위해 셀의 다른 핀 또는 다른 셀과 같은 다른 요소 또는 구성 요소에 인접하게 배치되는 것으로 설명될 때, 셀의 핀과 같은 2개의 요소들 또는 구성 요소들이 셀 아키텍쳐를 형성하기 위해 셀 폭 방향으로 서로 인접하도록 서로 인접하게 배치된다.
도 2를 참조하면, 4개의 P채널 금속 산화물 반도체들 및 4개의 N채널 금속 산화물 반도체들을 포함하는 1핀 NAND3 셀인 제1 셀이 제공되고 원하는 셀 아키텍쳐를 형성하는데 사용되는 셀 레이아웃에 배치된다(S10). 여기서, 본 실시에 따른 제1 셀은 도 1d에 도시 된 NAND3 셀(300)과 동일한 구조체를 가질 수 있다. 따라서, NAND3 셀(300)의 1핀 하부 소오스/드레인 영역(RX2)과 같이, 제1 셀은 제1 셀의 전력 레일에 대응하는 N채널 금속 산화물 반도체(즉, 도 1d의 N채널 금속 산화물 반도체(N1))를 연결하는 1핀 커넥터로서 1핀 하부 소오스/드레인 영역을 포함하고, 이 1핀 하부 소오스/드레인 영역은 좁은 폭을 갖는다. 또한, 제1 셀의 N채널 금속 산화물 반도체의 1핀 하부 소오스/드레인 영역은 제1 셀에 포함된 복수의 핀들 중 하나의 핀 주위에 형성된다. 제1 셀을 구성하는 다른 구성 요소들 또는 요소들은 또한 NAND3 셀(300)을 구성하는 것과 동일한 구조체들을 가질 수 있으므로, NAND3 셀(300)을 구성하는 것과 동일한 구조체들에 대한 중복되는 설명들은 이하에서 생략된다.
다음으로, 셀 아키텍쳐를 형성 또는 구성하기 위한 셀 레이아웃에서 제1 셀에 인접하게 배치될 제2 셀의 특성들은 적어도 제2 셀의 전력 레일에 연결된 제2 셀의 커넥터에 대해 고려되고 결정된다(S20). 이 커넥터는, 후술하는 바와 같이, 제2 셀이 수직 전계 효과 트랜지스터 셀인 경우, 제2 셀에 포함되는 적어도 하나의 수직 전계 효과 트랜지스터의 하부 소오스/드레인 영역일 수 있다. 제2 셀의 특성들은 제2 셀의 커넥터가 형성되는 주위에 적어도 하나의 핀의 위치를 포함할 수 있다.
동작 S20에서 이루어진 결정의 결과에 따라, 제2 셀은 셀 아키텍쳐를 형성하기 위해 셀 레이아웃에서 제1 셀에 인접하게 배치되고, 제2 셀의 커넥터는 제1 셀의 1핀 하부 소오스/드레인 영역과 병합되거나, 제1 셀은 제1 셀의 동일한 논리 기능 또는 동작을 수행하도록 구성된 제3 셀로 대체되고, 적어도 하나의 N채널 금속 산화물 반도체를 대응하는 제3 셀의 전력 레일에 연결하는 적어도 하나의 2핀 커넥터로서, 제3 셀의 적어도 2개의 핀들 주위에 형성되는 적어도 2개의 하부 소오스/드레인 영역을 포함한다(S30).
도 3은 일 실시예에 따라, 원하는 셀 아키텍쳐를 형성하기 위해 복수의 셀들을 셀 레이아웃에 배치하는 상세한 방법을 설명하는 흐름도를 도시한다.
이 방법은 이전 실시예와 동일한 동작으로 시작하며, 즉, 1핀 하부 소오스/드레인 영역 주위에 형성된 대응하는 N채널 금속 산화물 반도체와 제1 셀의 전력 레일을 연결하여 1핀 하부 소오스/드레인 영역을 포함하는 제1 셀을 셀 레이아웃에 배치하고, 제1 셀의 전력 레일은 제1 셀에 포함된 복수의 핀들 중 하나의 핀 주위에 형성된다(S110).
다음으로, 제1 셀과 인접하게 배치될 제2 셀이 제1 셀에 인접하게 배치될 때, 제2 셀의 전력 레일에 연결된 커넥터가 적어도 하나의 핀 주위에 형성되고, 제1 셀의 1핀 하부 소오스/드레인 영역은 제2 셀의 커넥터와 병합될 수 있도록 제1 셀의 하나의 핀과 인접하게 배치되는지 결정된다(S120).
동작 S120에서 긍정적인 결정의 결과에 기초하여, 제2 셀은 제1 셀에 인접하게 배치되어 셀 아키텍쳐를 형성하고(S130), 또한, 제1 셀의 1핀 하부 소오스/드레인 영역과 제2 셀의 커넥터는 병합되고(S140), 병합된 하부 소오스/드레인 영역, 즉, 제2 셀의 커넥터와 병합된 제1 셀의 1핀 하부 소오스/드레인 영역은 셀 아키텍쳐를 제조하는 동안 쉽게 패턴화될 수 있다.
그러나, 동작 S120에서 부정적인 결정의 결과에 기초하여, 제1 셀은 제1 셀과 동일한 논리 기능 또는 동작을 수행하도록 구성된 제3 셀로 대체되고, 대응하는 적어도 하나의 N채널 금속 산화물 반도체를 제3 셀의 전력 레일에 연결하고, 제3 셀의 적어도 2개의 핀들 주위에 형성되는 적어도 2개의 핀 하부 소오스/드레인 영역을 포함한다(S150).
이때, 제3 셀의 적어도 2개의 핀 하부 소오스/드레인 영역은 셀 아키텍쳐의 제조동안 용이한 패터닝을 위해 충분히 넓은 폭을 갖기 때문에 제3 셀의 적어도 2핀 하부 소오스/드레인 영역은 제2 셀의 커넥터와 병합되지 않는다. 여기서, 제3 셀의 적어도 2핀 하부 소오스/드레인 영역은 제3 셀의 적어도 2개의 핀들 주위에 각각 형성된 적어도 하나의 N채널 금속 산화물 반도체의 적어도 2개의 하부 소오스/드레인 영역을 연결하거나 병합함으로써 형성될 수 있다. 본 실시예에 따라, 제1 셀을 대체하는 제3 셀(S150)은 또한, 제1 셀과 같이 동일한 논리 기능 또는 동작을 수행하도록 구성된 NAND3 셀일 수 있다.
본 실시예에 따라, 제2 셀은 적어도 하나의 핀 상에 형성된 적어도 하나의 N채널 금속 산화물 반도체를 수직 전계 효과 트랜지스터 셀의 전력 레일에 연결하기 위해, 적어도 1핀 하부 소오스/드레인 영역이 형성된 적어도 하나의 핀 주위를 포함하는 수직 전계 효과 트랜지스터 셀, 또는, 충전 셀의 전력 레일에 연결되도록 커넥터가 형성되는 충전 셀 주위의 유일한 핀을 포함하는 충전 셀을 각각 포함할 수 있다. 본 실시예에 따라, 충전 셀의 유일한 핀은 더미(dummy) 핀으로서 지칭될 수 있으며, 이는 충전 셀에서 유일한 핀이다.
전술한 바와 같이 제2 셀이 수직 전계 효과 트랜지스터 셀을 포함하는 경우, 교체 동작(S150) 및 후속 비 병합 동작(S160)은 S120 동작에서 부정적인 결정의 결과에 기초하여 수행된다. 즉, 수직 전계 효과 트랜지스터 셀이 제1 셀에 인접하게 배치될때, 적어도 하나의 N채널 금속 산화물 반도체를 수직 전계 효과 트랜지스터 셀의 전력 레일에 연결하는 적어도 하나의 하부 소오스/드레인 영역 주위에 형성되는 수직 전계 효과 트랜지스터 셀의 적어도 하나의 핀은, 셀 아키텍쳐를 형성하기 위해 제1 셀의 하나의 핀에 인접하게 위치되지 않는 것으로 결정한다.
한편, 전술한 바와 같이 제2 셀이 수직 전계 효과 트랜지스터 셀인 경우, 배치 동작(S130) 및 병합 동작(S140)은 S120 동작에서 긍정적인 결정의 결과에 기초하여 수행된다. 여기서, 수직 전계 효과 트랜지스터 셀이 제1 셀에 인접하게 배치될때, 수직 전계 효과 트랜지스터 셀의 적어도 하나의 핀은 주위에 적어도 하나의 N채널 금속 산화물 반도체를 수직 전계 효과 트랜지스터 셀의 전력 레일에 연결하는 적어도 하나의 하부 소오스/드레인 영역이 형성되고, 아래 설명된 도 4에 도시된 바와 같이 셀 아키텍쳐를 형성하기 위해 제1 셀의 적어도 하나의 핀에 인접하게 위치되는 것으로 결정한다.
도 4는 일 실시예에 따라, 1핀 NAND3 셀들이 서로 인접하게 배치되어 셀 아키텍쳐를 형성하는 셀 레이아웃의 평면도를 도시한다.
도 4를 참조하면, 1핀 NAND3 셀인 NAND3 셀(300A) 및 NAND3 셀(300B)이 셀 레이아웃에서 서로 인접하게 배치된다. NAND3 셀(300B)은 도 1d에 도시된 NAND3 셀(300)과 동일한 구조체를 가질 수 있으므로, 중복되는 설명들은 이후 생략한다. 그러나, NAND3 셀(300A)은 후술하는 바와 같이 전력 레일에 연결된 1핀 하부 소오스/드레인 영역의 위치가 NAND3 셀(300B)과 상이하다.
도 4에 도시된 셀 레이아웃에서, 가장 오른쪽 핀(F4A) 주위에 형성되고 전력 레일(M2A)에 연결된 NAND3 셀(300A)의 1핀 하부 소오스/드레인 영역(RX2A)은 가장 왼쪽 핀(F1B)주위에 형성되고 전력 레일(M2B)에 연결된 NAND3 셀(300B)의 하부 소오스/드레인 영역(RX2B)과 병합된다. 따라서, 병합된 1핀 하부 소오스/드레인 영역들(RX2A 및 RX2B)은 셀 아키텍쳐를 제조하는 동안 도 4에 도시된 바와 같이 쉽게 패턴화될 수 있다. 여기서, 전력 레일(M2B)은 또한 도 4에 도시 된 바와 같이 전력 레일(M2A)에 연결될 수 있다. 그러나, 본 실시예에 따르면, 2개의 전력 레일들(M2A 및 M2B)은 서로 연결되지 않을 수 있다.
도 4에 도시 된 바와 같이, NAND3 셀들(300A 및 300B)은 동일한 논리 기능 또는 동작을 수행하도록 구성된 동일한 논리 셀들이다. 그러나, NAND3 셀(300A) 대신, 상이한 논리 기능 또는 동작을 수행하도록 구성된 상이한 논리 셀은 전력 레일들(M2A 또는 M2B)에 연결된 더 넓은 하부 소오스/드레인 영역을 형성하게 하기 위해 이 셀 레이아웃에 배치될 수 있다. 예를 들어, 2핀 인버터 셀의 전력 레일에 연결된 2핀 하부 소오스/드레인 영역을 포함하는 2핀 인버터 셀은 후술하는 도 5에 도시된 바와 같이 NAND3 셀(300B)에 인접하게 배치될 수 있다.
도 5는 일 실시예에 따라, 1핀 NAND3 셀과 2핀 인버터 셀이 셀 아키텍쳐를 형성하기 위해 서로 나란히 배치되는 셀 레이아웃의 평면도를 도시한다.
도 5를 참조하면, 본 실시예에 따라, NAND3 셀(300B) 및 2핀 인버터 셀(400)이 셀 레이아웃에서 서로 인접하게 배치된다. 도 5에 도시된 NAND3 셀(300B)은 각각 도 1d 및 도 4의 NAND3 셀(300, 300B)과 동일한 구조를 갖는 1핀 NAND3 셀일 수 있으므로, 중복되는 설명은 이후 생략한다.
도 5에 도시한 셀 레이아웃에서, 가장 왼쪽 핀(F1B) 주위에 형성되고 전력 레일(M2B)에 연결된 NAND3 셀의 1핀 하부 소오스/드레인 영역(RX2B)은 2개의 핀들(F1A 및 F2A) 주위에 형성되고 전력 레일(M2I)에 연결된 2핀 인버터 셀(400)의 2핀 하부 소오스/드레인 영역(RX2I)과 병합된다. 따라서, 병합된 1핀 하부 소오스/드레인 영역(RX2B) 및 2핀 하부 소오스/드레인 영역(RX2I)은 셀 아키텍쳐를 제조하는 동안 도 5에 도시된 바와 같이 쉽게 패턴화될 수 있다. 여기서, 전력 레일(M2B)은 도 5에 도시된 바와 같이 전력 레일(M2I)에 연결될 수 있다. 그러나, 본 실시예에 따르면, 2개의 전력 레일들(M2B 및 M2I)은 서로 연결되지 않을 수 있다.
한편, 제2 셀이 도 3의 실시예에서 전술한 바와 같이 충전 셀인 경우, 배치 동작(S130) 및 병합 동작(S140)은, 충전 셀이 충전 셀의 전력 레일에 연결되고 더미 핀일 수 있는 충전 셀의 유일한 핀 주위에 형성되는 커넥터를 포함하여 결정하는 것에 기초하여 수행될 수 있고, 충전 셀은 셀 아키텍쳐를 형성하기 위해 도 6에 도시된 바와 같이 셀 레이아웃에서 제1 셀의 하나의 핀에 인접하게 배치될 수 있다.
도 6은 본 실시예에 따라, 1핀 NAND3 셀과 충전 셀이 인접하게 배치되어 셀 아키텍쳐를 형성하는 셀 레이아웃의 평면도를 도시한다.
도 6을 참조하면, NAND3 셀(300B) 및 충전 셀(500)은 셀 레이아웃에서 서로 인접하게 배치된다. NAND3 셀(300B)은 각각 도 1d, 도 4 및 도 5에 도시된 NAND3 셀들(100, 300B)과 동일한 구조체를 갖는 1핀 NAND3 셀들일 수 있으므로, 중복되는 설명들은 이후 생략한다.
도 6에 도시된 셀 레이아웃에서, 가장 왼쪽 핀(F1B) 주위에 형성되고 전력 레일(M2B)에 연결된 NAND3 셀(300B)의 1핀 하부 소오스/드레인 영역(RX2B)은 단 하나의 더미 핀(DF) 주위에 형성되고 전력 레일(M2F)에 연결된 충전 셀(500)의 커넥터(C)와 병합된다. 따라서, 병합된 1핀 하부 소오스/드레인 영역(RX2B) 및 커넥터(C)는 셀 아키텍쳐를 제조하는 동안 도 6에 도시된 바와 같이 쉽게 패턴화될 수 있다. 본 실시예에 따른, 충전 셀(500)의 커넥터(C)는 더미 핀(DF) 상에 형성된 더미 N채널 금속 산화물 반도체의 하부 소오스/드레인 영역일 수 있다. 여기서, 전력 레일(M2B)은 도 6에 도시된 바와 같이 전력 레일(M2F)에 연결될 수 있다. 그러나, 본 실시예에 따라, 2개의 전력 레일들(M2B 및 M2F)은 서로 연결되지 않을 수 있다.
도 3을 다시 참조하면, 동작 S120에서의 부정적인 결정의 결과를 기초로, 즉, 제1 셀에 인접하게 배치될 제2 셀이 제1 셀에 인접하게 배치되면, 제2 셀의 전력 레일에 연결된 커넥터가 형성된 주위에 적어도 하나의 핀은 제1 셀의 하나의 핀에 인접하게 배치되지 않으며, 제1 셀은 제1 셀과 같이 동일한 논리 기능 또는 동작을 수행하도록 구성되는 제3 셀로 대체되고, 제3 셀의 전력 레일에 연결된 적어도 2핀 하부 소오스/드레인 영역을 포함하고 적어도 2개의 핀들 주위에 형성된다(S150). 그러나, 동작 S150은 도 7을 참조하는 실시예에 따라 다른 동작들로 대체될 수 있다.
도 7은 본 실시예에 따라, 원하는 셀 아키텍쳐를 형성하기 위해 복수의 셀들을 셀 레이아웃에 배치하는 다른 방법을 설명하는 흐름도를 도시한다.
본 실시예에 따른 방법에서, 도 3에 도시된 동작들(S110, S120, S130 및 S140)이 반복되므로, 동작들의 설명들은 본 명세서의 간결성을 위해 생략된다. 그러나, 동작들(S150 및 S160)은 도 6에 충전 셀(500)과 같은 충전 셀을 제1 셀에 인접하게 배치하여 제1 셀의 1핀 하부 소오스/드레인 영역과 충전 셀의 커넥터를 병합하는 동작을 포함하고(S170), 실질적으로, 후술될 도 9에 도시된 바와 같이 제2 셀에 인접하게 충전 셀을 배치하고, 제1 셀에 인접하게 충전셀이 배치될 때, 제2 셀의 전력 레일에 연결된 커넥터 주위의 적어도 하나의 핀은 제1 셀의 1핀 하부 소오스/드레인 영역에 인접하게 배치되지 않으며, 제1 셀의 1핀 하부 소오스/드레인 영역은 충전 셀에 인접하게 배치되고, 제2 셀, 충전 셀 및 제1 셀은 셀 아키텍쳐를 형성하기 위해 셀 레이아웃에서 행으로 배열된다(S180).
도 8은 본 실시예에 따라, 셀 레이아웃에서 1핀 NAND3 셀 및 2핀 NAND3 셀이 서로 인접하게 배치되어 셀 아키텍쳐를 형성하기 위한 셀 레이아웃의 평면도를 도시한다.
도 8을 참조하면, 셀 레이아웃에서 1핀 NAND3 셀(300B) 및 2핀 NAND3 셀(300C)은 서로 인접하게 배치된다. 이 셀 레이아웃은 전술한 동작 S30 및 S150에 따라 생성된다. 도 4 내지 도 6에 도시된 NAND3 셀(300B)이 먼저 셀 레이아웃에 배치되고(S10 및 S110), 그 다음, 다른 NAND3 셀(300B)이 NAND3 셀(300B)의 좌측에 NAND3 셀(300B)에 인접하게 배치되며, 2개의 NAND3 셀들(300B들)의 2개의 1핀 하부 소오스/드레인 영역들(RX2B들)은 병합될 수 없는 것으로 결정된다(S20 및 S120). 따라서, 제1 NAND3 셀(300B)은 2핀 셀인 NAND3 셀(300C)로 대체된다(S30 및 S150). 제1 NAND3 셀(300B)을 대체하는 NAND3 셀(300C)은 2핀들 주위에 형성되고 전력 레일(M2C)에 연결된 2핀 하부 소오스/드레인 영역(RX2C)을 포함한다. 이 2핀 하부 소오스/드레인 영역(RX2C)은 1핀 하부 소오스/드레인 영역(RX2B)과 병합되지 않는다(S160).
도 9는 본 실시예에 따라, 1핀 NAND3 셀, 충전 셀 및 다른 1핀 NAND3 셀이 행으로 배치되어 셀 아키텍쳐를 형성하기 위한 셀 레이아웃의 평면도를 도시한다.
도 9를 참조하면, NAND3 셀(300A), 충전 셀(500) 및 NAND3 셀(300B)은 셀 레이아웃에서 행으로 배치된다. 도 9에 도시된 NAND3 셀들(300A 및 300B)은 도 1d 및 도 4 내지 도 6에 도시된 NAND3 셀들(300 및 300B)의 구조체들과 같이 동일한 구조체들 갖는 1핀 NAND3 셀일 수 있고, 도 9에 도시된 충전 셀(500)은 도 6에 도시된 충전 셀과 동일한 구조체를 가질 수 있으므로, 중복되는 설명들은 이후 생략한다.
도 9에 도시된 셀 레이아웃에서, 충전 셀(500)은 가장 왼쪽 핀(F1B)주위에 형성되고 전력 레일(M2B)에 연결된 NAND3 셀(300B)의 1핀 하부 소오스/드레인 영역(RX2B)과 충전 셀(500)의 커넥터(C)를 병합하기 위해 NAND3 셀(300B)에 인접하게 배치된다.
셀 레이아웃은 또한 NAND3 셀(300A)이 충전 셀(500)에 인접하게 배치되어 가장 왼쪽 핀(F1A) 주위에 형성되고 전력 레일(M2A)에 연결된 하부 소오스/드레인 영역(RX2A)과 충전 셀(500)의 커넥터(C) 또는 NAND3 셀(300B)의 1핀 하부 소오스/드레인 영역(RX2B)과 병합되지 않는 것을 도시한다.
도 9에 도시된 셀 레이아웃은 충전 셀(500)을 사용함으로써, 도 8의 NAND3 셀(300C)과 같은 다른 셀로 NAND3 셀(300B)을 대체하지 않고 셀 아키텍쳐를 형성하도록 NAND3 셀(300B)을 유지할 수 있다.
상기 실시예들에 따르면, 패턴화 하기 어려운 1핀 하부 소오스/드레인 영역은 1핀 셀을 포함하는 원하는 셀 아키텍쳐를 설계하기 위한 셀 레이아웃에서 기피될 수 있다.
도 4를 다시 참조하면, 2개의 NAND3 셀들(300A 및 300B)이 서로 인접하게 배치되고 하부 소오스/드레인 영역들(RX2A 및 RX2B)을 병합하여 셀 아키텍쳐를 형성하는 셀 레이아웃을 도시한다.
NAND3 셀(300A)의 하부 소오스/드레인 영역(RX2A)은 NAND3 셀(300A)의 가장 오른쪽 핀(F4A) 주위에 형성되어야 하고, NAND3 셀(300B)의 하부 소오스/드레인 영역(RX2B)은 NAND3 셀(300B)의 가장 왼쪽 핀(F1B) 주위에 형성되는 것에 유의한다. 또한, 도 4의 셀 레이아웃에서 NAND3 셀(300A)은 접지 레일인 전력 레일(M2A)에 연결되고, 실제 핀 영역(RFA2)에 포함되어 가장 오른쪽 핀의 하부에 형성된 하부 소오스/드레인 영역(RX2A)을 가지고, NAND3 셀(300B)은 또한 접지 레일인 전력 레일(M2B)에 연결되고, 실제 핀 영역(RFA2)에 포함되어 가장 왼쪽 핀(F1B)의 하부에 형성된 하부 소오스/드레인 영역(RX2B)갖는 것을 도시한다.
따라서, 본 실시예에 따른, 셀 배치 방법은 실제 핀 영역(RFA1)에서 가장 왼쪽 핀, 실제 핀 영역(RFA2)에서 가장 왼쪽 핀, 실제 핀 영역(RFA1)에서 가장 오른쪽 핀, 및 실제 핀 영역(RFA2)에서 가장 오른쪽 핀의 영역들에 대응되는 셀의 4개의 코너들에서 전력 레일에 연결된 하부 소오스/드레인 영역과 같이, 셀의 전력 레일에 연결된 커넥터의 위치를 결정하는 동작 또는 단계를 포함할 수 있다. 전술한 고려사항은 또한 2개 이상의 논리 셀들을 포함하는 셀 아키텍쳐를 설계하는데 적용될 수 있다.
도 10은 본 실시예에 따라, 복수의 수직 전계 효과 트랜지스터 셀을 셀 레이아웃에 배치하여 각각의 셀들에서 전력 레일에 연결된 하부 소오스/드레인 영역의 위치를 고려하여 셀 아키텍쳐를 형성하는 방법을 도시한다.
도 10을 참조하면, 대응하는 셀의 전력 레일에 연결되고 가장 오른쪽 핀 주위에 형성된 하부 소오스/드레인 영역을 갖는 제1, 제3 및 제5 셀들은 홀수 위치들 즉, 셀 레이아웃에서 셀 폭 방향으로 제1 부분, 제3 부분 및 제5 부분에 배치되고, 대응하는 셀의 전력 레일에 연결되고 가장 왼쪽 핀 주위에 형성된 하부 소오스/드레인 영역을 갖는 제2 및 제4 셀들은 짝수 위치들, 즉, 셀 레이아웃에서 셀 폭 방향으로 제2 위치 및 제4 위치에 배치된다. 이후에, 제1 및 제2 셀들의 하부 소오스/드레인 영역들이 병합되고, 제3 및 제4 셀들의 하부 소오스/드레인 영역들이 병합된다.
도 10은 셀(5)에 인접하게 배치될 셀(6)이 셀(6)의 가장 오른쪽 핀만 유일하게 셀(6)의 전력 레일에 연결된 하부 소오스/드레인 영역을 갖는 것을 더 도시한다. 이 경우, 충전 셀의 전력 레일에 연결된 커넥터를 갖는 충전 셀이 셀(5) 및 셀(6) 사이에 배치될 수 있어 충전 셀의 커넥터가 셀(5)의 하부 소오스/드레인 영역과 병합될 수 있다. 여기서, 충전 셀은 도 6 및 도 9를 참조하여 논의된 동일한 구조를 가질 수 있다.
도 10을 참조하여 설명된 본 실시예에서, 셀들(1 내지 6)의 각각의 하부 소오스/드레인 영역은 1핀 하부 소오스/드레인 영역이다. 그러나, 본 기술적 사상이 이에 제한되는 것은 아니고, 대신, 2개의 병합된 하부 소오스/드레인 영역 중 1개는 대응하는 셀의 2개 이상의 핀들 주위에 형성되고 대응하는 셀의 전력 레일에 연결된 적어도 2핀 하부 소오스/드레인 영역일 수 있다.
전술한 실시예들은 셀의 전력 레일에 연결된 커넥터로서 1핀 하부 소오스/드레인 영역의 배치가 회피되는 셀 아키텍쳐를 형성하기 위해 셀 레이아웃에서 셀 배치를 위한 다양한 방법들을 제공한다.
그러나, 본 기술적 사상은 연결로서 전력 레일에 연결된 하부 소오스/드레인 영역으로 제한되지 않고, 적어도 수직 전계 효과 트랜지스터의 상부 소오스/드레인 영역에 형성된 상부 소오스/드레인 컨택 구조체로 확장될 수 있다. 왜냐하면, 상부 소오스/드레인 컨택 구조체는 커넥터로서 하부 소오스/드레인 영역 대신에 셀의 전력 레일에 연결될 수 있기 때문이다. 이 경우, 상부 소오스/드레인 컨택 구조체는 전력 레일 아래에 형성된 전력 컨택 구조체를 통해 전력 레일에 연결될 수 있다.
도 11a 및 11b는 각각 본 실시예들에 따른, NAND2 회로를 구현하는 2 핀 NAND2 셀 및 1 핀 NAND2 셀의 평면도를 도시한다. 도 11c는 NAND2 회로의 개략도를 도시한다.
도 11a 및 도 11b를 참조하면, 2핀 셀인 NAND2 셀(600) 및 1핀 셀인 NAND2 셀(700)은 도 11c의 NAND2 회로를 구현한 것이다. NAND2 셀(600)은 4개의 핀들(F1 내지 F4) 주위에 형성된 4개의 P채널 금속 산화물 반도체들(P1 내지 P4) 및 4개의 N채널 금속 산화물 반도체들(N1 내지 N4)을 포함하고, NAND2 셀(700)은 3개의 핀들(F1 내지 F3) 주위에 형성된 3개의 P채널 금속 산화물 반도체들(P1 내지 P3) 및 3개의 N채널 금속 산화물 반도체들 (N1 내지 N3)을 포함한다. NAND2 셀(600) 및 NAND2 셀(700)을 구성하는 대부분의 구성 요소들은 NAND2 셀(600) 및 NAND2 셀(700)을 구성하는 구성 요소들의 수 및 위치들을 제외하고는 도 1d의 NAND3 셀(300)에 대해 설명된 것과 유사하므로, 불필요한 설명들은 본 명세서에서 생략된다.
그러나, 도 1d의 NAND3 셀(300)과 비교되는, NAND2 셀(600)은 1핀 하부 소오스/드레인 영역(RX2) 대신, 2개의 핀들(F1 및 F2) 주위에 형성된 2핀 상부 컨택 구조체(CA)가 N채널 금속 산화물 반도체들(N1 및 N2)에 접지 전압을 제공하는 전력 레일(M2)에 연결되는 것을 특징으로 한다. 따라서, 2핀 상부 소오스/드레인 컨택 구조체(CA)는 NAND2 셀(600)의 제조 공정 동안 충분한 폭으로 인해 용이하게 패턴화될 수 있다.
대조적으로, NAND2 셀(700)은 1핀 셀이기 때문에 핀(F1) 주위에 형성되고, N채널 금속 산화물 반도체(N1)에 접지 전압을 제공하는 전력 레일(M2)에 연결된 더 좁은 1핀 상부 소오스/드레인 컨택 구조체(CA)를 가진다. 따라서, NAND2 셀(700)을 포함하는 셀 아키텍쳐가 설계되고 제조될 때, 상부 소오스/드레인 컨택 구조체(CA)를 패턴화하는 것은 매우 어렵다.
이와 같이, 도 4에 도시된 NAND3 셀(300A 및 300B)의 1핀 하부 소오스/드레인 영역들(RX2A 및 RX2B)이 병합되는 것처럼, 아래 설명되는 바와 같이, 2개의 NAND2 셀들을 서로 인접하게 배치하여 원하는 셀 아키텍쳐를 형성하기 위해 2개의 NAND2 셀들의 2개의 1핀 상부 소오스/드레인 컨택 구조체들이 병합되어, 더 넓은 상부 소오스/드레인 컨택 구조체를 제공할 수 있다.
도 12는 본 실시예에 따라, 2개의 1핀 NAND2 셀들이 서로 인접하게 배치되어 셀 아키텍쳐를 형성하는 셀 레이아웃을 도시한다.
도 12를 참조하면, NAND2 셀(700A) 및 NAND2 셀(700B)은 셀 레이아웃에서 서로 인접하게 배치된다. NAND2 셀(700A)은 가장 오른쪽 핀(F3A) 주위에 형성되고 전력 레일(M2A)에 연결된 1핀 상부 소오스/드레인 컨택 구조체(CA1)를 가지고, NAND2 셀(700B)은 가장 왼쪽 핀(F1B) 주위에 형성되고 전력 레일(M2B)에 연결된 또 다른 1핀 상부 소오스/드레인 컨택 구조체(CA2)를 갖는다. 또한, 2개의 1핀 상부 소오스/드레인 컨택 구조체들(CA1 및 CA2)이 병합되어, 병합된 1핀 상부 소오스/드레인 컨택 구조체들(CA1 및 CA2)은 셀 아키텍쳐를 제조하는 동안 쉽게 패턴화될 수 있다. 여기서, 전력 레일(M2B)은 또한 도 12에 도시된 바와 같이 전력 레일(M2A)에 연결될 수 있다. 그러나 본 실시예에 따라, 2개의 전력 레일들(M2A 및 M2B)은 서로 연결되지 않을 수 있다.
전술한 실시예들에 따라, 전력 레일에 연결된 적어도 하나의 1핀 커넥터를 포함한 1핀 셀이 다른 셀의 전력 레일에 연결된 적어도 1핀 커넥터를 포함한 다른 셀에 인접하게 배치되고, 다른 셀의 전력 레일에 연결된 적어도 1핀 커넥터를 포함하는 2개의 커넥터들은 병합되어 더 쉬운 패턴화를 위한 더 넓은 커넥터를 제공하며 병합된 커넥터들은 고밀도 셀 아키텍쳐를 설계 및 제조하기 위해 쉽게 구현된다. 전술한 바와 같이, 본 명세서에서 언급된 커넥터는 하부 소오스/드레인 영역, 상부 소오스/드레인 컨택 구조체 또는 충전 셀을 포함할 수 있다.
전술한 실시예에서, 다른 커넥터들과 병합된 커넥터들는 모두 접지 전압을 제공하는 전력 레일에 연결된다. 그러나, 본 기술적 사상이 이에 제한되는 것은 아니며, 본 기술적 사상은 또한 동일한 커넥터들이 접지 전압과 반대의 전력 전압을 제공하는 전력 레일들에 연결되는 경우에도 적용될 수 있다.
상기 실시예들에서 설명된 방법들은 NAND3 셀들 및 NAND2 셀들의 셀 배치를 위해 제공된다. 그러나, 본 기술적 사상은 또한 원하는 셀 아키텍쳐를 형성하기 위해, 이에 한정되지 않는 오알 앤드 인버터 211(or-and-inverter 211, OAI211) 셀 및 앤드 오알 인버터 21(and-or-inverter 21, AOI21) 셀과 같은 상이한 논리 셀들의 셀 배치에 적용할 수 있다.
전술한 방법들의 동작들 또는 단계들은 컴퓨터 판독 가능 기록 매체 상에 컴퓨터 판독 가능 코드들로서 구현되거나, 전송 매체를 통해 전송될 수 있다. 컴퓨터 판독 가능 기록 매체는 컴퓨터 시스템에 의해 판독 가능한 데이터를 저장할 수 있는 임의의 데이터 저장 장치이다.
컴퓨터 판독 가능 매체의 예들로는 read-only memory(ROM), random-access memory(RAM), compact disc ROM(CDROM), digital versatile disc(DVD), 자기 테이프(magnetic tape), 플로피 디스크(floppy disk) 및 광학 데이터 저장 장치(optical data storage device)를 포함하지만, 이에 제한하는 것은 아니다. 전송 매체는 인터넷 또는 다양한 유형들의 통신 채널을 통해 전송되는 반송파들을 포함할 수 있다. 컴퓨터 판독 가능 기록 매체는 또한 컴퓨터 판독 가능 코드가 분산되는 방식으로 저장되고 실행되도록 네트워크 결합 컴퓨터 시스템들을 통해 분배될 수 있다.
도 13은 본 실시예에 따른, 기술적 사상의 실시예들 중 하나 이상을 구현하도록 구성된 컴퓨터 시스템을 도시한다.
도 13을 참조하면, 전술한 실시예들 중 하나 이상을 구현하는 데 사용되는 컴퓨터 시스템이 도시된다. 컴퓨터(1000)는 적어도 하나의 프로세서(1010) 및 적어도 하나의 메모리(1020)를 포함할 수 있다. 프로세서(1010)는 적어도 하나의 마이크로프로세서(microprocessor)에 의해 구현되는 적어도 하나의 중앙 처리 유닛(central processing unit, CPU)를 포함할 수 있거나, 또는 하나 이상의 전술한 실시예들에서 설명된 전술한 방법들을 실행하는 다양한 수의 하드웨어(hardware), 소프트웨어(software) 및/또는 펌웨어(firmware) 구조체들로서 구현될 수 있다. 메모리(1020)는 random-access memory(RAM), read-only memory(ROM)와 같은 비 휘발성 메모리, 플래시 메모리 또는 이들의 조합을 포함할 수 있다. 또한, 컴퓨터(1000)는 자기 저장소, 광학 저장소 등을 포함하지만, 이에 제한되지 않는, 내부에 고정되거나 컴퓨터(1000)로부터 제거 가능한 저장소(1030)를 포함할 수 있다. 저장소(1030)는 상기 방법들을 구현하고 프로세서(1010)에 의해 실행되도록 메모리(1020)에 로딩되는 컴퓨터 판독 가능 코드들을 저장할 수 있다. 또한, 저장소(1030)는 전술한 실시예들에서 설명된 셀들을 포함하는 복수의 셀들을 포함하는 셀 라이브러리를 포함할 수 있다. 컴퓨터(1000)는 키보드, 마우스, 터치 센서, 카메라, 마이크 등과 같은 입력 인터페이스(1040) 및 하나 이상의 디스플레이들, 스피커, 프린터 등과 같은 출력 인터페이스(1050)를 더 포함할 수 있다. 입력 인터페이스(1040)는 유선 또는 무선 방식으로 상기 방법들 중 하나 이상을 실행하도록 컴퓨터(1000)를 제어하기 위한 사용자 입력을 수신하도록 구성된다. 출력 인터페이스(1050)는 컴퓨터 화면에 디스플레이 형태로 상기 실시예들에서 설명된 복수의 셀들, 셀 레이아웃들 및/또는 셀 아키텍쳐들을 사용자에게 제공할 수 있다. 컴퓨터(1000)는 또한 사용자 입력을 수신할 목적으로 입력 인터페이스(1040) 및/또는 출력 인터페이스(1050)와 결합되거나 분리한 통신 인터페이스(1060)를 포함할 수 있다. 상기 컴퓨터 판독 가능 코드들 및/또는 셀 라이브러리가 외부 저장소에 저장될 때, 유선 또는 무선 방식으로 통신 인터페이스(1060)를 통해 컴퓨터(1000)에서 수신될 수 있다.
전술한 내용은 예시적인 실시예이고 이를 제한하는 것으로 해석되어서는 안 된다. 비록 몇몇 실시예들이 설명되었지만, 당업자는 본 발명의 개념을 실질적으로 벗어나지 않으면서 전술한 실시예들에서 많은 수정이 가능하다는 것을 쉽게 인식할것이다.
100, 200, 300, 300A, 300B, 300C: NAND3 셀
400: 인버터 셀 500: 충전 셀
600, 700, 700A, 700B: NAND2 셀
P1 내지 P6: P채널 금속 산화물 반도체
N1 내지 N6: N채널 금속 산화물 반도체
F1 내지 F6: 핀 DF: 더미 핀
RX1 내지 RX3, RX2A, RX2B, RX2C RX2I: 하부 소오스/드레인 영역
M1, M2, M2A, M2B, M2C, M2F, M2I: 전력 레일
RFA1, RFA2: 실제 핀 영역

Claims (20)

  1. 셀 폭 방향으로 서로 인접하게 배치된 적어도 제1 셀 및 제2 셀을 포함하되,
    상기 제1 셀은 상기 제1 셀의 복수의 핀들 중 일 핀 주위에 형성되고, 상기 제1 셀의 수직 전계 효과 트랜지스터를 상기 제1 셀의 전력 레일에 연결하는 1핀 커넥터(one-fin connector)를 포함하고,
    상기 제2 셀은 상기 제2 셀의 전력 레일에 연결된 커넥터를 포함하고,
    상기 제1 셀의 상기 핀 및 상기 제2 셀의 상기 커넥터는 셀 아키텍쳐에서 상기 셀 폭 방향으로 서로 인접하게 배치되고,
    상기 제1 셀의 상기 1핀 커넥터 및 상기 제2 셀의 상기 커넥터는 서로 병합되는 셀 아키텍쳐.
  2. 제 1항에 있어서,
    상기 제2 셀의 상기 커넥터는 상기 제2 셀의 적어도 하나의 핀 주위에 형성되고, 상기 제2 셀의 적어도 하나의 수직 전계 효과 트랜지스터를 상기 제2 셀의 전력 레일에 연결하는 적어도 1핀 커넥터를 포함하는 셀 아키텍쳐.
  3. 제 2항에 있어서,
    상기 제1 셀의 상기 1핀 커넥터는 상기 제1 셀의 수직 전계 효과 트랜지스터의 1핀 하부 소오스/드레인 영역을 포함하고, 상기 제2 셀의 상기 적어도 1핀 커넥터는 상기 제2 셀의 상기 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 1핀 하부 소오스/드레인 영역을 포함하는 셀 아키텍쳐.
  4. 제 2항에 있어서,
    상기 제1 셀의 상기 1핀 커넥터는 상기 제1 셀의 상기 수직 전계 효과 트랜지스터의 상부 소오스/드레인 영역 상에 형성된 1핀 상부 소오스/드레인 컨택 구조체를 포함하고,
    상기 제2 셀의 상기 적어도 1핀 커넥터는 상기 제2 셀의 상기 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 하나의 상부 소오스/드레인 영역 상에 형성된 적어도 1핀 상부 소오스/드레인 컨택 구조체를 포함하는 셀 아키텍쳐.
  5. 제 2항에 있어서,
    상기 제1 셀 및 상기 제2 셀은 각각 동일한 논리 기능 또는 동작을 수행하도록 구성된 제1 논리 회로 및 제2 논리 회로를 구성하는 셀 아키텍쳐.
  6. 제 2항에 있어서,
    상기 제1 셀 및 상기 제2 셀은 각각 상이한 논리 기능 또는 동작을 수행하도록 구성된 제1 논리 회로 및 제2 논리 회로를 구성하는 셀 아키텍쳐.
  7. 제 2항에 있어서,
    상기 제2 셀의 상기 적어도 하나의 수직 전계 효과 트랜지스터는 게이트 입력 신호를 수신하지 않도록 구성된 적어도 하나의 더미(dummy) 수직 전계 효과 트랜지스터인 셀 아키텍쳐.
  8. 제 1항에 있어서,
    상기 제2 셀의 상기 커넥터는 상기 제2 셀의 유일한 핀인 하나의 핀 주위에 형성된 셀 아키텍쳐.
  9. 제 1항에 있어서,
    제3 셀의 전력 레일에 연결되지 않고 인터널 신호 라우팅(internal signal routing)을 위해 상기 제3 셀의 적어도 하나의 핀 주위에 형성된 적어도 1핀 커넥터를 포함하는 상기 제3 셀을 더 포함하되,
    상기 제3 셀은 상기 제2 셀에 인접하게 배치되고 상기 제3 셀의 적어도 하나의 핀이 상기 셀 아키텍쳐에서 셀 폭 방향으로 상기 제2 셀의 적어도 하나의 핀에 인접하게 배치되는 셀 아키텍쳐.
  10. 제 9항에 있어서,
    상기 제3 셀의 상기 적어도 하나의 핀 및 상기 제2 셀의 유일한 핀은 병합되지 않는 셀 아키텍쳐.
  11. 제 9항에 있어서
    상기 제3 셀은 상기 제3 셀에 포함된 적어도 하나의 수직 전계 효과 트랜지스터를 상기 제3 셀의 상기 전력 레일에 연결하기 위해 상기 제3 셀의 다른 적어도 하나의 핀 주위에 형성된 다른 적어도 1핀 커넥터를 더 포함하되,
    상기 제3 셀의 상기 적어도 하나의 핀은 상기 셀 아키텍쳐에서 상기 셀 폭 방향으로 상기 제3 셀의 적어도 다른 하나의 핀 및 상기 제2 셀의 적어도 하나의 핀 사이에 배치되는 셀 아키텍쳐.
  12. 셀 폭 방향으로 서로 인접하게 배치된 제1 셀 및 제2 셀을 포함하되,
    상기 제1 셀은 상기 제1 셀의 적어도 2개의 핀들 주위에 형성되고, 상기 제1 셀의 적어도 하나의 수직 전계 효과 트랜지스터를 상기 제1 셀의 전력 레일에 연결하는 적어도 2핀 커넥터를 포함하고,
    상기 제2 셀은 상기 제2 셀의 전력 레일에 연결되지 않고 인터널 신호 라우팅을 위한 상기 제2 셀의 적어도 하나의 수직 전계 효과 트랜지스터를 연결하기 위해 상기 제2 셀의 적어도 하나의 핀 주위에 형성된 적어도 1핀 커넥터를 포함하고,
    상기 제1 셀의 적어도 2개의 핀 및 상기 제2 셀의 상기 적어도 하나의 핀은 셀 아키텍쳐에서 상기 셀 폭 방향으로 서로 인접하게 배치된 셀 아키텍쳐.
  13. 제 12항에 있어서,
    상기 제1 셀의 적어도 2핀 커넥터는 상기 제1 셀의 상기 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 2핀 하부 소오스/드레인 영역이고, 상기 제2 셀의 적어도 1핀 커넥터는 상기 제2 셀의 상기 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 1핀 하부 소오스/드레인 영역인 셀 아키텍쳐.
  14. 제 12항에 있어서,
    상기 제1 셀의 상기 적어도 2핀 커넥터는 상기 제1 셀의 상기 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 2개의 상부 소오스/드레인 영역들 상에 형성된 적어도 2핀 상부 소오스/드레인 컨택 구조체이고,
    상기 제2 셀의 적어도 1핀 커넥터는 상기 제2 셀의 상기 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 하나의 상부 소오스/드레인 영역 상에 형성된 적어도 1핀 상부 소오스/드레인 컨택 구조체인 셀 아키텍쳐.
  15. 제1 셀을 셀 레이아웃에 배치하되, 상기 제1 셀은 수직 전계 효과 트랜지스터를 상기 제1 셀의 전력 레일에 연결하고, 상기 제1 셀의 하나의 핀 주위에 형성되는 1핀 커넥터를 포함하고;
    제2 셀의 특성들을 결정하되, 상기 제2 셀은 적어도 하나의 수직 전계 효과 트랜지스터를 상기 제2 셀의 전력 레일에 연결하고, 상기 제2 셀의 적어도 하나의 핀 주위에 형성되는 적어도 1핀 커넥터가 상기 제1 셀에 인접하게 배치되고;
    상기 결정의 결과를 기초로,
    제1 동작은 상기 셀 레이아웃에서 상기 제2 셀이 상기 제1 셀에 인접하게 배치되고, 상기 제1 셀의 상기 1핀 커넥터가 상기 제2 셀의 상기 적어도 1핀 커넥터와 병합되고,
    제2 동작은 상기 제1 셀이 상기 제1 셀의 동일한 논리 기능 또는 동작을 수행하도록 구성된 제3 셀로 대체되고, 상기 제3 셀의 적어도 하나의 수직 전계 효과 트랜지스터를 상기 제3 셀의 전력 레일에 연결하고, 상기 제3 셀의 적어도 2개의 핀들 주위에 형성된 적어도 2핀 커넥터를 포함하고, 또는
    제3 동작은 충전 셀이 상기 제1 셀에 인접하게 배치되고, 상기 충전 셀의 전력 레일에 연결된 커넥터가 상기 제1 셀의 상기 1핀 커넥터와 병합되어 수행하는 것을 포함하는 복수의 수직 전계 효과 트랜지스터들을 포함하는 셀 아키텍쳐를 형성하기 위한 셀 레이아웃에서의 셀 배치 방법.
  16. 제 15항에 있어서,
    상기 충전 셀에서 상기 커넥터는 상기 충전 셀의 유일한 핀 주위에 형성되는 복수의 수직 전계 효과 트랜지스터들을 포함하는 셀 아키텍쳐를 형성하기 위한 셀 레이아웃에서의 셀 배치 방법.
  17. 제 16항에 있어서,
    상기 충전 셀의 상기 커넥터는 게이트 입력 신호를 수신하지 않도록 구성된 더미 수직 전계 효과 트랜지스터의 하부 소오스/드레인 영역을 포함하는 복수의 수직 전계 효과 트랜지스터들을 포함하는 셀 아키텍쳐를 형성하기 위한 셀 레이아웃에서의 셀 배치 방법.
  18. 제 15항에 있어서,
    상기 제1 동작은 결정의 결과에 기초하여 긍정적인 경우 수행되고, 상기 제2 및 제3 동작들 중 하나는 결정의 결과에 기초하여 부정적인 경우 수행되는 복수의 수직 전계 효과 트랜지스터들을 포함하는 셀 아키텍쳐를 형성하기 위한 셀 레이아웃에서의 셀 배치 방법.
  19. 제 18항에 있어서,
    상기 제2 셀에서 상기 적어도 1핀 커넥터는,
    상기 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 1핀 하부 소오스/드레인 영역; 및
    상기 적어도 하나의 수직 전계 효과 트랜지스터의 적어도 하나의 상부 소오스/드레인 영역 상에 형성되고, 상기 제2 셀의 전력 레일에 연결된 적어도 1핀 상부 소오스/드레인 컨택 구조체를 포함하되,
    상기 결정의 결과를 기초로 부정적인 경우 제3 동작이 수행되고,
    상기 방법은 상기 제2 셀, 상기 충전 셀 및 상기 제1 셀이 셀 아키텍쳐를 형성하기 위해 상기 셀 레이아웃에서 셀 폭 방향으로 일렬로 배열되어 상기 충전 셀에 인접하게 상기 제2 셀을 배치하는 것을 더 포함하는 복수의 수직 전계 효과 트랜지스터들을 포함하는 셀 아키텍쳐를 형성하기 위한 셀 레이아웃에서의 셀 배치 방법.
  20. 제 15항에 있어서,
    상기 셀 아키텍쳐는 상기 제1 셀 및 상기 제2 셀을 포함하는 복수의 셀들을 포함하고,
    상기 방법은,
    상기 복수의 셀들 각각은 적어도 1핀 커넥터가 전력 레일에 연결되는 적어도 하나의 핀 주위의 위치를 결정하고;
    상기 제1 셀을 포함하는 제1 셀들을 셀 폭 방향으로 상기 셀 레이아웃의 짝수 위치들에 배치하되, 상기 제1 셀들 각각은, 상기 각각의 제1 셀들의 전력 레일에 연결되고, 적어도 하나의 수직 전계 효과 트랜지스터를 위해 제공되는 가장 왼쪽의 단일 핀 주위에 형성된 1핀 커넥터를 포함하고,
    상기 제2 셀을 포함하는 제2 셀들을 각각의 상기 제2 셀들이 상기 제1 셀들의 2개의 인접한 상기 제1 셀들 사이에 위치하도록 셀 폭 방향으로 셀 레이아웃의 홀수 위치들에 배치하되, 상기 제2 셀들 각각은 상기 각각의 제2 셀의 전력 레일에 연결되고, 적어도 하나의 수직 전계 효과 트랜지스터를 위해 제공되는 가장 오른쪽의 단일 핀 주위에 형성된 1핀 커넥터를 포함하고,
    각각의 상기 각각의 제1 셀들과 인접하게 배치된 상기 제1 셀들의 상기 1핀 커넥터와 상기 각각의 제2 셀들의 상기 적어도 1핀 커넥터를 병합시키는 것을 더 포함하는, 복수의 수직 전계 효과 트랜지스터들을 포함하는 셀 아키텍쳐를 형성하기 위한 셀 레이아웃에서의 셀 배치 방법.
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