JP5630856B2

JP5630856B2 - 半導体装置

Info

Publication number: JP5630856B2
Application number: JP2010027106A
Authority: JP
Inventors: 洋治清水
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2014-11-26
Anticipated expiration: 2030-02-10
Also published as: JP2011165901A

Description

本発明は半導体装置及びその配置配線方法に関し、特に微細な半導体素子及び配線を有する半導体装置に適用して有効な技術に関する。

半導体装置のレイアウトは、半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域にナンドゲート、ノアゲート、フリップフロップ等のプリミティブセルを配置することで行われる。素子形成領域は電源電圧給電用の拡散層（ウェル領域を）とグランド電圧給電用の拡散層を並行して一方向に延在させ、その間に、ＭＯＳトランジスタなどの回路素子を形成するために所定の形状に整形されたｎ型ウェル領域とｐ型ウェル領域が複数個配置され、その上方には多数のゲート配線が形成される。ウェル領域間の接続やゲート配線間の接続には金属配線が用いられる。そのようなレイアウトの半導体装置については例えば特許文献１に記載がある。

特開２００６−２５３３７５号公報

近年、半導体装置を形成する個々の回路セルの小型化は、最小配線ピッチが３２ｎｍのような寸法にまで進展している。そのような小型化が進む中で、半導体装置のレイアウトはセル形成領域に複数配置されたｎ型ウェル領域とｐ型ウェル領域の上に多数のゲート配線を一定のピッチで形成する手法が採用される傾向にある。したがって、ｎ型ウェル領域及びｐ型ウェル領域は一定のピッチで規則的に形成されたゲート配線によって余計なトランジスタが構成されないようにその形状が決定される。ｎ型ウェル領域及びｐ型ウェル領域の形状がＬ字形に屈曲すると屈曲部分にラウンディングを生じ、設計値に対してＭＯＳトランジスタのゲート幅やゲート長に大きな誤差を生じ所要の回路特性を得ことができなくなる場合がある。

そこで、自動配置配線ツールではそのようなＬ字型の屈曲形状が発生する場合にはエラーを発生し、Ｌ字形の屈曲が生じないように配置配線の変更を行うことが必要になる。形状変更は往々にしてウェル領域のパターンの引き回しを増やしたりウェル領域の数を増やしたりすることになり、これによってプリミティブセルのチップ占有面積が増大する場合がある。ウェル領域の数が増えれば製造プロセスにおいてウェル領域に対する露光工程で発生する欠陥密度も増える。また、Ｌ字形を別の形状に変更した場合、往々にしてその形状変更によって回路素子との接続箇所が変更になったり増えたりする場合が想定され、それを複数の金属配線層の配線を多用して行うと、プリミティブセル自体が大きくなり、更にプリミティブセル間を接続するために用いることができる金属配線の本数や層数が制限されることになる。

本発明の目的は、プリミティブセルに用いる金属配線層を増やすことなくプリミティブセルの小型化が実現された半導体装置を提供することにある。

本発明の別の目的は、プリミティブセルを構成するウェル領域の数が低減された半導体装置を提供することにある。

本発明の更に目的は、プリミティブセルに用いる金属配線層を増やすことなくプリミティブセルの小型化を実現することができる半導体装置に配置配線方法を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、素子形成領域に複数の回路素子によってプリミティブセルを構成する場合に、素子形成領域に前記プリミティブセルを構成するために必要な第１導電型の第１半導体ウェル領域及び第２導電型の第２半導体ウェル領域を並列的に複数個形成し、その上に前記素子形成領域の延在方向に一定ピッチで規則的に複数のゲート配線を配置したとき、形成された前記第１半導体ウェル領域及び前記第２半導体ウェル領域にＬ字型に屈曲された形状があるとき、これをＬ字形の屈曲部分を隣のウェル領域に延長してＴ字形の形状とし、延長した部分に、ソース電極とドレイン電極が共に電源ライン又はグランドラインに接続するダミーＭＯＳトランジスタを構成し、また、プリミティブセルを構成する素子の接続を一層の金属配線層の金属配線を用いて行う。

Ｌ字形の屈曲部分を隣のウェル領域に延長してＴ字形に形状変更することはプリミティブセルの面積的拡大を伴わず、ウェル領域の数の縮減にも寄与する。形状変更によって生成されるダミーＭＯＳトランジスタは電源電圧又はグランド電圧をバイパスするだけであるから当該ダミーＭＯＳトランジスタの存在はそのプリミティブセルの所期の機能を変更しない。プリミティブセルを構成する素子の接続に用いる金属配線は一層の金属配線層の金属配線であるから、プリミティブセル間を接続するために利用できる金属配線数及び配線層数に大きな制限を課すことはない。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、プリミティブセルに用いる金属配線層を増やすことなくプリミティブセルの小型化が実現され、プリミティブセルを構成するウェル領域の数の低減に資することができる。

図１は図２のプリミティブセルにおける拡散層の特徴的な構成を、その部分の別の構成と対比するように抜き出して示した回路図である。図２はプリミティブセルの一例としてスキャン機能付きフリップフロップのレイアウト構成を示す平面図である。図３は図２のプリミティブセルにおける拡散層とポリシリコン層のレイアウト構成を抜き出して示した平面図である。図４は図２のプリミティブセルの回路図である。図５は図１に示される特徴的な構成に対比される構成を備えたフリップフロップのレイアウト構成を示す平面図である。図６は図５のプリミティブセルにおける拡散層とポリシリコン層のレイアウト構成を抜き出した構成を示す平面図である。図７は図５のプリミティブセルの回路図である。図８はＬ字形屈曲部分をＴ字形に修正することによるチップ占有面積低減効果を例示する説明図である。図９は４個のＭＯＳトランジスタの直列回路を用いた比較例に係るクロックドインバータの回路構成を示す回路図である。図１０は比較例に係る図９のクロックドインバータのレイアウト構成をプリミティブセルの一部として例示した平面図である。図１１は図１０の比較例に対してウェル領域の数を減らすように修正したクロックドインバータのレイアウト構成をプリミティブセルの一部として例示した平面図である。図１２は図１１に示されるクロックドインバータの回路構成を示す回路図である。図１３は比較例に係る図９のクロックドインバータの別のレイアウト構成をプリミティブセルの一部として例示する平面図である。図１４は図１３の比較例に対してウェル領域の数を減らすように修正したクロックドインバータのレイアウト構成をプリミティブセルの一部として例示した平面図である。図１５は図１４に示されるクロックドインバータの回路構成を示す回路図である。図１６は実施の形態１におけるプリミティブセルを形成するためのレイアウト方法について示したフローチャートである。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜Ｌ形屈曲除外＞
本発明の代表的な実施の形態に係る半導体装置は、半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域に並列的に複数個形成された第１導電型の第１半導体ウェル領域（ＮＷ）及び第２導電型の第２半導体ウェル領域（ＰＷ）と、前記第１半導体ウェル領域及び第２半導体ウェル領域の上で前記素子形成領域の延在方向に一定ピッチで規則的に配置された複数のゲート配線（ＰＳＧ）と、を有する。ダミーゲート配線（ＰＳＧｄｍｙ）として用いられる離間された一対のゲート配線の間は複数の回路素子によって構成されるプリミティブセル（１）の形成領域とされ、
前記プリミティブセルの形成領域において、前記第１半導体ウェル領域及び前記第２半導体ウェル領域はＬ字型に屈曲された形状を除外した形状によって構成され、前記プリミティブセルを構成する素子の接続に用いる金属配線（ＭＬ）には一層の金属配線層が用いられる。

Ｌ字形の屈曲部分が存在せず、且つ、プリミティブセルを構成する素子の接続に用いる金属配線は一層の金属配線層の金属配線であるから、プリミティブセルの面積的拡大を伴わず、プリミティブセル間を接続するために利用できる金属配線数及び配線層数に大きな制限が課されることもない。

〔２〕＜Ｌ形屈曲除外、ダミーＭＯＳ＞
本発明の上記同様の観点による別の実施の形態に係る半導体装置は、半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域に並列的に複数個形成された第１導電型の第１半導体ウェル領域及び第２導電型の第２半導体ウェル領域と、前記第１半導体ウェル領域及び第２半導体ウェル領域の上で前記素子形成領域の延在方向に一定ピッチで規則的に配置された複数のゲート配線と、を有する。ダミーゲート配線として用いられる離間された一対のゲート配線の間は複数の回路素子によって構成されるプリミティブセルの形成領域とされる。前記プリミティブセルの形成領域において、前記第１半導体ウェル領域及び前記第２半導体ウェル領域はＬ字型に屈曲された形状を除外した形状によって構成される。前記プリミティブセルの形成領域において、所定の前記第１半導体ウェル領域又は前記第２半導体ウェル領域には、ソース電極とドレイン電極が共に電源ライン又はグランドラインに接続されたダミーＭＯＳトランジスタ（Ｍ１ｄｍｙ，Ｍ２ｄｍｙ）が構成される。前記プリミティブセルを構成する素子の接続に用いる金属配線には一層の金属配線層が用いられる。

ダミーＭＯＳトランジスタはウェル領域にＬ字形の屈曲部分が発生する場合に当該Ｌ字形の屈曲部分を隣のウェル領域に延長してＴ字形に形状変更することによって形成され、プリミティブセルの面積的拡大を伴わず、ウェル領域の数の縮減にも寄与する。形状変更によって生成されるダミーＭＯＳトランジスタは電源電圧又はグランド電圧をバイパスするだけであるから当該ダミーＭＯＳトランジスタの存在はそのプリミティブセルの所期の機能を変更しない。プリミティブセルを構成する素子の接続に用いる金属配線は一層の金属配線層の金属配線であるから、プリミティブセル間を接続するために利用できる金属配線数及び配線層数に大きな制限を課すことはない。

〔３〕項２の半導体装置において、前記第１半導体ウェル領域は、ｎ型の半導体領域から成り、前記ゲート配線の直下をチャネル領域とするｐチャネル型ＭＯＳトランジスタのｐ型ドレイン電極及びｐ型ソース電極を有する。前記第２半導体ウェル領域は、ｐ型の半導体領域から成り、前記ゲート配線の直下をチャネル領域とするｎチャネル型ＭＯＳトランジスタのｎ型ドレイン電極及びｎ型ソース電極を有する。

〔４〕項３の半導体装置において、所定の前記第１半導体ウェル領域には、ソース電極とドレイン電極が共に電源ラインに接続されたｐチャネル型のダミーＭＯＳトランジスタが構成され、前記ダミーＭＯＳトランジスタを削除したとすれば当該前記第１半導体ウェル領域はその両隣にＬ字形の屈曲を呈して分離される。

〔５〕項３の半導体装置において、所定の前記第２半導体ウェル領域には、ソース電極とドレイン電極が共に電源ラインに接続されたｎチャネル型のダミーＭＯＳトランジスタが構成され、前記ダミーＭＯＳトランジスタを削除したとすれば当該前記第２半導体ウェル領域はその両隣にＬ字形の屈曲を呈して分離される。

〔６〕＜クロックドインバータ＞
本発明の別の観点による半導体装置は、半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域に並列的に複数個形成された第１導電型の第１半導体ウェル領域（ＮＷ）及び第２導電型の第２半導体ウェル領域（ＰＷ）と、前記第１半導体ウェル領域及び第２半導体ウェル領域の上で前記素子形成領域の延在方向に一定ピッチで規則的に配置された複数のゲート配線（ＰＳＧ）と、を有する。ダミーゲート配線（ＰＳＧｄｍｙ）として用いられる離間された一対のゲート配線の間は複数の回路素子によって構成されるプリミティブセル（１０１）の形成領域とされる。前記第1半導体ウェル領域は、ｎ型の半導体領域から成り、前記ゲート配線の直下をチャネル領域とするｐチャネル型ＭＯＳトランジスタのｐ型ドレイン電極及びｐ型ソース電極を有する。前記第２半導体ウェル領域は、ｐ型の半導体領域から成り、前記ゲート配線の直下をチャネル領域とするｎチャネル型ＭＯＳトランジスタのｎ型ドレイン電極及びｎ型ソース電極を有する。前記プリミティブセル形成領域はクロックドインバータ（１０２，１０３）を有する。前記クロックドインバータは、入力信号線としてゲート配線が共通化されたｎチャンネル型及びｐチャンネル型の一対の入力ＭＯＳトランジスタ（Ｍ１１，Ｍ１４）と、相補クロック信号配線としてゲート配線が個別化されたｎチャンネル型及びｐチャンネル型の一対のクロックゲートＭＯＳトランジスタ（Ｍ１２，Ｍ１３）と、一方のクロックゲートＭＯＳトランジスタのゲート配線と入力ＭＯＳトランジスタのゲート配線との間に配置された他方のクロックゲートＭＯＳトランジスタのゲート配線をゲート電極とするダミーＭＯＳトランジスタ（Ｍ３ｄｍｙ，Ｍ４ｄｍｙ）とを有する。前記ダミーＭＯＳトランジスタのソース電極とドレイン電極はそれが形成された第１半導体ウェル領域又は第２半導体領域に並設されたバイパス信号線としての金属配線（ＭＬ＿１１，ＭＬ＿２２）によって接続される。

これによれば、一方のクロックゲートＭＯＳトランジスタが形成されるウェル領域と一方の入力ＭＯＳトランジスタが形成されるウェル領域とは別々のウェル領域とはされずダミーＭＯＳトランジスタを併せて形成される一つのウェル領域として形成される。したがって、ウェル領域の数の縮減が実現されており、ウェル領域に対する露光工程で発生する欠陥密度も低くなる。

〔７〕＜ｐチャンネル型ダミーＭＯＳ＞
項６の半導体装置において、前記クロックドインバータは、電源ラインからグランドラインに向けて直列接続されたｐチャンネル型の第１入力ＭＯＳトランジスタ、ｐチャンネル型のダミーＭＯＳトランジスタ、ｐチャンネル型の第１クロックゲートＭＯＳトランジスタ、ｎチャンネル型の第２クロックゲートＭＯＳトランジスタ、及びｎチャンネル型の第２入力ＭＯＳトランジスタを有する。前記第１入力ＭＯＳトランジスタ、ダミーＭＯＳトランジスタ及び第１クロックゲートＭＯＳトランジスタは共通の第１半導体ウェル領域に形成される。前記第２クロックゲートＭＯＳトランジスタ及び第２入力ＭＯＳトランジスタは第２半導体ウェル領域に形成される。前記第１入力ＭＯＳトランジスタ及び第２入力ＭＯＳトランジスタは入力信号線として共通化された第１ゲート配線を持つ。前記ダミーＭＯＳトランジスタと第２クロックゲートＭＯＳトランジスタは第１のクロック信号線として共通化された第２ゲート配線を持つ。前記第１クロックゲートＭＯＳトランジスタは第１クロック信号線に対して位相反転される第２クロック信号配線としての第３ゲート配線を持つ。前記ダミーＭＯＳトランジスタのソース電極とドレイン電極はそれが形成された第１半導体ウェル領域に並設されたバイパス信号線としての金属配線によって接続される。第１クロックゲートＭＯＳトランジスタのドレインと第２クロックゲートＭＯＳトランジスタのドレインは出力信号線としての金属配線によって接続される。

〔８〕＜ｎチャンネル型ダミーＭＯＳ＞
項６の半導体装置において、前記クロックドインバータは、電源ラインからグランドラインに向けて直列接続されたｐチャンネル型の第１入力ＭＯＳトランジスタ、ｐチャンネル型の第１クロックゲートＭＯＳトランジスタ、ｎチャンネル型の第２クロックゲートＭＯＳトランジスタ、ｎチャンネル型のダミーＭＯＳトランジスタ、及びｎチャンネル型の第２入力ＭＯＳトランジスタを有する。前記第１入力ＭＯＳトランジスタ及び第１クロックゲートＭＯＳトランジスタは共通の第１半導体ウェル領域に形成される。前記第２クロックゲートＭＯＳトランジスタ、ダミーＭＯＳトランジスタ及び第２入力ＭＯＳトランジスタは第２半導体ウェル領域に形成される。前記第１入力ＭＯＳトランジスタ及び第２入力ＭＯＳトランジスタは入力信号線として共通化された第１ゲート配線を持つ。前記ダミーＭＯＳトランジスタと第１クロックゲートＭＯＳトランジスタは第１のクロック信号線として共通化された第２ゲート配線を持つ。前記第２クロックゲートＭＯＳトランジスタは第１クロック信号線に対して位相反転される第２クロック信号配線としての第３ゲート配線を持つ。前記ダミーＭＯＳトランジスタのソース電極とドレイン電極はそれが形成された第２半導体ウェル領域に並設されたバイパス信号線としての金属配線によって接続される。第１クロックゲートＭＯＳトランジスタのドレインと第２クロックゲートＭＯＳトランジスタのドレインは出力信号線としての金属配線によって接続される。

〔９〕＜Ｌ形屈曲のＴ字形形状変更＞
本発明の更に別の実施の形態に係る半導体装置の配置配線をコンピュータ装置を用いて行う方法は、半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域に複数の回路素子によってプリミティブセルを構成する方法であって、半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域に前記プリミティブセルを構成するために必要な複数個の第１導電型の第１半導体ウェル領域及び第２導電型の第２半導体ウェル領域を配置する処理と、前記第１半導体ウェル領域及び第２半導体ウェル領域の上で前記素子形成領域の延在方向に一定ピッチで規則的に複数のゲート配線を配置する処理（Ｓ１１）と、形成された前記第１半導体ウェル領域及び前記第２半導体ウェル領域からＬ字型に屈曲された形状を抽出する処理（Ｓ１２）と、抽出されたＬ字形の屈曲部分を隣のウェル領域に延長してＴ字形に形状変更し、延長した部分を、ソース電極とドレイン電極が共に電源ライン又はグランドラインに接続するダミーＭＯＳトランジスタとする処理（Ｓ１３）と、前記プリミティブセルを構成する素子の接続を一層の金属配線層の金属配線を用いて行う処理（Ｓ１４）と、を含む。

これによれば、Ｌ字形の屈曲部分を隣のウェル領域に延長してＴ字形に形状変更することはプリミティブセルの面積的拡大を伴わず、ウェル領域の数の縮減に寄与する。形状変更によって生成されるダミーＭＯＳトランジスタは電源電圧又はグランド電圧をバイパスするだけであるから当該ダミーＭＯＳトランジスタの存在はそのプリミティブセルの所期の機能を変更しない。プリミティブセルを構成する素子の接続に用いる金属配線は一層の金属配線層の金属配線であるから、プリミティブセル間を接続するために利用できる金属配線数及び配線層数に大きな制限を課すことはない。

〔１０〕項９の半導体装置の配置配線方法において、前記第1半導体ウェル領域は、ｎ型の半導体領域から成り、前記ゲート配線の直下をチャネル領域とするｐチャネル型ＭＯＳトランジスタのｐ型ドレイン電極及びｐ型ソース電極を有する。前記第２半導体ウェル領域は、ｐ型の半導体領域から成り、前記ゲート配線の直下をチャネル領域とするｎチャネル型ＭＯＳトランジスタのｎ型ドレイン電極及びｎ型ソース電極を有する。

〔１１〕項１０の半導体装置の配置配線方法において、所定の前記第１半導体ウェル領域には、ソース電極とドレイン電極が共に電源ラインに接続されたｐチャネル型のダミーＭＯＳトランジスタが構成される。

〔１２〕項１０の半導体装置の配置配線方法において、所定の前記第２半導体ウェル領域には、ソース電極とドレイン電極が共に電源ラインに接続されたｎチャネル型のダミーＭＯＳトランジスタが構成される。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１：プリミティブセルレイアウト》
本発明に係る半導体装置は半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域に所要のプリミティブセルを複数個配置して接続することにより目的とする機能を実現するように構成される。プリミティブセルは、フリップフロップ、セレクタ、加算回路などの論理回路であり、それらはナンド、ノアなどの所要の論理ゲートの組み合わせによって実現され、各論理ゲートはインバータ、クロックドインバータ、トランスファゲートなどの要素回路の接続によって実現されている。

図２にはプリミティブセルの一例としてスキャン機能付きフリップフロップのレイアウト構成が示され、図３には図２のプリミティブセル２における拡散層とポリシリコン層のレイアウト構成を抜き出して示してある。図４は図２のプリミティブセル２の回路図である。図４において、バックゲートからゲートに向かう方向に矢印が付されたｎチャンネル型ＭＯＳトランジスタは、それとは逆向きの矢印がバックゲートに付されたｐチャンネル型ＭＯＳトランジスタと区別されている。図１には図２のプリミティブセルにおける拡散層の特徴的な構成を、その部分の別の構成と対比するように抜き出して示してある。図１に示される特徴的な構成に対比される構成を備えたフリップフロップのレイアウト構成が図５に、図５のプリミティブセルにおける拡散層とポリシリコン層のレイアウト構成を抜き出した構成が図６に、図５のプリミティブセルの回路図が図７に示される。

図２において１は素子形成領域であり、半導体基板の表面において所定高さ及び所定幅を持つ領域である。図２では素子形成領域１の一部だけが図示されており、実際には種々のプリミティブセルを配置したパターンがその紙面の上下左右に配置されている。

素子形成領域１の上下は電源電圧Ｖｄｄとグランド電圧Ｖｓｓの給電ラインに割り当てられ、給電ラインで挟まれた所定高さの間の領域にＭＯＳトランジスタなどの回路素子が構成されている。素子形成領域１に配置されるプリミティブセル２は、第１導電型の第１半導体ウェル領域例えばｎ型ウェル領域ＮＷ、第２導電型の第２半導体ウェル領域例えばｐ型ウェル領域ＰＷ、ゲート絶縁膜を介してｎ型ウェル領域ＮＷとｐ型ウェル領域ＰＷの上で前記素子形成領域の延在方向に一定ピッチで規則的に配置された複数のゲート配線ＰＳＧ、及び第１層目の金属配線層の金属配線ＭＬ１によって構成される。所要の金属配線とウェル領域との接続、所要の金属配線とゲート配線ＰＳＧとの接続はスルーホールに充填されたプラグＰＬＧを用いて行われる。プリミティブセル２の境界にはＭＯＳトランジスタのゲート電極に用いられていないダミーゲート配線ＰＳＧｄｍｙが配置される。

ここでは、最小配線ピッチが３２ｎｍとなるような製造プロセスを適用して製造される半導体装置を想定しており、上述の如く多数のゲート配線は一定のピッチで規則的に並べられる。したがって、ｎ型ウェル領域ＮＷ及びｐ型ウェル領域ＰＷは一定のピッチで規則的に形成されたゲート配線ＰＳＧによって所要のＭＯＳトランジスタが構成されるようにその形状が種々に決定される。図３にはその形状が分かり易く例示されている。

３は電源電圧Ｖｄｄを給電する電源ラインを構成し、４はグランド電圧Ｖｓｓを給電するグランドラインを構成する。ｎ型ウェル領域ＮＷは、前記ゲート配線ＰＳＧの直下をチャネル領域とするｐチャネル型ＭＯＳトランジスタのｐ型ドレイン電極及びｐ型ソース電極を有する。同様に、ｐ型ウェル領域ＰＷは、前記ゲート配線ＰＳＧの直下をチャネル領域とするｎチャネル型ＭＯＳトランジスタのｎ型ドレイン電極及びｎ型ソース電極を有する。特に制限されないが、ｎ型ウェル領域ＮＷ、ｐ型ドレイン電極、ｐ型ソース電極、ｐ型ウェル領域ＰＷ、ｎ型ドレイン電極及びｎ型ソース電極は不純物拡散によって形成される。ゲート配線ＰＳＧは例えばポリシリコンによって形成される。

本実施の形態において、ｎ型ウェル領域ＮＷ及びｐ型ウェル領域ＰＷの形状にはラウンディングを生じ易いＬ字形に屈曲する屈曲部分の発生が回避されている。例えば図２及び図３の領域ＴＡはＬ字形に屈曲する屈曲部分の発生が回避されている。これに対して図５及び図６の領域ＴＢはＬ字形に屈曲する屈曲部分が生じたままになっている。配置配線工程でＬ字形屈曲部分が発生した図５及び図６の場合にはそのレイアウトはエラーとされ、図５及び図６の領域ＴＢは図２及び図３の領域ＴＡのように修正が加えられる。

領域ＴＡとＴＢの関係について図１を中心に更に説明する。図１では電源電圧Ｖｄｄとグランド電圧Ｖｓｓの給電用の金属配線ＭＬ１以外の金属配線は図示を省略してある。

領域ＴＡにおいてｎ型ウェル領域ＮＷ＿１とＮＷ＿２は夫々Ｌ字形に屈曲され、相互に離間されて屈曲部分が対向されている。これに対して修正後の領域ＴＡでは、対向する屈曲部分が相互に延長されてＴ字型のｎ型ウェル領域ＮＷ＿１ｍとＮＷ＿２ｍに形状修正されている。この形状修正によって、ゲート配線ＰＳＧ＿１とｎ型ウェル領域ＮＷ＿１ｍとの間にｐチャンネル型のダミーＭＯＳトランジスタＭ１ｄｍｙが形成され、ゲート配線ＰＳＧ＿２とｎ型ウェル領域ＮＷ＿２ｍとの間にｐチャンネル型のダミーＭＯＳトランジスタＭ２ｄｍｙが形成される。ウェル領域の形状修正によって形成されるダミーＭＯＳトランジスタＭ１ｄｍｙ，Ｍ２ｄｍｙは直列接続形態で単に電源電圧Ｖｄｄの電源ライン３をバイパスする機能を有するだけで、プリミティブセル２の本来の論理機能を変更するものではない。この点については領域ＴＢを領域ＴＡに修正する前の図７と修正後の図４とを比べても明らかである。図７及び図４においてＤＡＴＡはデータ、ＣＬＫはデータラッチ動作の同期クロック、ＳＩＮはスキャン入力信号、ＳＭＣはスキャンモードの制御クロック、Ｑは出力信号である。

このように、Ｌ字型の屈曲部分をＴ字形に変更するための拡散層としてのウェル領域の形状変更はプリミティブセル２の本来の論理機能を変更しないように考慮されており、特に拡散層の延長によって形成されるダミーＭＯＳトランジスタが電源ライン３又はグランドライン４をバイパスするＭＯＳトランジスタとなるように拡散層の延長を行うことが、処理の統一性若しくは簡易性、並びに機能障害を生じさせないという点で最も優れていると考えられる。拡散層ＮＷにｐチャンネル型のダミーＭＯＳトランジスタを形成する場合は電源ラインをバイパスさせ、拡散層ＰＷにｎチャンネル型のダミーＭＯＳトランジスタを形成する場合はグランドラインをバイパスさせればよい。

上記レイアウト構成によれば以下の作用効果を得る。

（１）ダミーＭＯＳトランジスタＭ１ｄｍｙ，Ｍ２ｄｍｙはウェル領域ＮＷにＬ字形の屈曲部分が発生する場合に当該Ｌ字形の屈曲部分を隣のウェル領域に延長してＴ字形に形状変更することによって形成され、プリミティブセル２の面積的拡大を伴わず、ウェル領域の数の縮減にも寄与する。

（２）形状変更によって生成されるダミーＭＯＳトランジスタＭ１ｄｍｙ，Ｍ２ｄｍｙは電源電圧（又はグランド電圧）をバイパスするだけであるから当該ダミーＭＯＳトランジスタＭ１ｄｍｙ，Ｍ２ｄｍｙの存在はそのプリミティブセルの所期の論理機能を変更しない。

（３）プリミティブセル２を構成する素子の接続に用いる金属配線ＭＬ１は一層の金属配線層の金属配線であるから、プリミティブセル２間を接続するために利用できる金属配線数及び配線層数に大きな制限が課されることはない。

（４）したがって、論理機能上は余計であるが論理機能に対する影響のいなダミーＭＯＳトランジスタを追加することにより、ゲート配線の均等性を満たし、ウェル領域に不所望なラウンディングを生じさせず、プリミティブセルのチップ占有面積の増大を抑制し、更にプリミティブセル間の接続容易性を保証することができる。例えばゲート配線を均一化したときＬ字形屈部を発生させないために上述の電源又はグランドをバイパスするダミーＭＯＳトランジスタを追加する技術を採用した場合は、それ以外の手段を講ずる場合に比べて、図８のようにプリミティブセルの面積を削減することができる。それ以外の手段とは例えばプリミティブセル内で使用する金属配線の層数及び本数を増やすことである。図８ではセレクタの場合とフリップフロップ（ＦＦ）の場合が例示され、セレクタの場合に１１は本実施の形態による手法を採用したときのチップ占有面積、１２はその他の手段を講じたときのチップ占有面積を示し、フリップフロップの場合に１３は本実施の形態による手法を採用したときのチップ占有面積、１４はその他の手段を講じたときのチップ占有面積を示す。何れの場合も本実施の形態による手法を採用したときの方が大凡２０％程度面積が削減される。

《実施の形態２：レイアウト方法》
実施の形態１におけるプリミティブセル１０１を形成するためのレイアウト方法について説明する。このレイアウト方法は図１６に例示されるように半導体装置の設計方法に含まれる一つの設計工程とされ、例えば、ＥＤＡツール（Electronic Design Automation：電子機器、半導体など電気系の設計作業を自動化し支援するためのコンピュータ装置などを構成するソフトウェア及びハードウェア）を用いて行われる。半導体装置の設計工程は、例えばフロアプランに従って半導体装置の機能レベルの論理設計を行う工程(Ｓ１)、論理設計された機能を実現する回路レベルの設計を行う工程(Ｓ２)、回路設計された回路を半導体チップのレイアウト上の配置と配線を設計する工程(Ｓ３)、配置配線結果などに対する回路レベル及び機能レベルの検証を行う工程(Ｓ４)などに大別される。

プリミティブセルに着目した場合、配置配線を行う工程（Ｓ３）には、半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域に前記プリミティブセルを構成するために必要なｐ型ウェル領域、ｎ型ウェル領域を並列的に複数個配置する処理(Ｓ１０)と、前記ｐ型ウェル領域及びｎ型ウェル領域の上で前記素子形成領域の延在方向に一定ピッチで規則的に複数のゲート配線を配置する処理(Ｓ１１)と、形成された前記ｐ型ウェル領域及びｎ型ウェル領域に対してデザインルールチェック（ＤＲＣ）を行ってＬ字型に屈曲された形状を抽出する処理(Ｓ１２)と、抽出されたＬ字形の屈曲部分を隣のウェル領域に延長してＴ字形に形状変更する処理（Ｓ１３）と、前記プリミティブセルを構成する素子の接続を一層の金属配線層の金属配線を用いて行う処理(Ｓ１４)とを含み、ステップＳ１３で延長した部分には、ソース電極とドレイン電極が共に電源ライン又はグランドラインに接続するダミーＭＯＳトランジスタを構成する。配置配線されたプリミティブセルに対しては回路動作を確認する処理（Ｓ１５）が行われ、追加されたダミーＭＯＳトランジスタによる影響のないことを追認する。上記Ｓ１１からＳ１４までの配置配線の処理は、例えばＥＤＡツールにより自動的に実行することが可能である。

《実施の形態３：クロックドインバータ》
第３の実施の形態として種々のプリミティブセルを構成するために用いられる論理回路を構成する要素部品としてのクロックドインバータについて説明する。

本実施の形態との比較例として図９には４個のＭＯＳトランジスタの直列回路を用いたクロックドインバータの回路構成が示される。同図に示されるクロックドインバータは、電源電圧Ｖｄｄとグランド電圧Ｖｓｓとの間にｐチャンネル型の入力ＭＯＳトランジスタＭ１１１及びクロックゲートＭＯＳトランジスタＭ１２と、ｎチャンネル型のクロックゲートＭＯＳトランジスタＭ１３と入力ＭＯＳトランジスタＭ１４とが直列に接続され、ＭＯＳトランジスタＭ１１とＭ１４のゲートに信号入力端子ＩＮが結合され、ＭＯＳトランジスタＭ１２のゲートに反転クロック端子φｂが接続され、ＭＯＳトランジスタＭ１３のゲートに非反転クロック端子φが接続され、ＭＯＳトランジスタＭ１２とＭ１３のコモンドレインに出力端子ＯＵＴが結合される。反転クロック端子φｂがローレベルで非反転クロック端子φがハイレベルのとき入力端子ＩＮの論理値が反転されて出力端子ＯＵＴに出力され、反転クロック端子φｂがハイレベルで非反転クロック端子φがローレベルのとき出力端子ＯＵＴが高出力インピーダンス状態にされる。

図１０には比較例に係る図９のクロックドインバータのレイアウト構成がプリミティブセルの一部として例示される。ＭＯＳトランジスタＭ１１はｎ型ウェル領域ＮＷ＿１１とゲート配線ＰＳＧ＿１１との交差部分に形成され、ＭＯＳトランジスタＭ１２はｎ型ウェル領域ＮＷ＿１２とゲート配線ＰＳＧ＿１３との交差部分に形成され、ＭＯＳトランジスタＭ１３はｐ型ウェル領域ＰＷ＿１３とゲート配線ＰＳＧ＿１２との交差部分に形成される。ＭＬ＿１１はＭＯＳトランジスタＭ１１とＭ１２を接続する金属配線、ＭＬ＿１２はＭＯＳトランジスタＭ１２とＭ１３とを接続する金属配線である。同図より明らかなように、クロックドインバータを構成するために３個のウェル領域ＮＷ＿１１，ＮＷ＿１２，ＰＷ＿１３が必要にされている。

図１１には図１０の比較例に対してウェル領域の数を減らすように修正したクロックドインバータ１０２のレイアウト構成がプリミティブセル１０１の一部として例示される。図１１のレイアウトは、図１０に対してウェル領域ＮＬ＿１２とＮＷ＿１１を相互に対抗する方向に延長して接続し、１つのｎ型ウェル領域ＮＷ＿１０とし、このウェル領域ＮＷ＿１０とゲート配線ＰＳＧ＿１２の交差部分にｐチャンネル型のダミーＭＯＳトランジスタＭ３ｄｍｙが構成される点が相違する。金属配線ＭＬ＿１１はそのまま残しておく。その他の構成は図１０と同じであるから同一構成要素には同一符号を付してその詳細な説明を省略する。

尚、ｐチャンネル型ＭＯＳトランジスタのソース電極及びドレイン電極はｎ型ウェル領域のｐ型拡散層によって実現され、ｎチャンネル型ＭＯＳトランジスタのソース電極及びドレイン電極はｐ型ウェル領域のｎ型拡散層によって実現され、ＭＯＳトランジスタのゲート電極はゲート配線ＰＳＧによって構成され、拡散層の間の接続やゲート配線の間の接続などに用いる金属配線は１層の金属配線層に限定している点などについては実施の形態１の場合と同様であり、その詳細な説明は省略する。

図１２には図１１に示されるクロックドインバータ１０２の回路構成が示される。この回路構成からも明らかなように、ＭＯＳトランジスタＭ１１とＭ１２の間にダミーＭＯＳトランジスタＭ３ｄｍｙが配置され、当該ＭＯＳトランジスタＭ３ｄｍｙのドレイン電極とソース電極が金属配線ＭＬ＿１１によって短絡されている。したがって、クロックドインバータ１０２の論理動作は図９のクロックドインバータと全く代わりなく、クロックドインバータ１０２は論理機能上図９のクロックドインバータと等価である。

これによれば、ｐチャンネル型の入力ゲートＭＯＳトランジスタＭ１１が形成されるウェル領域とｐチャンネル型のクロックゲートＭＯＳトランジスタＭ１２が形成されるウェル領域とは別々のウェル領域とはされずダミーＭＯＳトランジスタＭ３ｄｍｙが併せて形成される一つのウェル領域ＰＷ＿１０に形成される。したがって、図１０に比べてウェル領域の数が縮減されることになり、ウェル領域に対する露光工程で発生する欠陥密度も低くなる。

図１３には比較例に係る図９のクロックドインバータの別のレイアウト構成がプリミティブセルの一部として例示される。ＭＯＳトランジスタＭ１１はｎ型ウェル領域ＮＷ＿２３とゲート配線ＰＳＧ＿２１との交差部分に形成され、ＭＯＳトランジスタＭ１２はｎ型ウェル領域ＮＷ＿２３とゲート配線ＰＳＧ＿２２との交差部分に形成され、ＭＯＳトランジスタＭ１３はｐ型ウェル領域ＰＷ＿２１とゲート配線ＰＳＧ＿２３との交差部分に形成される。ＭＬ＿２１はＭＯＳトランジスタＭ１２とＭ１３を接続する金属配線、ＭＬ＿２２はＭＯＳトランジスタＭ１３とＭ１４とを接続する金属配線である。同図より明らかなように、クロックドインバータを構成するために３個のウェル領域ＮＷ＿２１，ＮＷ＿２２，ＰＷ＿２３が必要にされている。

図１４には図１３の比較例に対してウェル領域の数を減らすように修正したクロックドインバータ１０３のレイアウト構成がプリミティブセル１０１の一部として例示される。図１４のレイアウトは、図１３に対してウェル領域ＰＬ＿２１とＰＷ＿２２を相互に対抗する方向に延長して接続し、１つのｐ型ウェル領域ＰＷ＿２０とし、このウェル領域ＰＷ＿２０とゲート配線ＰＳＧ＿２２の交差部分にｎチャンネル型のダミーＭＯＳトランジスタＭ４ｄｍｙを構成する点が相違する。金属配線ＭＬ＿２２はそのまま残しておく。その他の構成は図１３と同じであるから同一構成要素には同一符号を付してその詳細な説明を省略する。

図１５には図１４に示されるクロックドインバータ１０３の回路構成が示される。この回路構成からも明らかなように、ＭＯＳトランジスタＭ１３とＭ１４の間にダミーＭＯＳトランジスタＭ４ｄｍｙが配置され、当該ＭＯＳトランジスタＭ４ｄｍｙのドレイン電極とソース電極が金属配線ＭＬ＿２２によって短絡されている。したがって、クロックドインバータ１０３の論理動作は図９のクロックドインバータと全く代わりなく、クロックドインバータ１０３は論理機能上図９のクロックドインバータと等価である。

これによれば、ｎチャンネル型のクロックゲートＭＯＳトランジスタＭ１３が形成されるウェル領域とｎチャンネル型の入力ＭＯＳトランジスタＭ１４が形成されるウェル領域とは別々のウェル領域とはされずダミーＭＯＳトランジスタＭ４ｄｍｙが併せて形成される一つのウェル領域ＰＷ＿２０に形成される。したがって、図１３に比べてウェル領域の数が縮減されることになり、ウェル領域に対する露光工程で発生する欠陥密度も低くなる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

本明細書においてＭＯＳトランジスタとは絶縁ゲート型電界効果トランジスタを広く意味し、ゲート絶縁膜が酸化膜である構成に限定することを意味するものではない。

プリミティブセルはスキャン機能付きのフリップフロップに限定されず、本発明はその他種々のプリミティブセルに適用可能である。プリミティブセルの論理規模若しくは機能レベルについても適宜決定されればよい。Ｌ字形の屈曲部分を他のウェル領域に接続することによって形成されるダミーＭＯＳトランジスタの数は上記実施の形態に例示される直列２個に限定されず、１個の場合もあれば３個以上になる場合も当然あり得る。

また、クロックドインバータはナンド又はノアなどの論理ゲートを構成するために複合された回路要素として含まれる場合もある。要するに、ダミーＭＯＳトランジスタが挿入される前記クロックドインバータは、入力信号線としてゲート配線が共通化されたｎチャンネル型及びｐチャンネル型の一対の入力ＭＯＳトランジスタと、相補クロック信号配線としてゲート配線が個別化されたｎチャンネル型及びｐチャンネル型の一対のクロックゲートＭＯＳトランジスタと、一方のクロックゲートＭＯＳトランジスタのゲート配線と入力ＭＯＳトランジスタのゲート配線との間に配置された他方のクロックゲートＭＯＳトランジスタのゲート配線をゲート電極とするダミーＭＯＳトランジスタとを備えれば良く、前記ダミーＭＯＳトランジスタのソース電極とドレイン電極はそれが形成された第１半導体ウェル領域又は第２半導体領域に並設されたバイパス信号線としての金属配線によって接続されることになる。

２プリミティブセル
１素子形成領域
Ｖｄｄ電源電圧
Ｖｓｓグランド電圧
ＮＷ第１導電型の第１半導体ウェル領域としてのｎ型ウェル領域
ＰＷ第２導電型の第２半導体ウェル領域としてのｐ型ウェル領域
ＰＳＧゲート配線
ＭＬ１金属配線
ＰＬＧプラグ
ＰＳＧｄｍｙダミーゲート配線
３電源電圧Ｖｄｄを給電する電源ライン
４グランド電圧Ｖｓｓを給電するグランドライン
ＴＡＬ字形に屈曲する屈曲部分の発生が回避されてた部分
ＴＢＬ字形に屈曲する屈曲部分が生じたままになっている部分
ＮＷ＿１、ＮＷ＿２Ｌ字形に屈曲されたｎ型ウェル領域
ＮＷ＿１ｍ及びＮＷ＿２ｍ形状修正されたＴ字型のｎ型ウェル領域
Ｍ１ｄｍｙ，Ｍ２ｄｍｙ電源ラインにバイパスされたダミーＭＯＳトランジスタ
Ｍ１１１入力ＭＯＳトランジスタ
Ｍ１２クロックゲートＭＯＳトランジスタ
Ｍ１３クロックゲートＭＯＳトランジスタ
Ｍ１４入力ＭＯＳトランジスタ
ＩＮ信号入力端子
φｂ反転クロック端子
φ 非反転クロック端子
ＯＵＴ出力端子
１０２クロックドインバータ
ＮＷ＿１０ｎ型ウェル領域
ＰＳＧ＿１２ゲート配線
ＭＬ＿１１金属配線
Ｍ３ｄｍｙダミーＭＯＳトランジスタ
１０３クロックドインバータ
ＰＷ＿２０ｐ型ウェル領域
ＰＳＧ＿２２ゲート配線
Ｍ４ｄｍｙダミーＭＯＳトランジスタ
ＭＬ＿２２金属配線

Claims

半導体基板の表面において所定高さ及び所定幅を持つ素子形成領域に並列的に複数個形成された第１導電型の第１半導体ウェル領域及び第２導電型の第２半導体ウェル領域と、
前記第１半導体ウェル領域及び第２半導体ウェル領域の上で前記素子形成領域の延在方向に一定ピッチで規則的に配置された複数のゲート配線と、を有し、
ダミーゲート配線として用いられる離間された一対のゲート配線の間は複数の回路素子によって構成されるプリミティブセルの形成領域とされ、
前記第1半導体ウェル領域は、ｎ型の半導体領域から成り、前記ゲート配線の直下をチャネル領域とするｐチャネル型ＭＯＳトランジスタのｐ型ドレイン電極及びｐ型ソース電極を有し、
前記第２半導体ウェル領域は、ｐ型の半導体領域から成り、前記ゲート配線の直下をチャネル領域とするｎチャネル型ＭＯＳトランジスタのｎ型ドレイン電極及びｎ型ソース電極を有し、
前記プリミティブセル形成領域はクロックドインバータを有し、
前記クロックドインバータは、入力信号線としてゲート配線が共通化されたｎチャンネル型及びｐチャンネル型の一対の入力ＭＯＳトランジスタと、相補クロック信号配線としてゲート配線が個別化されたｎチャンネル型及びｐチャンネル型の一対のクロックゲートＭＯＳトランジスタと、一方のクロックゲートＭＯＳトランジスタのゲート配線と入力ＭＯＳトランジスタのゲート配線との間に配置された他方のクロックゲートＭＯＳトランジスタのゲート配線をゲート電極とするダミーＭＯＳトランジスタとを有し、
前記ダミーＭＯＳトランジスタのソース電極とドレイン電極はそれが形成された第１半導体ウェル領域又は第２半導体ウェル領域に並設されたバイパス信号線としての金属配線によって接続される、半導体装置。
前記クロックドインバータは、電源ラインからグランドラインに向けて直列接続されたｐチャンネル型の第１入力ＭＯＳトランジスタ、ｐチャンネル型のダミーＭＯＳトランジスタ、ｐチャンネル型の第１クロックゲートＭＯＳトランジスタ、ｎチャンネル型の第２クロックゲートＭＯＳトランジスタ、及びｎチャンネル型の第２入力ＭＯＳトランジスタを有し、
前記第１入力ＭＯＳトランジスタ、ダミーＭＯＳトランジスタ及び第１クロックゲートＭＯＳトランジスタは共通の第１半導体ウェル領域に形成され、
前記第２クロックゲートＭＯＳトランジスタ及び第２入力ＭＯＳトランジスタは第２半導体ウェル領域に形成され、
前記第１入力ＭＯＳトランジスタ及び第２入力ＭＯＳトランジスタは入力信号線として共通化された第１ゲート配線を持ち、
前記ダミーＭＯＳトランジスタと第２クロックゲートＭＯＳトランジスタは第１のクロック信号線として共通化された第２ゲート配線を持ち、
前記第１クロックゲートＭＯＳトランジスタは第１クロック信号線に対して位相反転される第２クロック信号配線としての第３ゲート配線を持ち、
前記ダミーＭＯＳトランジスタのソース電極とドレイン電極はそれが形成された第１半導体ウェル領域に並設されたバイパス信号線としての金属配線によって接続され、
第１クロックゲートＭＯＳトランジスタのドレインと第２クロックゲートＭＯＳトランジスタのドレインは出力信号線としての金属配線によって接続される、請求項１記載の半導体装置。
前記クロックドインバータは、電源ラインからグランドラインに向けて直列接続されたｐチャンネル型の第１入力ＭＯＳトランジスタ、ｐチャンネル型の第１クロックゲートＭＯＳトランジスタ、ｎチャンネル型の第２クロックゲートＭＯＳトランジスタ、ｎチャンネル型のダミーＭＯＳトランジスタ、及びｎチャンネル型の第２入力ＭＯＳトランジスタを有し、
前記第１入力ＭＯＳトランジスタ及び第１クロックゲートＭＯＳトランジスタは共通の第１半導体ウェル領域に形成され、
前記第２クロックゲートＭＯＳトランジスタ、ダミーＭＯＳトランジスタ及び第２入力ＭＯＳトランジスタは第２半導体ウェル領域に形成され、
前記第１入力ＭＯＳトランジスタ及び第２入力ＭＯＳトランジスタは入力信号線として共通化された第１ゲート配線を持ち、
前記ダミーＭＯＳトランジスタと第１クロックゲートＭＯＳトランジスタは第１のクロック信号線として共通化された第２ゲート配線を持ち、
前記第２クロックゲートＭＯＳトランジスタは第１クロック信号線に対して位相反転される第２クロック信号配線としての第３ゲート配線を持ち、
前記ダミーＭＯＳトランジスタのソース電極とドレイン電極はそれが形成された第２半導体ウェル領域に並設されたバイパス信号線としての金属配線によって接続され、
第１クロックゲートＭＯＳトランジスタのドレインと第２クロックゲートＭＯＳトランジスタのドレインは出力信号線としての金属配線によって接続される、請求項１記載の半導体装置。