JP5292005B2

JP5292005B2 - 半導体集積回路

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Publication number: JP5292005B2
Application number: JP2008182689A
Authority: JP
Inventors: 俊文植村
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-07-14
Filing date: 2008-07-14
Publication date: 2013-09-18
Anticipated expiration: 2028-07-14
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Description

本発明は、半導体集積回路に関する。

ゲートアレイやセルベースＩＣ（スタンダードセル）など、セミカスタムＩＣと呼ばれる半導体集積回路（ＬＳＩ）が普及してきている。セルベースＩＣは、２入力ＮＡＮＤ、インバータ、Ｆｌｉｐ−Ｆｌｏｐ等の論理を実現するための基本論理セルを、ウェル（基板）に配置することによって、所望の回路を実現している。セルベースＩＣは、基本論理セルが配置される領域と配置されない領域とが混在している。

半導体集積回路を製造する工程のひとつとして、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）が用いられている。ＣＭＰでは、物理的および化学的にウェハ表面を研磨して、ウェハ表面を平坦化している。セルベースＩＣのように、局所的なパターン密度に差異がある領域がウェハ表面に存在する場合、研磨の後のウェハ表面が水平にならず、したがって、研磨された膜の膜厚が均一にならないことがある。

基本論理セルの配置されていない部分に発生するウェルの隙間を埋め、拡散層およびポリシリコンの局所的な密度を均等にすることなどを目的として、ダミーセルを配置する技術が知られている。

一般的に、このようなセルベースＩＣは、基本論理セルやダミーセルに関する情報が登録されたセルライブラリを使用して設計される。セルベースＩＣの設計におけるレイアウト設計では、セルライブラリ内の遅延情報や物理セルレイアウト情報等を使用して、まず所望の回路性能を満たすように基本論理セルの配置を行う。そして、その基本論理セルの配置後に、基本論理セルを配置しなかった隙間へ、ダミーセルを配置している。

セルベースＩＣなどの半導体集積回路は、多数の論理回路を含み、それらの論理回路には、一般的に少なくとも１つのトランジスタが備えられている。半導体集積回路の微細化に伴って、論理回路を構成するトランジスタの特性が、その論理回路のレイアウトパターンの形状や配置状態などに依存して変化してしまうことがある。

例えば、セルベースＩＣにおいては、ダミーセルがウェルだけでなく、局所的な密度を均等にするための拡散層や、ポリシリコンのダミーパターンを有している場合が多い。配置された基本論理セル周辺のレイアウトパターンによって、基本論理セルの電気特性が変動し、セルライブラリに登録されている電気特性と乖離することがある。

このように、基本論理セルがランダムに配置されるなど、レイアウトパターンが領域によって大きく異なっている半導体集積回路は、そのレイアウトパターンの違いに起因してトランジスタの特性が変動することがある。そのようなトランジスタの特性の変動を抑えるため、例えば、基本論理セルを配置する規則に制約を与える技術や、基本論理セルのライブラリを作成する時に、レイアウトパターンの形状に起因するトランジスタの特性の変動分をマージンとして組み込む技術などが知られている。上述のようなトランジスタの特性の変動を抑える技術は、半導体集積回路の面積の増加や、性能劣化などの不具合を引き起こすことがある。

また、近年では、光近接効果による配線幅のばらつきが元の配線幅に対して大きくなっているため、トランジスタ特性に影響をおよぼしている。そのため、トランジスタのゲートポリシリコンに対して、ＯＰＣ（ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉｏｎ：光近接効果補正）処理が行われる。ＯＰＣ処理は、近接する配線間の距離から光近接効果を予測し、変動後の配線幅が本来の設計値と同じになるように配線のレイアウトデータを補正するものである。ダミーセルがウェルだけでなく、局所的な密度を均等にするための拡散層や、ポリシリコンのダミーパターンを有している場合、基本論理セルの周辺パターンが複雑になる。その周辺パターンが複雑であればあるほど、ＯＰＣによる補正は困難であり、ＴＡＴ（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）がかかってしまう。

ダミーセルを有する半導体集積回路において、周辺レイアウトパターンに依存した基本論理セルの電気特性変動を抑える技術が知られている（例えば、特許文献１、２参照）。図１は、特許文献１（特開２００４−２８８６８５号公報）に記載の半導体集積回路における、ダミーセル１０１の構成を示す平面図である。図１に示されているように、ダミーセル１０１は、Ｎウェル１０８と、Ｐウェル１０９と、ゲートポリシリコン１０５と、接続コンタクト１０６と、メタル電源配線１０７とを含んでいる。

図２は、ダミーセル１０１を有する半導体集積回路の構成を示す平面図である。その半導体集積回路は、ランダムに配置された複数の基本論理セル１０２を含んでいる。図２に示されているように、基本論理セル１０２は、Ｎ＋拡散層１０３と、Ｐ＋拡散層１０４と、ゲートポリシリコン１０５と接続コンタクト１０６とメタル電源配線１０７とを含んでいる。また、ダミーセル１０１は、その基本論理セル１０２の間を埋めるように配置されている。

特許文献１に記載のダミーセル技術では、トランジスタを形成しないダミーゲートポリシリコン１１５を有したダミーセル１０１を基本論理セル１０２の両端に配置することで、基本論理セル１０２のゲートポリシリコン１０５と隣接するダミーゲートポリシリコン１１５とのゲート間距離１２１を一定に保つ手法を提案している。ゲート間距離１２１を均一に保つことで、ＯＰＣ（ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉｏｎ）処理の要する時間の短縮およびゲートポリシリコンの加工精度を向上させることが可能となる。

特許文献２（特開２００５−３４０４６１号公報）には、製造ばらつきによる特性変動を抑制するための技術が記載されている。特許文献２に記載の技術では、基本論理セル（バッファ）の特性変動を抑制するために、ＮＭＯＳトランジスタとＰＭＯＳトランジスタより構成される基本セルをゲートアレイ上に配置している。このゲートアレイは、基本論理セル（バッファ）とダミーセルより構成される。特許文献２に記載の技術では、基本論理セル周辺へゲートアレイ上にダミーセルを配置されるため、基本論理セル周辺のゲートポリシリコンや拡散層等は規則的に配置される。隣接するポリシリコン間距離は一定に保たれるため、基本論理セル（バッファ）においては今までに述べた問題点の改善がされる。

特開２００４−２８８６８５号公報特開２００５−３４０４６１号公報

特許文献１のように、ダミーゲートポリシリコン１１５を配置したダミーセル１０１を図２のように配置した場合、基本論理セルの両端のゲートポリシリコンと隣接するポリシリコンとのゲート間距離１２１を一定にすることは可能であるが、基本論理セル１０２の両端の拡散層に隣接する拡散層との距離（拡散層間距離１２０）を一定にすることが困難である。

また、現在普及している半導体集積回路には、トランジスタ素子を電気的に分離する、つまり拡散層と拡散層を電気的に分離するために、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）が備えられている。ＳＴＩを使用した場合、ＳＴＩ部分のＳｉＯ２とシリコン基板のＳｉの収縮率が異なる。そのことからＳｉ基板が圧縮応力（ＳＴＩストレス）を受け、トランジスタの電流特性が変動することがある。このＳＴＩストレスは、ＳＴＩ領域の大きさ、つまり、隣接拡散層間の距離によってばらつく。そのため、図２のように、拡散層間距離１２０が変動すると、基本論理セル１０２の特性が変動し、ライブラリに記述されている特性と乖離が生じてしまうことがある。

さらに、特許文献２に記載の技術は、基本論理セル周辺をダミーセルでゲートアレイ上に囲う必要がある。レイアウト密度が疎の部分にバッファを挿入する場合においては適用可能であるが、基本論理セルを大量に配置する領域に適用することは難しい。仮に適用したとしても、ゲートアレイとなるため面積が非常に大きくなってしまう。またダミーセルは論理を形成しないが、トランジスタを形成している。そのため、ダミーセルトランジスタの不良、ごみ等の微粒子によりゲートや拡散が別の領域とショートした場合において問題になる可能性もある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、基板と、前記基板に配置され、論理回路の部品として機能する基本論理セル（２）と、前記基板に配置され、論理回路の部品としての機能を含まないダミーセル（１）（２１）とを具備する半導体集積回路を構成する。前記基本論理セル（２）は、前記基板に形成される拡散層（１３）（１４）を含むものとする。そして、前記拡散層（１３）（１４）は、前記基本論理セル（２）が、他のセル（１）（２）（２１）に隣接して配置されるときに、前記基本論理セル（２）と前記他のセル（１）（２）（２１）との境界からの距離（Ｌ３）が、第１長さとなる位置に設けられていることが好ましい。

ここにおいて、前記ダミーセル（１）（２１）は、前記基板に形成されるダミー拡散層（３）（４）を備えるものとする。そして、前記ダミー拡散層（３）（４）は、前記ダミーセル（１）（２１）が、前記他のセル（１）（２）（２１）に隣接して配置されるときに、前記ダミーセル（１）（２１）と前記他のセル（１）（２）（２１）との境界からの距離（Ｌ１）が、前記第１長さになる位置に設けられることが好ましい。これによって、半導体集積回路においては、基本論理セルの両端の拡散層と他のセルの拡散層とのピッチ（Ｌ５）が一定になる。

また、前記半導体集積回路において、前記基本論理セルは、さらに、ゲート電極を備えることが好ましい。その場合、前記ゲート電極は、前記基本論理セルと前記他の基本論理セルとが隣接するときの境界からの距離が、第２長さとなる位置に設けられていることが好ましい。ここにおいて、前記ダミーセルは、さらに、ダミーゲート電極を備えることが好ましい。そして、前記ダミーゲート電極は、前記基本論理セルと前記ダミーセルとが隣接するときの境界からの距離が、前記第２長さになる位置に設けられることが好ましい。これによって、基本論理セルのゲートポリシリコン１５と他のセルのダミーゲートポリシリコン５とのピッチ（Ｌ６）が一定となる。

換言すると、基本論理セル２の両端のゲートポリシリコン１５と、隣接するダミーゲートポリシリコン５との距離及び、基本論理セル２両端の拡散層（Ｎ＋拡散層１３、Ｐ＋拡散層１４）に隣接する拡散層（ダミーＮ＋拡散層３、ダミーＰ＋拡散層４）との距離が一定となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、レイアウトパターンに依存した基本論理セル２の特性ばらつきを抑制することが可能となる。また、基本論理セルをダミーセルでゲートアレイ上に囲うように配置する必要がないため、チップ面積に対するオーバーヘッドを抑制できるという効果がある。

また、基本論理セルの配置状態や、基本論理セルのライブラリの変更などを行うこと無く、レイアウトパターンの形状に起因するトランジスタの特性の変動を抑えることができる。また、製造時におけるゲート寸法及びＳＴＩストレスのばらつきを抑えることが可能となる。

また、ダミーセル（フィルセル）がトランジスタを形成しないため、ダミーセルのトランジスタ素子不良による不具合が発生しない。

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

［第１実施形態］
図３は、本発明の第１実施形態のダミーセル１の構成を例示する平面図である。ダミーセル１は、Ｎウェル８とＰウェル９とを含んでいる。Ｎウェル８とＰウェル９とは、コンタクト６に接続される２本のメタル電源配線７の間に設けられている。ダミーセル１は、Ｎウェル８に設けられたダミーＰ＋拡散層４と、Ｐウェル９に設けられたダミーＮ＋拡散層３とを含んでいる。また、ダミーセル１は、ダミーゲートポリシリコン（ダミーゲート電極）５を備え、そのダミーゲートポリシリコン５は、Ｎウェル８とＰウェル９との上に配置されている。ダミーセル１のダミーＰ＋拡散層４とダミーゲートポリシリコン５とは、トランジスタとしての機能を実現しないように配置されている。同様に、ダミーＮ＋拡散層３とダミーゲートポリシリコン５とは、トランジスタとしての機能を実現しないように配置されている。

図３を参照すると、Ｎウェル８に設けられるダミーＰ＋拡散層４は、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第１距離Ｌ１になるように配置されている。同様に、Ｐウェル９に設けられるダミーＮ＋拡散層３も、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第１距離Ｌ１になるように配置されている。また、ダミーゲートポリシリコン５は、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第２距離Ｌ２になるように配置されている。

図４は、本実施形態の基本論理セル２の構成を例示する平面図である。基本論理セル２は、Ｎウェル８とＰウェル９とを含んでいる。Ｎウェル８とＰウェル９とは、コンタクト６に接続される２本のメタル電源配線７の間に設けられている。基本論理セル２は、Ｎウェル８に設けられたＰ＋拡散層１４と、Ｐウェル９に設けられたＮ＋拡散層１３とを含んでいる。また、基本論理セル２は、ゲートポリシリコン（ゲート電極）１５を備え、そのゲートポリシリコン１５は、Ｎウェル８とＰウェル９との上に配置されている。基本論理セル２のＰ＋拡散層１４とゲートポリシリコン１５とは、トランジスタとして機能するように配置されている。同様に、Ｎ＋拡散層１３とゲートポリシリコン１５とは、トランジスタとして機能するように配置されている。

図４を参照すると、Ｎウェル８のＰ＋拡散層１４は、基本論理セル２の端部に最も近い辺から、その基本論理セル２の端部までの距離が、第３距離Ｌ３になるように配置されている。同様に、Ｐウェル９のＮ＋拡散層１３も、基本論理セル２の端部に最も近い辺から、その基本論理セル２の端部までの距離が、第３距離Ｌ３になるように配置されている。また、ゲートポリシリコン１５は、基本論理セル２の端部に最も近い辺から、その基本論理セル２の端部までの距離が、第４距離Ｌ４になるように配置されている。

図５は、本実施形態の半導体集積回路１６の構成を例示する平面図である。半導体集積回路１６は、複数のダミーセル１と複数の基本論理セル２とを含んでいる、以下の実施形態において、本発明の理解を容易にするために、複数の基本論理セル２の各々を区別する場合には、枝番号を付して（例えば第１基本論理セル２−１）説明を行う。

図５を参照すると、半導体集積回路１６には、第１ダミーセル１−１〜第４ダミーセル１−４が配置されている。また、半導体集積回路１６には、第１基本論理セル２−１〜第６基本論理セル２−６が配置されている。本実施形態の半導体集積回路１６において、第１ダミーセル１−１と第２ダミーセル１−２は並んで配置され、それらのダミーセル１を挟むように、第１基本論理セル２−１と第２基本論理セル２−２が配置されている。第２基本論理セル２−２の隣には、第３基本論理セル２−３が配置されている。

第４基本論理セル２−４と第５基本論理セル２−５との間には、第３ダミーセル１−３が配置されている。第５基本論理セル２−５と第６基本論理セル２−６との間には、第４ダミーセル１−４が配置されている。

ここにおいて、メタル電源配線７に平行な直線を含み、そのメタル電源配線７に交差し、かつ、基板に直角な面を基準面とする。半導体集積回路１６において、第４基本論理セル２−４と第１基本論理セル２−１とは、その基準面について面対称に構成されている。第３ダミーセル１−３と第１ダミーセル１−１とは、その基準面について面対称に構成されている。第３基本論理セル２−３と第６基本論理セル２−６とは、その基準面について面対称に構成されている。

また、第２ダミーセル１−２と第５基本論理セル２−５は、その基準面について、ウェル（Ｎウェル８、Ｐウェル９）が対称に配置されている。そのウェルの配置に対応して、ダミーＮ＋拡散層３とＮ＋拡散層１３とが、対称的な位置に配置されている。同様に、そのウェルの配置に対応して、ダミーＰ＋拡散層４とＰ＋拡散層１４とが、対称的な位置に配置されている。また、第２基本論理セル２−２と第４ダミーセル１−４は、ウェル（Ｎウェル８、Ｐウェル９）が対称に配置され、そのウェルの配置に対応して、ダミーＮ＋拡散層３とＮ＋拡散層１３、およびダミーＰ＋拡散層４とＰ＋拡散層１４が対照的に配置されている。

図５を参照すると、ダミーセル１と基本論理セル２とは、隣り合って配置されるときの各々の拡散層またはゲート電極の距離は、常に一定になる。また、２つのダミーセル１が隣り合って配置されるときの各々の拡散層またはゲート電極の距離は、常に一定になる。さらに、２つの基本論理セル２が、隣り合って配置されるときの各々の拡散層またはゲート電極の距離は、常に一定になる。

例えば、半導体集積回路１６において、第１基本論理セル２−１のＰ＋拡散層１４と第１ダミーセル１−１のダミーＰ＋拡散層４と間の距離は、拡散層間距離Ｌ５である。同様に、第１基本論理セル２−１のＮ＋拡散層１３と第１ダミーセル１−１のダミーＮ＋拡散層３と間の距離は、拡散層間距離Ｌ５である。また、第１基本論理セル２−１のゲートポリシリコン１５と第１ダミーセル１−１のダミーゲートポリシリコン５との間の距離は、電極間距離Ｌ６である。

その半導体集積回路１６において、第１ダミーセル１−１のダミーＰ＋拡散層４と第２ダミーセル１−２のダミーＰ＋拡散層４と間の距離は拡散層間距離Ｌ５である。同様に、第１ダミーセル１−１のダミーＮ＋拡散層３と第２ダミーセル１−２のダミーＮ＋拡散層３と間の距離は拡散層間距離Ｌ５である。また、第１ダミーセル１−１のダミーゲートポリシリコン５と第２ダミーセル１−２のダミーゲートポリシリコン５との間の距離は、電極間距離Ｌ６である。

その半導体集積回路１６において、第２基本論理セル２−２のＰ＋拡散層１４と第３基本論理セル２−３のＰ＋拡散層１４と間の距離は拡散層間距離Ｌ５である。同様に、第２基本論理セル２−２のＮ＋拡散層１３と第３基本論理セル２−３のＮ＋拡散層１３と間の距離は拡散層間距離Ｌ５である。また、第２基本論理セル２−２のゲートポリシリコン１５と第３基本論理セル２−３のゲートポリシリコン１５と間の距離は電極間距離Ｌ６である。

上述したように、ダミーセル１のダミーＰ＋拡散層４は、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第１距離Ｌ１になるように配置されている。また、基本論理セル２のＰ＋拡散層１４は、基本論理セル２の端部に最も近い辺から、その基本論理セル２の端部までの距離が、第３距離Ｌ３になるように配置されている。

したがって、隣り合うセル同士において、拡散層間の距離（拡散層間距離Ｌ５）は、
拡散層間距離Ｌ５＝第１距離Ｌ１＋第３距離Ｌ３
＝第１距離Ｌ１＋第１距離Ｌ１
＝第３距離Ｌ３＋第３距離Ｌ３
で表される値となる。また、隣り合うセル同士において、ゲート電極間の距離（電極間距離Ｌ６）は、
電極間距離Ｌ６＝第２距離Ｌ２＋第４距離Ｌ４
＝第２距離Ｌ２＋第２距離Ｌ２
＝第４距離Ｌ４＋第４距離Ｌ４
で表される値となる。

本実施形態の半導体集積回路１６では、隣り合うセル同士における拡散層間距離Ｌ５および電極間距離Ｌ６は、セル配置がどのような構成であっても常に一定になる。

本実施形態の半導体集積回路１６では、レイアウトパターンに依存したゲート長変動やＳＴＩストレス変動によるトランジスタ特性ばらつきを、論理のもたないダミーセル１を用いて抑制している。そうすることで、基本論理セル２のセルライブラリが持つ遅延・電力特性に余分なマージンの追加や、基本論理セル２に余分なレイアウトパターンを追加する必要がなくなる。また、セルをゲートアレイ上に配置する必要がなく、面積オーバーヘッドなしに上記のトランジスタ特性ばらつきを抑制可能としている。

［第２実施形態］
図６は、本発明のダミーセル１の第２実施形態の構成を例示する平面図である。一般的にダミーセル１のサイズは数種類用意されている。サイズが大きなダミーセル１には、両端の拡散層とダミーゲートポリシリコン５以外にも、データ均一化による製造容易性のためセル内部へダミーゲートポリシリコン５や拡散層を均一に配置することが望ましい。

図６に示されているように、第２実施形態のダミーセル１は、４本のダミーゲートポリシリコン５と、両端の拡散層（ダミーＮ＋拡散層３、ダミーＰ＋拡散層４）とを備えている。また、第２実施形態のダミーセル１は、内側の配置されたダミーゲートポリシリコン５に挟まれるような位置に、ダミーＮ＋拡散層３とダミーＰ＋拡散層４とが配置されている。

第２実施形態のダミーセル１において、Ｎウェル８に設けられるダミーＰ＋拡散層４は、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第１実施形態のダミーセル１と同様に、第１距離Ｌ１になるように配置されている。同様に、Ｐウェル９に設けられるダミーＮ＋拡散層３も、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第１距離Ｌ１になるように配置されている。また、ダミーゲートポリシリコン５は、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第２距離Ｌ２になるように配置されている。

［第３実施形態］
図７は、本発明のダミーセル１の第３実施形態の構成を例示する平面図である。図７に示されているように、第３実施形態のダミーセル１は、メタル電源配線７本のダミーゲートポリシリコン５と、両端の拡散層（ダミーＮ＋拡散層３、ダミーＰ＋拡散層４）とを備えている。また、第３実施形態のダミーセル１は、内側の配置された３本のダミーゲートポリシリコン５に挟まれるような位置に、ダミーＮ＋拡散層３とダミーＰ＋拡散層４とが配置されている。

第３実施形態のダミーセル１において、Ｎウェル８に設けられるダミーＰ＋拡散層４は、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第１実施形態や第２実施形態のダミーセル１と同様に、第１距離Ｌ１になるように配置されている。同様に、Ｐウェル９に設けられるダミーＮ＋拡散層３も、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第１距離Ｌ１になるように配置されている。また、ダミーゲートポリシリコン５は、ダミーセル１の端部に最も近い辺から、そのダミーセル１の端部までの距離が、第２距離Ｌ２になるように配置されている。

上述の第１〜第３実施形態で例示したダミーセル１以外にも、セル両端のダミーゲートポリシリコン５と拡散層以外のダミーゲートポリシリコン５や拡散層は、各種プロセスの設計基準に応じて様々なバリエーションを用意することが可能である。

［第４実施形態］
図８は、本発明の第４実施形態のデカップリングダミーセル２１の構成を例示する平面図である。第４実施形態におけるデカップリングダミーセル２１は、デカップリング容量付きのダミーセル１として構成されている。デカップリングダミーセル２１（デカップリング容量付きのダミーセル１）は、ダイナミックＩＲ−Ｄｒｏｐを抑制するために配置されることが好ましい。一般的に、ダイナミックＩＲ−Ｄｒｏｐを抑制するための素子は、トランジスタのゲート容量を使用することで実現している。図８に示されているように、デカップリングダミーセル２１は、ＰＭＯＳゲート容量を用いたデカップリングセルとしてレイアウトされている。デカップリングダミーセル２１のＰＭＯＳの電極２２はグラウンド側に接続されている。また、ソース、ドレイン、およびバックゲート端子は電源側に接続されている。これによって、デカップリングダミーセル２１は、ゲート容量としての機能を実現する。

図９は、デカップリングダミーセル２１を備える半導体集積回路１６の構成を例示する平面図である。上述の複数の実施形態と同様に、基本論理セル２の両端のゲートポリシリコン１５と隣接するダミーゲートポリシリコン５との距離（電極間距離Ｌ６）が一定となる。また、基本論理セル２の両端の拡散層（Ｎ＋拡散層１３、Ｐ＋拡散層１４）に隣接する拡散層（ダミーＮ＋拡散層３、ダミーＰ＋拡散層４）との距離（拡散層間距離Ｌ５）が一定となる。そのため、レイアウトパターンに依存した基本論理セル２の特性ばらつきを抑制することが可能となる。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

図１は、従来のダミーセルの構成を示す平面図である。図２は、従来のダミーセルを有する半導体集積回路の構成を示す平面図である。図３は、第１実施形態のダミーセルの構成を例示する平面図である。図４は、第１実施形態の基本論理セルの構成を例示する平面図である。図５は、第１実施形態の半導体集積回路の構成を例示する平面図である。図６は、第２実施形態のダミーセルの構成を例示する平面図である。図７は、第３実施形態のダミーセルの構成を例示する平面図である。図８は、第４実施形態のダミーセルの構成を例示する平面図である。図９は、第４実施形態の半導体集積回路の構成を例示する平面図である。

符号の説明

１…ダミーセル
１−１…第１ダミーセル
１−２…第２ダミーセル
１−３…第３ダミーセル
１−４…第４ダミーセル
２…基本論理セル
２−１…第１基本論理セル
２−２…第２基本論理セル
２−３…第３基本論理セル
２−４…第４基本論理セル
２−５…第５基本論理セル
２−６…第６基本論理セル
３…ダミーＮ＋拡散層
４…ダミーＰ＋拡散層
５…ダミーゲートポリシリコン
６…コンタクト
７…メタル電源配線
８…Ｎウェル
９…Ｐウェル
１３…Ｎ＋拡散層
１４…Ｐ＋拡散層
１５…ゲートポリシリコン
１６…半導体集積回路
２１…デカップリングダミーセル
２２…電極
１０１…ダミーセル
１０２…基本論理セル
１０３…Ｎ＋拡散層
１０４…Ｐ＋拡散層
１０５…ゲートポリシリコン
１０６…接続コンタクト
１０７…メタル電源配線
１０８…Ｎウェル
１０９…Ｐウェル
１１５…ダミーゲートポリシリコン
１２０…拡散層間距離
１２１…ゲート間距離
Ｌ１…第１距離
Ｌ２…第２距離
Ｌ３…第３距離
Ｌ４…第４距離
Ｌ５…拡散層間距離
Ｌ６…電極間距離

Claims

基板と、
前記基板に配置され、論理回路の部品として機能する基本論理セルと、
前記基板に配置され、論理回路の部品としての機能を含まないダミーセルと
を具備し、
前記基本論理セルは、前記基板に形成される拡散層を含み、
前記拡散層は、前記基本論理セルが他のセルに隣接して配置されるときに、前記基本論理セルと前記他のセルとの境界からの距離が、第１長さとなる位置に設けられ、
前記ダミーセルは、前記基板に形成される拡散層をダミー拡散層として備え、
前記ダミー拡散層は、前記ダミーセルが前記他のセルに隣接して配置されるときに、前記ダミーセルと前記他のセルとの境界からの距離が、前記第１長さになる位置に設けられ、
前記基本論理セルは、さらに、ゲート電極を備え、
前記ゲート電極は、前記基本論理セルと前記他の基本論理セルとが隣接するときの境界からの距離が、第２長さとなる位置に設けられ、
前記ダミーセルは、さらに、ダミーゲート電極を備え、
前記ダミーゲート電極は、前記基本論理セルと前記ダミーセルとが隣接するときの境界からの距離が、前記第２長さになる位置に設けられ、
前記ダミー拡散層は、
前記ダミーセルの端部に近い第１辺と、
前記ダミーゲート電極に近い第２辺と
を含み、
前記第２辺は、前記ダミーゲート電極を前記基板に投影したときの投影図の端から、一定の間隔を有する位置に設けられ、
前記間隔は、前記ダミーセルをトランジスタとして機能させない長さである
半導体集積回路。
請求項１に記載の半導体集積回路において、
前記ダミーセルは、さらに、デカップリング容量を含む
半導体集積回路。
請求項１又は２に記載の半導体集積回路において、
前記ダミーセルが、前記基本論理セルと他の基本論理セルとの間に配置されるとき、
前記ダミー拡散層は、
前記基本論理セルに近い位置に配置される第１ダミー拡散層と、
前記他の基本論理セルに近い位置に配置される第２ダミー拡散層と
を含み、
前記第１ダミー拡散層は、前記拡散層との距離が第１長さになる位置に設けられ、
前記第２ダミー拡散層は、前記他の拡散層との距離が前記第２長さになる位置に設けられる
半導体集積回路。