JP2004342757A - 半導体集積回路及びその設計方法 - Google Patents
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Abstract
【課題】セル面積の縮小が可能な半導体集積回路及びその設計方法を提供する。
【解決手段】ＭＯＳトランジスタのゲート電極ＧＥ１２１〜ＧＥ１２８をゲートグリッド上に配置するよう規格化することで、図中上下に配置された各ＭＯＳトランジスタのゲート電極の間隔にずれが発生せず、パターニングにおける位相矛盾の問題が解消され微細化が実現される。入出力端子Ｉ／Ｏ１２１〜Ｉ／Ｏ１２８を、ゲートグリッドとメタルピングリッドとの間のずれを考慮して配置する。Ｎウエル、Ｐウエルに基板バイアス電位を印加するための拡散層ＮＳ１２１〜ＮＳ１２２、ＰＳ１２１〜ＰＳ１２２を各ＭＯＳトランジスタを配置する領域内に基板電位設定セルとして設けることで、電源電圧線、接地電圧線内に基板電位を印加するための不純物拡散層を設ける必要がなく幅ｄ１を縮小することができる。
【選択図】 図３
【解決手段】ＭＯＳトランジスタのゲート電極ＧＥ１２１〜ＧＥ１２８をゲートグリッド上に配置するよう規格化することで、図中上下に配置された各ＭＯＳトランジスタのゲート電極の間隔にずれが発生せず、パターニングにおける位相矛盾の問題が解消され微細化が実現される。入出力端子Ｉ／Ｏ１２１〜Ｉ／Ｏ１２８を、ゲートグリッドとメタルピングリッドとの間のずれを考慮して配置する。Ｎウエル、Ｐウエルに基板バイアス電位を印加するための拡散層ＮＳ１２１〜ＮＳ１２２、ＰＳ１２１〜ＰＳ１２２を各ＭＯＳトランジスタを配置する領域内に基板電位設定セルとして設けることで、電源電圧線、接地電圧線内に基板電位を印加するための不純物拡散層を設ける必要がなく幅ｄ１を縮小することができる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路及びその設計方法に係わり、特にスタンダードセルのレイアウトに好適なものに関する。
【０００２】
【従来の技術】
近年、半導体集積回路の回路規模が急激に増大しており、加えて開発時間を短縮化する要望が高まっている。
【０００３】
そこで、回路設計者が自分で論理を実現するための回路構成を考えて設計するのではなく、論理合成を行うソフトウェアにより論理合成及び配置配線を行い、所望の機能を実現する回路ブロックを設計する手法が幅広く使われるようになっている。
【０００４】
このように、半導体装置を構成する回路ブロックを設計する際に、機能的な記述の設計データを基にソフトウエアを用いて論理合成して実現するため、スタンダードセルが用いられている。
【０００５】
スタンダードセルとは、基本的な論理を実現するため予め作成された小規模な回路（以下、セル）であり、複数種類の論理にそれぞれに対応して用意される。さらに１つの論理に対しても、様々な負荷に対応できるように負荷駆動力、即ちサイズを変えて設定された複数のセルが用意される。このような複数種類のセルのひとまとまりのセットを、スタンダードセルライブラリと称している。
【０００６】
従来のスタンダードセルのレイアウトを、図７の平面図に示す。半導体基板の表面部分において、Ｎウエル領域Ｎ１とＰウエル領域Ｐ１とが配置されている。Ｎウエル領域Ｎ１内において、基板上にゲート電極ＧＥ１が形成され、その両側にＰ型不純物がイオン注入されＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１が形成されている。Ｐ型拡散層のうち、ソース領域上にソース電極ＳＥ１が形成され、ドレイン領域上にドレイン電極ＤＥ１が形成されている。
【０００７】
同様に、Ｐウエル領域Ｐ１内において、ゲート電極ＧＥ１が延在するように形成され、その両側にＮ型不純物がイオン注入されＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１が形成されている。Ｎ型拡散層のうち、ソース領域上にソース電極ＳＥ２が形成され、ドレイン領域上にドレイン電極ＤＥ１が延在するように形成されている。
【０００８】
そして、Ｎウエル領域Ｎ１の端部に基板バイアス電位を固定するためのＮ型拡散層ＮＳ１及びその周囲にメタル配線ＭＷ１が配置され、Ｐウエル領域Ｐ１の端部に基板バイアス電位を固定するためのＰ型拡散層ＰＳ１及びその周囲にメタル配線ＭＷ２が配置されている。メタル配線ＭＷ１には、ソース電極ＳＥ１が接続され、メタル配線ＭＷ２にはソース電極ＳＥ２が接続されている。
【０００９】
このように従来は、半導体基板の表面に形成されたＰウエル、Ｎウエルに基板バイアス電位を印加するための拡散層及びメタル配線を、スタンダードセル内に配置していた。
【００１０】
この基板バイアス固定用の拡散層は、マスクを用いて不純物をイオン注入することによって、ＮウエルにはＮ型拡散層ＮＳ１、ＰウエルにはＰ型拡散層ＰＳ１を形成する。しかし微細化が進むにつれ、不純物のイオン注入を行うための設計ルールが、ＭＯＳトランジスタの形成やメタル配線の設計ルールに比べて微細化が困難であるという問題が出てきた。このため、図７においてＮ型拡散層ＮＳ１、Ｐ型拡散層ＰＳ１を囲むように形成された電源線ＭＷ１、ＭＷ２の幅ｄ１１を縮小することが困難であり、微細化の妨げとなっていた。
【００１１】
さらに、従来はセルやメタル配線をレイアウトする際の基準として、メタル配線の間隔を規定するピングリッドを用いていた。図８に、メタルピンＭＰの間隔をピングリッドピッチＭＧＰとして示す。
【００１２】
しかし、セルのレイアウトには適合せず、ＰチャネルＭＯＳトランジスタＰＭ１１及びＮチャネルＭＯＳトランジスタＮＭ１１のゲート電極ＧＥ１１、ＰチャネルＭＯＳトランジスタＰＭ１２及びＮチャネルＭＯＳトランジスタＮＭ１２のゲート電極ＧＥ１２、ＰチャネルＭＯＳトランジスタＰＭ１３及びＮチャネルＭＯＳトランジスタＮＭ１３のゲート電極ＧＥ１３の間隔がピングリッドと一致しておらず、事実上ランダムなレイアウトとなっていた。
【００１３】
このため、図９に示されたように、上下に配置されたＭＯＳトランジスタのゲート電極の間隔にずれが生じていた。より詳細には、上部に配置されたＰチャネルＭＯＳトランジスタＰＭ２１及びＮチャネルＭＯＳトランジスタＮＭ２１のゲート電極ＧＥ２１、ＰチャネルＭＯＳトランジスタＰＭ２２及びＮチャネルＭＯＳトランジスタＮＭ２２のゲート電極ＧＥ２２、ＰチャネルＭＯＳトランジスタＰＭ２３及びＮチャネルＭＯＳトランジスタＮＭ２３のゲート電極ＧＥ２３の間隔と、下部に配置されたＮチャネルＭＯＳトランジスタＮＭ２４及びＰチャネルＭＯＳトランジスタＮＭ２４のゲート電極ＧＥ２４、ＮチャネルＭＯＳトランジスタＰＭ２５及びＰチャネルＭＯＳトランジスタＮＭ２５のゲート電極ＧＥ２５、ＮチャネルＭＯＳトランジスタＰＭ２６及びＰチャネルＭＯＳトランジスタＮＭ２６のゲート電極ＧＥ２６、ＮチャネルＭＯＳトランジスタＰＭ２７及びＰチャネルＭＯＳトランジスタＮＭ２７のゲート電極ＧＥ２７の間隔とがずれている。
【００１４】
このような上下のトランジスタのゲート電極のレイアウトのずれが原因となって、次のような問題が発生していた。
【００１５】
現在では、フォトマスクを用いてＭＯＳトランジスタのゲート電極をパターニング加工する際に、より微細化を実現するため、露光する光の位相をシフトしている。このような状況下で、図９に示されたように上下に配置された各トランジスタのゲート電極が不規則な間隔で配置されると、設計ルールの制約を大きく受けることになる。
【００１６】
図１０に、上部に配置されたトランジスタの拡散層Ｄ１及びゲート電極Ｇ１、Ｇ２と、下部に配置されたトランジスタの拡散層Ｄ２及びゲート電極Ｇ３とを示す。上部のゲート電極Ｇ１、Ｇ２をパターン加工するためのフォトマスクとして、マスクパターンＭＰ１、ＭＰ２、ＭＰ３が上方に配置され、下部のゲート電極Ｇ３をパターン加工するためのフォトマスクとして、マスクパターンＭＰ４、ＭＰ５が配置されている。ここで、上部のゲート電極Ｇ１、Ｇ２と下部のゲート電極Ｇ３とは位置がずれている。
【００１７】
上部のマスクパターンＭＰ１の端面に接触するのが露光する光の第１の位相であるとすると、その隣のマスクパターンＭＰ２には第２の位相、さらにその隣のマスクパターンＭＰ３には第１の位相が接触するとする。このように、加工するためには、相互に隣接するマスクパターンは異なる位相の光が隣接する必要がある。
【００１８】
しかし、下部のマスクパターンＭＰ４、マスクパターンＭＰ５は、上部のマスクパターンＭＰ１とＭＰ３との間に位置し、共に第２の位相の光が隣接することになり、加工ができなくなる。上下のマスクパターンにずれがあると、このような位相矛盾が生じることになる。
【００１９】
この位相矛盾を防ぐには、上部のマスクパターンＭＰ１、ＭＰ２、ＭＰ３と、下部のマスクパターンＭＰ４、ＭＰ５との間を余分にとる必要が生じ、セルサイズの増大を招くこととなっていた。
【００２０】
以下に従来のスタンダードセルを用いた半導体集積回路を開示する文献を示す。
【００２１】
【特許文献１】
特開平１０−１５４７５６号公報
【特許文献２】
特開２０００−１００９５２号公報
【特許文献３】
特開２０００−３５７７４１号公報
【特許文献４】
特開平１１−３８４４号公報
【特許文献５】
特開２００１−１６８２９１号公報
【特許文献６】
特開２０００−２２０８４号公報
【００２２】
【発明が解決しようとする課題】
上述したように、従来は基板電位を供給する領域が微細化の妨げとなっており、さらにセルの配置がピングリッドを基準としながら、ＭＯＳトランジスタのゲート電極の配置が不規則となり設計ルール上の制約をより大きく受けてセル面積の増大を招くという問題があった。
【００２３】
本発明は上記事情に鑑み、セル面積の縮小が可能な半導体集積回路及びその設計方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の半導体集積回路は、
少なくとも一つのセルを構成する複数のＭＯＳトランジスタを配置するセル領域と、
前記セル領域の周辺部に一方向に沿って配置された第１の電源線及び第２の電源線とを備え、
前記セル領域内において、前記一方向における第１の間隔を規定するゲートグリッドと、前記一方向における第２の間隔を規定するピングリッドとが設定されており、
前記ＭＯＳトランジスタのゲート電極が、前記ゲートグリッドに従って配置されており、
メタル配線が、前記ピングリッドに従って配置されていることを特徴とする。
【００２５】
ここで、前記ＭＯＳトランジスタのゲート電極に接続された入出力端子をさらに備え、前記ゲート電極が位置するゲートグリッドが前記ピングリッドと重複していない場合、このゲートグリッドに隣接するいずれか一方の前記ピングリッドとに前記入出力端子が跨るように配置されていてもよい。
【００２６】
前記セル領域内において、前記セル領域におけるウエルの電位を固定するための不純物拡散層が配置されていてもよい。
【００２７】
前記不純物拡散層は、前記第１又は第２の電源線に接続されていてもよい。
【００２８】
前記第１、第２の電源線と異なる電位を有する第３、第４の電源線をさらに備え、前記不純物拡散層は、前記第３又は第４の電源線に接続されていてもよい。
【００２９】
前記セル領域において前記セルが少なくとも二つ配置されており、
前記セルの間にダミーゲートが配置されていてもよい。
【００３０】
前記セル領域内において、前記一方向と直交する他の方向における第３の間隔を規定する第２のピングリッドが設定されており、
前記第２のピングリッドに従って配置されたメタル配線をさらに備えることもできる。
【００３１】
本発明の半導体集積回路の設計方法は、
少なくとも一つのセルを構成する複数のＭＯＳトランジスタを配置するセル領域において、前記セル領域の一方向における第１の間隔を規定するゲートグリッドと、前記一方向における第２の間隔を規定するピングリッドとを設定するステップと、
前記セル領域の周辺部に前記一方向に沿って、第１の電源線及び第２の電源線を配置するステップと、
前記ゲートグリッド上にゲート電極が位置するように、前記ＭＯＳトランジスタの配置を行うステップと、
前記ピングリッドに適合するようにメタル配線の配置を行うステップとを備えることを特徴とする。
【００３２】
前記ＭＯＳトランジスタのゲート電極に接続する入出力端子を、このゲート電極が配置されている前記ゲートグリッドと前記ピングリッドとが一致していない場合、このゲートグリッドとこのゲートグリッドに隣接するいずれか一方の前記ピングリッドとに跨るように配置するステップをさらに備えてもよい。
【００３３】
前記セル領域内に、前記セル領域におけるウエルの電位を固定するための不純物拡散層を配置するステップをさらに備えることもできる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
（１）第１の実施の形態
本実施の形態による半導体集積回路の構成を、図１の平面図に示す。
【００３６】
半導体基板の表面部分において、Ｎウエル領域Ｎ１０１とＰウエル領域Ｐ１０１とが配置されている。このような１組のＮウエル領域１０１とＰウエル領域Ｐ１０１と図中上下に、電源電圧Ｖｄｄ配線ＶＤ１０１と接地電圧Ｖｓｓ配線ＶＳ１０１とが配置されている。
【００３７】
メタルピンの間隔を基準とするピングリッドを図中上下方向に一点鎖線で示し、ＭＯＳトランジスタのゲート電極の間隔を基準とするゲートグリッドを点線で示す。本実施の形態では、ピングリッドとゲートグリッドとの間隔が、２：３の比率で設定されている。
【００３８】
Ｎウエル領域Ｎ１０１内において、基板上にゲート電極ＧＥ１０１が形成され、その両側にＰ型不純物がイオン注入されＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１０１が形成されている。
【００３９】
同様にＮウエル領域Ｎ１０１内において、ゲート電極ＧＥ１０２、ＧＥ１０３が形成され、それぞれの両側にＰ型不純物がイオン注入されＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１０２、ＰＭ１０３が形成されている。
【００４０】
ここで、Ｐ型拡散層におけるソース領域と電源電圧Ｖｄｄ端子ＶＤ１０１とを接続するソース電極、また後述するＮ型拡散層におけるソース領域と接地電圧とを接続するソース電極、Ｐ型拡散層におけるドレイン領域とＮ型拡散層におけるドレイン領域とを接続するドレイン電極は図中省略されている。
【００４１】
Ｐウエル領域Ｐ１０１内において、ゲート電極ＧＥ１が延在するように形成され、その両側にＮ型不純物がイオン注入されＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１０１が形成されている。
【００４２】
さらにＰウエル領域Ｐ１０１内において、ゲート電極ＧＥ１０２、ＧＥ１０３が延在するように形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１０２、ＮＭ１０３が形成されている。
【００４３】
Ｎウエル領域Ｎ１０１とＰウエル領域Ｐ１０１との境界線上において、ゲート電極ＧＥ１０１と接続するように入出力端子Ｉ／Ｏ１０１としてメタル端子が設けられている。
【００４４】
Ｎウエル領域Ｎ１０１とＰウエル領域Ｐ１０１との境界線上において、ゲート電極ＧＥ１０２、ＧＥ１０３とそれぞれ接続するように入出力端子Ｉ／Ｏ１０２、Ｉ／Ｏ１０３としてメタル端子が設けられている。
【００４５】
このように本実施の形態は、回路を構成するＭＯＳトランジスタＰＭ１０１〜ＰＭ１０３、ＮＭ１０１〜ＮＭ１０３を配置する際に、それぞれのゲート電極ＧＥ１０１〜ＧＥ１０３を、ゲートグリッド上に配置するよう規格化した点に第１の特徴がある。
【００４６】
これにより、従来のゲート電極の配置が不均一であったことにより生じていたフォトマスク、リソグラフィ工程、エッチング工程における加工精度等に関する問題を解消し、集積度を向上させることができる。
【００４７】
また本実施の形態は、複数のＭＯＳトランジスタ間に設ける入出力端子Ｉ／Ｏ１０１〜Ｉ／Ｏ１０３を配置する際に、ゲートグリッドとピングリッドとの間のずれを考慮して配置する点に第２の特徴がある。具体的には、ゲート電極ＧＥ１０１はゲートグリッド上に配置されているが、ピングリッド上には配置されていない。この場合、ゲート電極ＧＥ１０１に接続する入出力端子Ｉ／Ｏ１０１は、ゲート電極ＧＥ１０１が配置されたゲートグリッドと、このゲートグリッドに最も近い２本のピングリッドのいずれか一方とに跨るように配置されている。これにより、本実施の形態によれば規則的にＭＯＳトランジスタ及び入出力端子を配置することができ、無駄な素子面積の発生を防止して素子面積の縮小に寄与することができる。
【００４８】
（２）第２の実施の形態
本実施の形態による半導体集積回路の構成を、図２の平面図に示す。
【００４９】
本実施の形態は、隣接する２つのセルが配置され、さらに基板電位を設定するセルとして不純物拡散層が配置されている点に特徴がある。
【００５０】
半導体基板の表面部分において、Ｎウエル領域Ｎ１１１とＰウエル領域Ｐ１１１とが配置されている。このような１組のＮウエル領域１１１とＰウエル領域Ｐ１１１と図中上下に、電源電圧Ｖｄｄ配線ＶＤ１１１と接地電圧Ｖｓｓ配線ＶＳ１１１とが配置されている。
【００５１】
上記第１の実施の形態と同様に、メタルピンの間隔を基準とするピングリッドを図中上下方向に一点鎖線で示し、ＭＯＳトランジスタのゲート電極の間隔を基準とするゲートグリッドを点線で示す。また本実施の形態においても、ピングリッドとゲートグリッドとの間隔が、２：３の比率で設定されている。
【００５２】
Ｎウエル領域Ｎ１１１内において、基板上にゲート電極ＧＥ１１１が形成され、その両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１１１が形成されている。同様に、ゲート電極ＧＥ１１２、ＧＥ１１３、ＧＥ１１４が形成され、それぞれの両側にＰ型拡散層が形成されて、ＰＭＯＳトランジスタＰＭ１１２、ＰＭ１１３、ＰＭ１１４が形成されている。
【００５３】
Ｐウエル領域Ｐ１１１内において、ゲート電極ＧＥ１１１、ＧＥ１１２、ＧＥ１１３、ＧＥ１１４が延在するように形成され、その両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１１１、ＮＭ１１２、ＮＭ１１３、ＮＭ１１４が形成されている。
【００５４】
ここで、ＰＭＯＳトランジスタＰＭ１１１及びＮＭＯＳトランジスタＮＭ１１１、ＰＭＯＳトランジスタＰＭ１１２及びＮＭＯＳトランジスタＮＭ１１２、ＰＭＯＳトランジスタＰＭ１１３及びＮＭＯＳトランジスタＮＭ１１３から成るセルに隣接して、ＰＭＯＳトランジスタＰＭ１１４及びＮＭＯＳトランジスタＮＭ１１４から成るセルが隣接されている。
【００５５】
Ｎウエル領域Ｎ１１１とＰウエル領域Ｐ１１１との境界線上において、ゲート電極ＧＥ１１１〜ＧＥ１１４と接続するように、入出力端子Ｉ／Ｏ１１１〜Ｉ／Ｏ１１４が設けられている。
【００５６】
さらに本実施の形態では、ＮウエルＮ１１１に電源電圧Ｖｄｄ、ＰウエルＰ１１１に接地電圧Ｖｓｓをそれぞれ印加する基板電位供給セルが、各ＭＯＳトランジスタと同様にセル領域内に配置されている。即ち、Ｎウエル１１１内にＮ型不純物拡散層ＮＳ１１１が配置され、電源電圧Ｖｄｄ線ＶＤ１１１と電気的に接続されている。同様に、Ｐウエル１１１内にＰ型不純物拡散層ＰＳ１１１が配置され、接地電圧Ｖｓｓ線ＶＳ１１１と電気的に接続されている。
【００５７】
本実施の形態は、上記第１の実施の形態と同様に、回路を構成するＭＯＳトランジスタＰＭ１１１〜ＰＭ１１４、ＮＭ１１１〜ＮＭ１１４を配置する際に、それぞれのゲート電極ＧＥ１１１〜ＧＥ１１４を、ゲートグリッド上に配置するよう規格化した点に第１の特徴がある。
【００５８】
また本実施の形態は、複数のＭＯＳトランジスタ間に設ける入出力端子Ｉ／Ｏ１１１〜Ｉ／Ｏ１１４を配置する際に、ゲートグリッドとピングリッドとの間のずれを考慮して配置する点に第２の特徴がある。具体的には、例えばゲート電極ＧＥ１１１はゲートグリッド上に配置されているが、ピングリッド上には配置されていない。このような場合、ゲート電極ＧＥ１１１に接続する入出力端子Ｉ／Ｏ１１１は、ゲート電極ＧＥ１１１が配置されたゲートグリッドと、このゲートグリッドに最も近い２本のピングリッドのいずれか一方とに跨るように配置されている。
【００５９】
これにより、本実施の形態によれば規則的にＭＯＳトランジスタ及び入出力端子を配置することができ、無駄な素子面積の発生を防止して素子面積の縮小に寄与することができる。
【００６０】
さらに本実施の形態は、ＮウエルＮ１１１、ＰウエルＰ１１１に基板バイアス電位を印加するための拡散層ＮＳ１１１、ＰＳ１１１を、各ＭＯＳトランジスタを配置する領域内に、基板電位設定セルとして設ける点に第３の特徴がある。従来は、図７を用いて上述したように、電源電圧Ｖｄｄ線ＭＷ１内に拡散層ＮＳ１を設けてＮウエルＮ１への電源電圧Ｖｄｄの印加を行い、接地電圧Ｖｓｓ線ＭＷ２内に拡散層ＰＳ１を設けてＰウエルＰ１への接地電圧Ｖｓｓの印加を行っていた。このため、電源電圧Ｖｄｄ線ＭＷ１、接地電圧線Ｖｓｓ線ＭＷ２の幅ｄ１１を縮小できず、微細化の妨げとなっていた。
【００６１】
これに対し本実施の形態によれば、電源電圧Ｖｄｄ線ＶＤ１１１、接地電圧線Ｖｓｓ１１１内にこのような基板電位を印加するための不純物拡散層を設ける必要がないため、幅ｄ１を従来の幅ｄ１１より縮小することができ、素子の微細化に寄与する。
【００６２】
（３）第３の実施の形態
本実施の形態による半導体集積回路の構成を図３に示す。
【００６３】
半導体基板の表面部分において、Ｎウエル領域Ｎ１２１とＰウエル領域Ｐ１２１とが配置され、この１組のＮウエル領域１１１及びＰウエル領域Ｐ１１１の図中上下に、電源電圧Ｖｄｄ配線ＶＤ１２１と接地電圧Ｖｓｓ配線ＶＳ１２１とが配置されている。
【００６４】
接地電圧Ｖｓｓ配線ＶＳ１２１を境に上下対象に、さらに１組のＰウエル領域Ｐ１２２及びＮウエル領域Ｎ１２２が配置され、Ｎウエル領域Ｎ１２２の図中下方に電源電圧Ｖｄｄ線ＶＤ１２２が配置されている。
【００６５】
上記第１、第２の実施の形態と同様に、メタルピンの間隔を基準とするピングリッドを一点鎖線、ＭＯＳトランジスタのゲート電極の間隔を基準とするゲートグリッドを点線で示す。ピングリッドとゲートグリッドとの間隔が、２：３の比率で設定されている。
【００６６】
Ｎウエル領域Ｎ１２１内において、ゲート電極ＧＥ１２１、ＧＥ１２２、ＧＥ１２３、ＧＥ１２４が形成され、それぞれの両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１２１、ＰＭ１２２、ＰＭ１２３、ＰＭ１２４が形成されている。
【００６７】
Ｐウエル領域Ｐ１２１内において、ゲート電極ＧＥ１２１、ＧＥ１２２、ＧＥ１２３、ＧＥ１２４が延在するように形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１２１、ＮＭ１２２、ＮＭ１２３、ＮＭ１２４が形成されている。
【００６８】
Ｎウエル領域Ｎ１２１とＰウエル領域Ｐ１２１との境界線上において、ゲート電極ＧＥ１２１〜ＧＥ１２４と接続するように、入出力端子Ｉ／Ｏ１２１〜Ｉ／Ｏ１２４が設けられている。
【００６９】
同様に、Ｐウエル領域Ｐ１２２内において、ゲート電極ＧＥ１２５〜ＧＥ１２８が形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１２５〜ＮＭ１２８が形成されている。
【００７０】
Ｎウエル領域Ｎ１２２内において、ゲート電極ＧＥ１２５〜ＧＥ１２８が延在するように形成され、それぞれの両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１２５〜ＰＭ１２８が形成されている。
【００７１】
Ｎウエル領域Ｎ１２２とＰウエル領域Ｐ１２２との境界線上において、ゲート電極ＧＥ１２５〜ＧＥ１２８と接続するように、入出力端子Ｉ／Ｏ１２５〜Ｉ／Ｏ１２８が設けられている。
【００７２】
さらに上記第２の実施の形態と同様に、ＮウエルＮ１２１、Ｎ１２２に電源電圧Ｖｄｄを印可するためのＮ型不純物拡散層ＮＳ１２１、ＮＳ１２２、ＰウエルＰ１２１、Ｐ１２２に接地電圧Ｖｓｓを印加するためのＰ型不純物拡散層ＰＳ１２１、ＰＳ１２２が、各ＭＯＳトランジスタと同様にセル領域内に配置されている。
【００７３】
本実施の形態は、上記第１、第２の実施の形態と同様に、回路を構成するＭＯＳトランジスタＰＭ１２１〜ＰＭ１２８、ＮＭ１２１〜ＮＭ１２８を配置する際に、それぞれのゲート電極ＧＥ１２１〜ＧＥ１２８を、ゲートグリッド上に配置するよう規格化した点に第１の特徴がある。
【００７４】
これにより、図中上下に配置された各ＭＯＳトランジスタのゲート電極の間隔にずれが生じない。よって、従来のように上下のＭＯＳトランジスタのゲート電極のレイアウトのずれが原因となって、フォトマスクを用いてパターニングを行う際に生じていた位相矛盾の問題が解消される。よって、上下のＭＯＳトランジスタを従来のように位相矛盾を考慮して間隔を空けて配置する必要がなく、微細化が実現される。
【００７５】
また上記第１、第２の実施の形態と同様に、複数のＭＯＳトランジスタ間に設ける入出力端子Ｉ／Ｏ１２１〜Ｉ／Ｏ１２８を配置する際に、ゲートグリッドとピングリッドとの間のずれを考慮して配置する点に第２の特徴がある。
【００７６】
さらに上記第２の実施の形態と同様に、ＮウエルＮ１２１〜Ｎ１２２、ＰウエルＰ１２１〜Ｐ１２２に基板バイアス電位を印加するための拡散層ＮＳ１２１〜ＮＳ１２２、ＰＳ１２１〜ＰＳ１２２を、各ＭＯＳトランジスタを配置する領域内に、基板電位設定セルとして設ける点に第３の特徴がある。これにより、電源電圧Ｖｄｄ線ＶＤ１２１、接地電圧線Ｖｓｓ１２１内に基板電位を印加するための不純物拡散層を設ける必要がなく、幅ｄ１を従来の幅ｄ１１より縮小することができ、素子の微細化が実現される。
【００７７】
（４）第４の実施の形態
本発明の第４の実施の形態について、図４を用いて説明する。本実施の形態は、上記第３実施の形態の構成に加えて、各セルの間にダミーゲートを備えている。
【００７８】
半導体基板の表面部分において、Ｎウエル領域Ｎ１４１とＰウエル領域Ｐ１４１とが配置され、この１組のＮウエル領域Ｎ１４１及びＰウエル領域Ｐ１４１の図中上下に、電源電圧Ｖｄｄ配線ＶＤ１４１と接地電圧Ｖｓｓ配線ＶＳ１４１とが配置されている。
【００７９】
接地電圧Ｖｓｓ配線ＶＳ１４１を境に上下対象に、さらに１組のＰウエル領域Ｐ１４２及びＮウエル領域Ｎ１４２が配置され、Ｎウエル領域Ｎ１４２の図中下方に電源電圧Ｖｄｄ線ＶＤ１４２が配置されている。
【００８０】
ピングリッドを一点鎖線、ゲートグリッドを点線で示し、ピングリッドとゲートグリッドとの間隔が２：３の比率で設定されている。
【００８１】
Ｎウエル領域Ｎ１４１内において、ゲート電極ＧＥ１４１、ＧＥ１４２、ＧＥ１４３、ＧＥ１４４が形成され、それぞれの両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１４１、ＰＭ１４２、ＰＭ１４３、ＰＭ１４４が形成されている。
【００８２】
Ｐウエル領域Ｐ１４１内において、ゲート電極ＧＥ１４１、ＧＥ１４２、ＧＥ１４３、ＧＥ１４４が延在するように形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１４１、ＮＭ１４２、ＮＭ１４３、ＮＭ１４４が形成されている。
【００８３】
Ｎウエル領域Ｎ１４１とＰウエル領域Ｐ１４１との境界線上において、ゲート電極ＧＥ１４１〜ＧＥ１４４と接続するように、入出力端子Ｉ／Ｏ１４１〜Ｉ／Ｏ１４４が設けられている。
【００８４】
Ｐウエル領域Ｐ１４２内において、ゲート電極ＧＥ１４５〜ＧＥ１４８が形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１４５〜ＮＭ１４８が形成されている。
【００８５】
Ｎウエル領域Ｎ１４２内において、ゲート電極ＧＥ１４５〜ＧＥ１４８が延在するように形成され、それぞれの両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１４５〜ＰＭ１４８が形成されている。
【００８６】
Ｎウエル領域Ｎ１４２とＰウエル領域Ｐ１４２との境界線上において、ゲート電極ＧＥ１４５〜ＧＥ１４８と接続するように、入出力端子Ｉ／Ｏ１４５〜Ｉ／Ｏ１４８が設けられている。
【００８７】
ＮウエルＮ１４１、Ｎ１２２に電源電圧Ｖｄｄを印可するためのＮ型不純物拡散層ＮＳ１４１、ＮＳ１４２、ＰウエルＰ１４１、Ｐ１４２に接地電圧Ｖｓｓを印加するためのＰ型不純物拡散層ＰＳ１４１、ＰＳ１４２が、各ＭＯＳトランジスタと同様にセル領域内に配置されている。
【００８８】
さらに、ゲート電極ＧＥ１４１を共通にするＰＭＯＳトランジスタＰＭ１４１及びＮＭＯＳトランジスタＮＭ１４１で構成されたセルと、ゲート電極ＧＥ１４２を共通にするＰＭＯＳトランジスタＰＭ１４２及びＮＭＯＳトランジスタＮＭ１４２で構成されたセルとの間に、ダミーゲート電極ＤＭ１４１が配置されている。ゲート電極ＧＥ１４３を共通にするＰＭＯＳトランジスタＰＭ１４３及びＮＭＯＳトランジスタＮＭ１４３で構成されたセルと、ゲート電極ＧＥ１４４を共通にするＰＭＯＳトランジスタＰＭ１４４及びＮＭＯＳトランジスタＮＭ１４４で構成されたセルとの間に、ダミーゲート電極ＤＭ１４２が配置されている。さらに、ＰＭＯＳトランジスタＰＭ１４４及びＮＭＯＳトランジスタＮＭ１４４で構成されたセルと、Ｎ型不純物拡散層ＮＳ１４１及びＰ型不純物拡散層ＰＳ１４１との間、ダミーゲート電極ＤＭ１４３が配置されている。
【００８９】
同様に、ＰＭＯＳトランジスタＰＭ１４５及びＮＭＯＳトランジスタＮＭ１４５で構成されたセルと、ＰＭＯＳトランジスタＰＭ１４６及びＮＭＯＳトランジスタＮＭ１４６で構成されたセルとの間に、ダミーゲート電極ＤＭ１４４が配置されている。ＰＭＯＳトランジスタＰＭ１４６及びＮＭＯＳトランジスタＮＭ１４６で構成されたセルと、ＰＭＯＳトランジスタＰＭ１４７及びＮＭＯＳトランジスタＮＭ１４７で構成されたセルとの間に、ダミーゲート電極ＤＭ１４５が配置されている。ＰＭＯＳトランジスタＰＭ１４８及びＮＭＯＳトランジスタＮＭ１４８で構成されたセルと、Ｎ型不純物拡散層ＮＳ１４２及びＰ型不純物拡散層ＰＳ１４２との間、ダミーゲート電極ＤＭ１４６が配置されている。
【００９０】
このような本実施の形態によれば、上記第３の実施の形態における第１〜第３の特徴に加えて、第４の特徴として、隣接する各セルの間にダミーゲートを備えことにより、各々のＭＯＳトランジスタのゲートの配置がさらに均一化され、プロセス加工上の精度が向上する。
【００９１】
（５）第５の実施の形態
本発明の第５の実施の形態について説明する。
【００９２】
上記第１〜第４の実施の形態では、Ｎウエルには電源電圧Ｖｄｄを印加し、Ｐウエルには接地電圧Ｖｓｓを印加している。
【００９３】
これに対し、本実施の形態では、Ｎウエルに電源電圧Ｖｄｄと異なる基板電位、Ｐウエルに接地電圧Ｖｓｓと異なる基板電位を印加する点で相違する。この場合の構成の一例を本発明の第５の実施の形態とし、その構成を図５に示す。
【００９４】
半導体基板の表面部分において、Ｎウエル領域Ｎ１５１とＰウエル領域Ｐ１５１とが配置されている。このような１組のＮウエル領域１５１とＰウエル領域Ｐ１５１の図中上下において、一方向（図中左右方向）に沿って電源電圧Ｖｄｄ配線ＶＤ１５１と接地電圧Ｖｓｓ配線ＶＳ１５１とが配置されている。
【００９５】
さらに、ＮウエルＮ１５１に電源電圧Ｖｄｄと異なる基板電圧Ｖｂｐを印加し、ＰウエルＰ１５１に接地電圧Ｖｓｓと異なる基板電圧Ｖｂｎをそれぞれ印加するための基板電位供給セルが、各ＭＯＳトランジスタと同様にセル領域内に配置されている。即ち、Ｎウエル１５１内にＮ型不純物拡散層ＮＳ１５１が配置され、Ｐウエル１１１内にＰ型不純物拡散層ＰＳ１１１が配置されている。
【００９６】
さらに、電源電圧Ｖｄｄ線ＶＤ１５１、接地電圧Ｖｓｓ線ＶＳ１５１と直交する方向（図中縦方向）に、基板電圧Ｖｂｐ線Ｖｂｐ１５１、基板電圧Ｖｂｎ線Ｖｂｎ１５１が、電源電圧Ｖｄｄ線ＶＤ１５１、接地電圧Ｖｓｓ線ＶＳ１５１の上部の配線層において、ピングリッドに従って配置されている。
【００９７】
そして、Ｎ型不純物拡散層ＮＳ１５１が基板電圧Ｖｂｐ線Ｖｂｐ１５１と電気的に接続されており、同様にＰ型不純物拡散層ＰＳ１１１が基板電圧Ｖｂｎ線Ｖｂｎ１５１と電気的に接続されている。
【００９８】
上記第１〜第４の実施の形態と同様に、メタルピンの間隔を基準とするピングリッドを図中上下方向に一点鎖線で示し、ＭＯＳトランジスタのゲート電極の間隔を基準とするゲートグリッドを点線で示す。また本実施の形態においても、ピングリッドとゲートグリッドとの間隔が、２：３の比率で設定されている。
【００９９】
Ｎウエル領域Ｎ１５１内において、基板上にゲート電極ＧＥ１５１が形成され、その両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１５１が形成されている。ゲート電極ＧＥ１５２、ＧＥ１５３、ＧＥ１５４が形成され、それぞれの両側にＰ型拡散層が形成されて、ＰＭＯＳトランジスタＰＭ１５２、ＰＭ１５３、ＰＭ１５４が形成されている。
【０１００】
Ｐウエル領域Ｐ１５１内において、ゲート電極ＧＥ１５１、ＧＥ１５２、ＧＥ１５３、ＧＥ１５４が延在するように形成され、その両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１５１、ＮＭ１５２、ＮＭ１５３、ＮＭ１５４が形成されている。
【０１０１】
上記第２の実施の形態と同様に、ＰＭＯＳトランジスタＰＭ１５１及びＮＭＯＳトランジスタＮＭ１５１、ＰＭＯＳトランジスタＰＭ１５２及びＮＭＯＳトランジスタＮＭ１５２、ＰＭＯＳトランジスタＰＭ１５３及びＮＭＯＳトランジスタＮＭ１５３から成るセルに隣接して、ＰＭＯＳトランジスタＰＭ１５４及びＮＭＯＳトランジスタＮＭ１５４から成るセルが隣接されている。
【０１０２】
Ｎウエル領域Ｎ１５１とＰウエル領域Ｐ１５１との境界線上において、ゲート電極ＧＥ１５１〜ＧＥ１５４と接続するように、入出力端子Ｉ／Ｏ１５１〜Ｉ／Ｏ１５４が設けられている。
【０１０３】
先ず、上記第１〜第４の実施の形態と同様に、回路を構成するＭＯＳトランジスタＰＭ１５１〜ＰＭ１５４、ＮＭ１５１〜ＮＭ１５４を配置する際に、それぞれのゲート電極ＧＥ１５１〜ＧＥ１５４を、ゲートグリッド上に配置するよう規格化している。
【０１０４】
また、複数のＭＯＳトランジスタ間に設ける入出力端子Ｉ／Ｏ１５１〜Ｉ／Ｏ１５４を配置する際に、ゲートグリッドとピングリッドとの間のずれを考慮して配置している。
【０１０５】
さらに本実施の形態は、上記第１〜第４の実施の形態と異なり、ＮウエルＮ１５１、ＰウエルＰ１５１に基板バイアス電位を印加するための拡散層ＮＳ１５１、ＰＳ１５１に対し、電源電圧Ｖｄｄと異なる基板電圧Ｖｂｐ、接地電圧Ｖｓｓと異なる基板電圧Ｖｂｎをそれぞれ印加するため、基板電圧Ｖｂｐ線Ｖｂｐ１５１、基板電圧Ｖｂｎ線Ｖｂｎ１５１を接続している。
【０１０６】
ここで、１層目のメタル配線ＭＰ１５１と拡散層ＮＳ１５１とがコンタクトＣＴ１５１で接続され、メタル配線ＭＰ１５１と２層目の基板電圧Ｖｂｐ線Ｖｂｐ１５１とがヴィアＶＩＡ１５１で接続されている。同様に、１層目のメタル配線ＭＰ１５２と拡散層ＰＳ１５１とがコンタクトＣＴ１５２で接続され、メタル配線ＭＰ１５２と２層目の基板電圧Ｖｂｎ線Ｖｂｎ１５１とがヴィアＶＩＡ１５２で接続されている。
【０１０７】
このような本実施の形態においても、上記実施の形態と同様に、セルの配置効率を向上させ微細化に寄与することができる。
【０１０８】
（６）第６の実施の形態
本発明の第６の実施の形態について、図６を用いて説明する。
【０１０９】
上記第１〜第４の実施の形態では、いずれも回路を構成する複数のＭＯＳトランジスタを配置する際に、それぞれのゲート電極をゲートグリッド上に配置するよう規格化している。
【０１１０】
さらに上記実施の形態ではいずれも、メタル配線をピングリッド上に配置するように規格化している。この場合の具体的なメタル配線の配置例を図６に示す。
【０１１１】
上記第５の実施の形態と同様に、一方向に沿って電源電圧Ｖｄｄ線ＶＤ１６１、接地電圧Ｖｓｓ線ＶＳ１６１が１層目の配線層として配置され、これと直交する方向にピングリッド１に従って基板電圧Ｖｂｐ線Ｖｂｐ１６１、基板電圧Ｖｂｎ線Ｖｂｎ１６１が２層目の配線層として配置されている。ここで、上記第５の実施の形態と同一の要素には同一の番号を伏して説明を省略する。
【０１１２】
さらに本実施の形態では、ピングリッド１と直交する方向にピングリッド２が設定されている。ピングリッド１とピングリッド２とは、同一の配線間隔であってもよく、あるいは異なる間隔に設定してもよい。
【０１１３】
このピングリッド２に従って、メタル配線ＭＬ１６１、ＭＬ１６２が３層目の配線層として配置されている。
【０１１４】
本実施の形態では、同一方向にピングリッド１及びゲートグリッドが設定され、ゲートグリッドに従ってＭＯＳトランジスタのゲートが配置され、ゲートグリッド及びピングリッドを考慮して入出力端子が配置され、ピングリッド１に従って２層目の配線層が配置されている。
【０１１５】
さらに、ピングリッド１及びゲートグリッドと直交する方向にピングリッド２が設定され、これに従って３層目の配線層が配置されている。このように配置することで、セルの配置効率が向上し、素子面積の縮小が可能である。
【０１１６】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲を超えない範囲内で様々に変形することが可能である。例えば、上記実施の形態ではいずれも、ピングリッドとゲートグリッドとの間隔が２：３の比率で設定されている。しかし、この比率に限らず自由な値に設定することができる。
【０１１７】
【発明の効果】
以上説明したように、本発明の半導体集積回路及びその配置方法によれば、セル領域においてゲートグリッドとピングリッドとが設定されており、ＭＯＳトランジスタのゲート電極がゲートグリッドに従って配置され、メタル配線がピングリッドに従って配置されることで、セルの配置効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体集積回路の構成を示す平面図。
【図２】本発明の第２の実施の形態による半導体集積回路の構成を示す平面図。
【図３】本発明の第３の実施の形態による半導体集積回路の構成を示す平面図。
【図４】本発明の第４の実施の形態による半導体集積回路の構成を示す平面図。
【図５】本発明の第５の実施の形態であって、Ｎウエルに電源電圧Ｖｄｄと異なる基板電位、Ｐウエルに接地電圧Ｖｓｓと異なる基板電位を印加した場合の構成を示す平面図。
【図６】本発明の第６の実施の形態であって、メタル配線を３層目に配置した場合の構成を示す平面図。
【図７】従来の半導体集積回路の構成を示す平面図。
【図８】従来の他の半導体集積回路の構成を示す平面図。
【図９】従来のさらに他の半導体集積回路の構成を示す平面図。
【図１０】従来の半導体集積回路における位相矛盾の問題を説明するための平面図。
【符号の説明】
Ｎ１０１、Ｎ１１１、Ｎ１２１、Ｎ１２２、Ｎ１４１、Ｎ１４２、Ｎ１５１、Ｎ１５２ Ｎウエル領域
Ｐ１０１、Ｐ１１１、Ｐ１２１、Ｐ１２２、Ｐ１４１、Ｐ１４２、Ｐ１５１、Ｐ１５２ Ｐウエル領域
ＰＭ１０１〜ＰＭ１０３、ＰＭ１１１〜ＰＭ１１４、ＰＭ１２１〜ＰＭ１２８、ＰＭ１４１〜ＰＭ１４８、ＰＭ１５１〜ＰＭ１５４ Ｐ型ＭＯＳトランジスタ
ＮＭ１０１〜ＮＭ１０３、ＮＭ１１１〜ＮＭ１１４、ＮＭ１２１〜ＮＭ１２８、ＮＭ１４１〜ＮＭ１４８、ＮＭ１５１〜ＮＭ１５４ Ｎ型ＭＯＳトランジスタ
ＧＥ１０１〜ＧＥ１０３、ＧＥ１１１〜ＧＥ１１４、ＧＥ１２１〜ＧＥ１２８、ＧＥ１４１〜ＧＥ１４８、ＧＥ１５１〜ＧＥ１５４ ゲート電極
Ｉ／Ｏ１０１〜Ｉ／Ｏ１０３、Ｉ／Ｏ１１１〜Ｉ／Ｏ１１４、Ｉ／Ｏ１２１〜Ｉ／Ｏ１２８、Ｉ／Ｏ１４１〜Ｉ／Ｏ１４８、Ｉ／Ｏ１５１〜Ｉ／Ｏ１５４ 入出力端子
ＮＳ１１１、ＮＳ１２１、ＮＳ１２２、ＮＳ１４１、ＮＳ１４２、ＮＳ１５１ Ｎ型不純物拡散層
ＰＳ１１１、ＰＳ１２１、ＰＳ１２２、ＰＳ１４１、ＰＳ１４２、ＰＳ１５１ Ｐ型不純物拡散層
【発明の属する技術分野】
本発明は、半導体集積回路及びその設計方法に係わり、特にスタンダードセルのレイアウトに好適なものに関する。
【０００２】
【従来の技術】
近年、半導体集積回路の回路規模が急激に増大しており、加えて開発時間を短縮化する要望が高まっている。
【０００３】
そこで、回路設計者が自分で論理を実現するための回路構成を考えて設計するのではなく、論理合成を行うソフトウェアにより論理合成及び配置配線を行い、所望の機能を実現する回路ブロックを設計する手法が幅広く使われるようになっている。
【０００４】
このように、半導体装置を構成する回路ブロックを設計する際に、機能的な記述の設計データを基にソフトウエアを用いて論理合成して実現するため、スタンダードセルが用いられている。
【０００５】
スタンダードセルとは、基本的な論理を実現するため予め作成された小規模な回路（以下、セル）であり、複数種類の論理にそれぞれに対応して用意される。さらに１つの論理に対しても、様々な負荷に対応できるように負荷駆動力、即ちサイズを変えて設定された複数のセルが用意される。このような複数種類のセルのひとまとまりのセットを、スタンダードセルライブラリと称している。
【０００６】
従来のスタンダードセルのレイアウトを、図７の平面図に示す。半導体基板の表面部分において、Ｎウエル領域Ｎ１とＰウエル領域Ｐ１とが配置されている。Ｎウエル領域Ｎ１内において、基板上にゲート電極ＧＥ１が形成され、その両側にＰ型不純物がイオン注入されＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１が形成されている。Ｐ型拡散層のうち、ソース領域上にソース電極ＳＥ１が形成され、ドレイン領域上にドレイン電極ＤＥ１が形成されている。
【０００７】
同様に、Ｐウエル領域Ｐ１内において、ゲート電極ＧＥ１が延在するように形成され、その両側にＮ型不純物がイオン注入されＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１が形成されている。Ｎ型拡散層のうち、ソース領域上にソース電極ＳＥ２が形成され、ドレイン領域上にドレイン電極ＤＥ１が延在するように形成されている。
【０００８】
そして、Ｎウエル領域Ｎ１の端部に基板バイアス電位を固定するためのＮ型拡散層ＮＳ１及びその周囲にメタル配線ＭＷ１が配置され、Ｐウエル領域Ｐ１の端部に基板バイアス電位を固定するためのＰ型拡散層ＰＳ１及びその周囲にメタル配線ＭＷ２が配置されている。メタル配線ＭＷ１には、ソース電極ＳＥ１が接続され、メタル配線ＭＷ２にはソース電極ＳＥ２が接続されている。
【０００９】
このように従来は、半導体基板の表面に形成されたＰウエル、Ｎウエルに基板バイアス電位を印加するための拡散層及びメタル配線を、スタンダードセル内に配置していた。
【００１０】
この基板バイアス固定用の拡散層は、マスクを用いて不純物をイオン注入することによって、ＮウエルにはＮ型拡散層ＮＳ１、ＰウエルにはＰ型拡散層ＰＳ１を形成する。しかし微細化が進むにつれ、不純物のイオン注入を行うための設計ルールが、ＭＯＳトランジスタの形成やメタル配線の設計ルールに比べて微細化が困難であるという問題が出てきた。このため、図７においてＮ型拡散層ＮＳ１、Ｐ型拡散層ＰＳ１を囲むように形成された電源線ＭＷ１、ＭＷ２の幅ｄ１１を縮小することが困難であり、微細化の妨げとなっていた。
【００１１】
さらに、従来はセルやメタル配線をレイアウトする際の基準として、メタル配線の間隔を規定するピングリッドを用いていた。図８に、メタルピンＭＰの間隔をピングリッドピッチＭＧＰとして示す。
【００１２】
しかし、セルのレイアウトには適合せず、ＰチャネルＭＯＳトランジスタＰＭ１１及びＮチャネルＭＯＳトランジスタＮＭ１１のゲート電極ＧＥ１１、ＰチャネルＭＯＳトランジスタＰＭ１２及びＮチャネルＭＯＳトランジスタＮＭ１２のゲート電極ＧＥ１２、ＰチャネルＭＯＳトランジスタＰＭ１３及びＮチャネルＭＯＳトランジスタＮＭ１３のゲート電極ＧＥ１３の間隔がピングリッドと一致しておらず、事実上ランダムなレイアウトとなっていた。
【００１３】
このため、図９に示されたように、上下に配置されたＭＯＳトランジスタのゲート電極の間隔にずれが生じていた。より詳細には、上部に配置されたＰチャネルＭＯＳトランジスタＰＭ２１及びＮチャネルＭＯＳトランジスタＮＭ２１のゲート電極ＧＥ２１、ＰチャネルＭＯＳトランジスタＰＭ２２及びＮチャネルＭＯＳトランジスタＮＭ２２のゲート電極ＧＥ２２、ＰチャネルＭＯＳトランジスタＰＭ２３及びＮチャネルＭＯＳトランジスタＮＭ２３のゲート電極ＧＥ２３の間隔と、下部に配置されたＮチャネルＭＯＳトランジスタＮＭ２４及びＰチャネルＭＯＳトランジスタＮＭ２４のゲート電極ＧＥ２４、ＮチャネルＭＯＳトランジスタＰＭ２５及びＰチャネルＭＯＳトランジスタＮＭ２５のゲート電極ＧＥ２５、ＮチャネルＭＯＳトランジスタＰＭ２６及びＰチャネルＭＯＳトランジスタＮＭ２６のゲート電極ＧＥ２６、ＮチャネルＭＯＳトランジスタＰＭ２７及びＰチャネルＭＯＳトランジスタＮＭ２７のゲート電極ＧＥ２７の間隔とがずれている。
【００１４】
このような上下のトランジスタのゲート電極のレイアウトのずれが原因となって、次のような問題が発生していた。
【００１５】
現在では、フォトマスクを用いてＭＯＳトランジスタのゲート電極をパターニング加工する際に、より微細化を実現するため、露光する光の位相をシフトしている。このような状況下で、図９に示されたように上下に配置された各トランジスタのゲート電極が不規則な間隔で配置されると、設計ルールの制約を大きく受けることになる。
【００１６】
図１０に、上部に配置されたトランジスタの拡散層Ｄ１及びゲート電極Ｇ１、Ｇ２と、下部に配置されたトランジスタの拡散層Ｄ２及びゲート電極Ｇ３とを示す。上部のゲート電極Ｇ１、Ｇ２をパターン加工するためのフォトマスクとして、マスクパターンＭＰ１、ＭＰ２、ＭＰ３が上方に配置され、下部のゲート電極Ｇ３をパターン加工するためのフォトマスクとして、マスクパターンＭＰ４、ＭＰ５が配置されている。ここで、上部のゲート電極Ｇ１、Ｇ２と下部のゲート電極Ｇ３とは位置がずれている。
【００１７】
上部のマスクパターンＭＰ１の端面に接触するのが露光する光の第１の位相であるとすると、その隣のマスクパターンＭＰ２には第２の位相、さらにその隣のマスクパターンＭＰ３には第１の位相が接触するとする。このように、加工するためには、相互に隣接するマスクパターンは異なる位相の光が隣接する必要がある。
【００１８】
しかし、下部のマスクパターンＭＰ４、マスクパターンＭＰ５は、上部のマスクパターンＭＰ１とＭＰ３との間に位置し、共に第２の位相の光が隣接することになり、加工ができなくなる。上下のマスクパターンにずれがあると、このような位相矛盾が生じることになる。
【００１９】
この位相矛盾を防ぐには、上部のマスクパターンＭＰ１、ＭＰ２、ＭＰ３と、下部のマスクパターンＭＰ４、ＭＰ５との間を余分にとる必要が生じ、セルサイズの増大を招くこととなっていた。
【００２０】
以下に従来のスタンダードセルを用いた半導体集積回路を開示する文献を示す。
【００２１】
【特許文献１】
特開平１０−１５４７５６号公報
【特許文献２】
特開２０００−１００９５２号公報
【特許文献３】
特開２０００−３５７７４１号公報
【特許文献４】
特開平１１−３８４４号公報
【特許文献５】
特開２００１−１６８２９１号公報
【特許文献６】
特開２０００−２２０８４号公報
【００２２】
【発明が解決しようとする課題】
上述したように、従来は基板電位を供給する領域が微細化の妨げとなっており、さらにセルの配置がピングリッドを基準としながら、ＭＯＳトランジスタのゲート電極の配置が不規則となり設計ルール上の制約をより大きく受けてセル面積の増大を招くという問題があった。
【００２３】
本発明は上記事情に鑑み、セル面積の縮小が可能な半導体集積回路及びその設計方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の半導体集積回路は、
少なくとも一つのセルを構成する複数のＭＯＳトランジスタを配置するセル領域と、
前記セル領域の周辺部に一方向に沿って配置された第１の電源線及び第２の電源線とを備え、
前記セル領域内において、前記一方向における第１の間隔を規定するゲートグリッドと、前記一方向における第２の間隔を規定するピングリッドとが設定されており、
前記ＭＯＳトランジスタのゲート電極が、前記ゲートグリッドに従って配置されており、
メタル配線が、前記ピングリッドに従って配置されていることを特徴とする。
【００２５】
ここで、前記ＭＯＳトランジスタのゲート電極に接続された入出力端子をさらに備え、前記ゲート電極が位置するゲートグリッドが前記ピングリッドと重複していない場合、このゲートグリッドに隣接するいずれか一方の前記ピングリッドとに前記入出力端子が跨るように配置されていてもよい。
【００２６】
前記セル領域内において、前記セル領域におけるウエルの電位を固定するための不純物拡散層が配置されていてもよい。
【００２７】
前記不純物拡散層は、前記第１又は第２の電源線に接続されていてもよい。
【００２８】
前記第１、第２の電源線と異なる電位を有する第３、第４の電源線をさらに備え、前記不純物拡散層は、前記第３又は第４の電源線に接続されていてもよい。
【００２９】
前記セル領域において前記セルが少なくとも二つ配置されており、
前記セルの間にダミーゲートが配置されていてもよい。
【００３０】
前記セル領域内において、前記一方向と直交する他の方向における第３の間隔を規定する第２のピングリッドが設定されており、
前記第２のピングリッドに従って配置されたメタル配線をさらに備えることもできる。
【００３１】
本発明の半導体集積回路の設計方法は、
少なくとも一つのセルを構成する複数のＭＯＳトランジスタを配置するセル領域において、前記セル領域の一方向における第１の間隔を規定するゲートグリッドと、前記一方向における第２の間隔を規定するピングリッドとを設定するステップと、
前記セル領域の周辺部に前記一方向に沿って、第１の電源線及び第２の電源線を配置するステップと、
前記ゲートグリッド上にゲート電極が位置するように、前記ＭＯＳトランジスタの配置を行うステップと、
前記ピングリッドに適合するようにメタル配線の配置を行うステップとを備えることを特徴とする。
【００３２】
前記ＭＯＳトランジスタのゲート電極に接続する入出力端子を、このゲート電極が配置されている前記ゲートグリッドと前記ピングリッドとが一致していない場合、このゲートグリッドとこのゲートグリッドに隣接するいずれか一方の前記ピングリッドとに跨るように配置するステップをさらに備えてもよい。
【００３３】
前記セル領域内に、前記セル領域におけるウエルの電位を固定するための不純物拡散層を配置するステップをさらに備えることもできる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
（１）第１の実施の形態
本実施の形態による半導体集積回路の構成を、図１の平面図に示す。
【００３６】
半導体基板の表面部分において、Ｎウエル領域Ｎ１０１とＰウエル領域Ｐ１０１とが配置されている。このような１組のＮウエル領域１０１とＰウエル領域Ｐ１０１と図中上下に、電源電圧Ｖｄｄ配線ＶＤ１０１と接地電圧Ｖｓｓ配線ＶＳ１０１とが配置されている。
【００３７】
メタルピンの間隔を基準とするピングリッドを図中上下方向に一点鎖線で示し、ＭＯＳトランジスタのゲート電極の間隔を基準とするゲートグリッドを点線で示す。本実施の形態では、ピングリッドとゲートグリッドとの間隔が、２：３の比率で設定されている。
【００３８】
Ｎウエル領域Ｎ１０１内において、基板上にゲート電極ＧＥ１０１が形成され、その両側にＰ型不純物がイオン注入されＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１０１が形成されている。
【００３９】
同様にＮウエル領域Ｎ１０１内において、ゲート電極ＧＥ１０２、ＧＥ１０３が形成され、それぞれの両側にＰ型不純物がイオン注入されＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１０２、ＰＭ１０３が形成されている。
【００４０】
ここで、Ｐ型拡散層におけるソース領域と電源電圧Ｖｄｄ端子ＶＤ１０１とを接続するソース電極、また後述するＮ型拡散層におけるソース領域と接地電圧とを接続するソース電極、Ｐ型拡散層におけるドレイン領域とＮ型拡散層におけるドレイン領域とを接続するドレイン電極は図中省略されている。
【００４１】
Ｐウエル領域Ｐ１０１内において、ゲート電極ＧＥ１が延在するように形成され、その両側にＮ型不純物がイオン注入されＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１０１が形成されている。
【００４２】
さらにＰウエル領域Ｐ１０１内において、ゲート電極ＧＥ１０２、ＧＥ１０３が延在するように形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１０２、ＮＭ１０３が形成されている。
【００４３】
Ｎウエル領域Ｎ１０１とＰウエル領域Ｐ１０１との境界線上において、ゲート電極ＧＥ１０１と接続するように入出力端子Ｉ／Ｏ１０１としてメタル端子が設けられている。
【００４４】
Ｎウエル領域Ｎ１０１とＰウエル領域Ｐ１０１との境界線上において、ゲート電極ＧＥ１０２、ＧＥ１０３とそれぞれ接続するように入出力端子Ｉ／Ｏ１０２、Ｉ／Ｏ１０３としてメタル端子が設けられている。
【００４５】
このように本実施の形態は、回路を構成するＭＯＳトランジスタＰＭ１０１〜ＰＭ１０３、ＮＭ１０１〜ＮＭ１０３を配置する際に、それぞれのゲート電極ＧＥ１０１〜ＧＥ１０３を、ゲートグリッド上に配置するよう規格化した点に第１の特徴がある。
【００４６】
これにより、従来のゲート電極の配置が不均一であったことにより生じていたフォトマスク、リソグラフィ工程、エッチング工程における加工精度等に関する問題を解消し、集積度を向上させることができる。
【００４７】
また本実施の形態は、複数のＭＯＳトランジスタ間に設ける入出力端子Ｉ／Ｏ１０１〜Ｉ／Ｏ１０３を配置する際に、ゲートグリッドとピングリッドとの間のずれを考慮して配置する点に第２の特徴がある。具体的には、ゲート電極ＧＥ１０１はゲートグリッド上に配置されているが、ピングリッド上には配置されていない。この場合、ゲート電極ＧＥ１０１に接続する入出力端子Ｉ／Ｏ１０１は、ゲート電極ＧＥ１０１が配置されたゲートグリッドと、このゲートグリッドに最も近い２本のピングリッドのいずれか一方とに跨るように配置されている。これにより、本実施の形態によれば規則的にＭＯＳトランジスタ及び入出力端子を配置することができ、無駄な素子面積の発生を防止して素子面積の縮小に寄与することができる。
【００４８】
（２）第２の実施の形態
本実施の形態による半導体集積回路の構成を、図２の平面図に示す。
【００４９】
本実施の形態は、隣接する２つのセルが配置され、さらに基板電位を設定するセルとして不純物拡散層が配置されている点に特徴がある。
【００５０】
半導体基板の表面部分において、Ｎウエル領域Ｎ１１１とＰウエル領域Ｐ１１１とが配置されている。このような１組のＮウエル領域１１１とＰウエル領域Ｐ１１１と図中上下に、電源電圧Ｖｄｄ配線ＶＤ１１１と接地電圧Ｖｓｓ配線ＶＳ１１１とが配置されている。
【００５１】
上記第１の実施の形態と同様に、メタルピンの間隔を基準とするピングリッドを図中上下方向に一点鎖線で示し、ＭＯＳトランジスタのゲート電極の間隔を基準とするゲートグリッドを点線で示す。また本実施の形態においても、ピングリッドとゲートグリッドとの間隔が、２：３の比率で設定されている。
【００５２】
Ｎウエル領域Ｎ１１１内において、基板上にゲート電極ＧＥ１１１が形成され、その両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１１１が形成されている。同様に、ゲート電極ＧＥ１１２、ＧＥ１１３、ＧＥ１１４が形成され、それぞれの両側にＰ型拡散層が形成されて、ＰＭＯＳトランジスタＰＭ１１２、ＰＭ１１３、ＰＭ１１４が形成されている。
【００５３】
Ｐウエル領域Ｐ１１１内において、ゲート電極ＧＥ１１１、ＧＥ１１２、ＧＥ１１３、ＧＥ１１４が延在するように形成され、その両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１１１、ＮＭ１１２、ＮＭ１１３、ＮＭ１１４が形成されている。
【００５４】
ここで、ＰＭＯＳトランジスタＰＭ１１１及びＮＭＯＳトランジスタＮＭ１１１、ＰＭＯＳトランジスタＰＭ１１２及びＮＭＯＳトランジスタＮＭ１１２、ＰＭＯＳトランジスタＰＭ１１３及びＮＭＯＳトランジスタＮＭ１１３から成るセルに隣接して、ＰＭＯＳトランジスタＰＭ１１４及びＮＭＯＳトランジスタＮＭ１１４から成るセルが隣接されている。
【００５５】
Ｎウエル領域Ｎ１１１とＰウエル領域Ｐ１１１との境界線上において、ゲート電極ＧＥ１１１〜ＧＥ１１４と接続するように、入出力端子Ｉ／Ｏ１１１〜Ｉ／Ｏ１１４が設けられている。
【００５６】
さらに本実施の形態では、ＮウエルＮ１１１に電源電圧Ｖｄｄ、ＰウエルＰ１１１に接地電圧Ｖｓｓをそれぞれ印加する基板電位供給セルが、各ＭＯＳトランジスタと同様にセル領域内に配置されている。即ち、Ｎウエル１１１内にＮ型不純物拡散層ＮＳ１１１が配置され、電源電圧Ｖｄｄ線ＶＤ１１１と電気的に接続されている。同様に、Ｐウエル１１１内にＰ型不純物拡散層ＰＳ１１１が配置され、接地電圧Ｖｓｓ線ＶＳ１１１と電気的に接続されている。
【００５７】
本実施の形態は、上記第１の実施の形態と同様に、回路を構成するＭＯＳトランジスタＰＭ１１１〜ＰＭ１１４、ＮＭ１１１〜ＮＭ１１４を配置する際に、それぞれのゲート電極ＧＥ１１１〜ＧＥ１１４を、ゲートグリッド上に配置するよう規格化した点に第１の特徴がある。
【００５８】
また本実施の形態は、複数のＭＯＳトランジスタ間に設ける入出力端子Ｉ／Ｏ１１１〜Ｉ／Ｏ１１４を配置する際に、ゲートグリッドとピングリッドとの間のずれを考慮して配置する点に第２の特徴がある。具体的には、例えばゲート電極ＧＥ１１１はゲートグリッド上に配置されているが、ピングリッド上には配置されていない。このような場合、ゲート電極ＧＥ１１１に接続する入出力端子Ｉ／Ｏ１１１は、ゲート電極ＧＥ１１１が配置されたゲートグリッドと、このゲートグリッドに最も近い２本のピングリッドのいずれか一方とに跨るように配置されている。
【００５９】
これにより、本実施の形態によれば規則的にＭＯＳトランジスタ及び入出力端子を配置することができ、無駄な素子面積の発生を防止して素子面積の縮小に寄与することができる。
【００６０】
さらに本実施の形態は、ＮウエルＮ１１１、ＰウエルＰ１１１に基板バイアス電位を印加するための拡散層ＮＳ１１１、ＰＳ１１１を、各ＭＯＳトランジスタを配置する領域内に、基板電位設定セルとして設ける点に第３の特徴がある。従来は、図７を用いて上述したように、電源電圧Ｖｄｄ線ＭＷ１内に拡散層ＮＳ１を設けてＮウエルＮ１への電源電圧Ｖｄｄの印加を行い、接地電圧Ｖｓｓ線ＭＷ２内に拡散層ＰＳ１を設けてＰウエルＰ１への接地電圧Ｖｓｓの印加を行っていた。このため、電源電圧Ｖｄｄ線ＭＷ１、接地電圧線Ｖｓｓ線ＭＷ２の幅ｄ１１を縮小できず、微細化の妨げとなっていた。
【００６１】
これに対し本実施の形態によれば、電源電圧Ｖｄｄ線ＶＤ１１１、接地電圧線Ｖｓｓ１１１内にこのような基板電位を印加するための不純物拡散層を設ける必要がないため、幅ｄ１を従来の幅ｄ１１より縮小することができ、素子の微細化に寄与する。
【００６２】
（３）第３の実施の形態
本実施の形態による半導体集積回路の構成を図３に示す。
【００６３】
半導体基板の表面部分において、Ｎウエル領域Ｎ１２１とＰウエル領域Ｐ１２１とが配置され、この１組のＮウエル領域１１１及びＰウエル領域Ｐ１１１の図中上下に、電源電圧Ｖｄｄ配線ＶＤ１２１と接地電圧Ｖｓｓ配線ＶＳ１２１とが配置されている。
【００６４】
接地電圧Ｖｓｓ配線ＶＳ１２１を境に上下対象に、さらに１組のＰウエル領域Ｐ１２２及びＮウエル領域Ｎ１２２が配置され、Ｎウエル領域Ｎ１２２の図中下方に電源電圧Ｖｄｄ線ＶＤ１２２が配置されている。
【００６５】
上記第１、第２の実施の形態と同様に、メタルピンの間隔を基準とするピングリッドを一点鎖線、ＭＯＳトランジスタのゲート電極の間隔を基準とするゲートグリッドを点線で示す。ピングリッドとゲートグリッドとの間隔が、２：３の比率で設定されている。
【００６６】
Ｎウエル領域Ｎ１２１内において、ゲート電極ＧＥ１２１、ＧＥ１２２、ＧＥ１２３、ＧＥ１２４が形成され、それぞれの両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１２１、ＰＭ１２２、ＰＭ１２３、ＰＭ１２４が形成されている。
【００６７】
Ｐウエル領域Ｐ１２１内において、ゲート電極ＧＥ１２１、ＧＥ１２２、ＧＥ１２３、ＧＥ１２４が延在するように形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１２１、ＮＭ１２２、ＮＭ１２３、ＮＭ１２４が形成されている。
【００６８】
Ｎウエル領域Ｎ１２１とＰウエル領域Ｐ１２１との境界線上において、ゲート電極ＧＥ１２１〜ＧＥ１２４と接続するように、入出力端子Ｉ／Ｏ１２１〜Ｉ／Ｏ１２４が設けられている。
【００６９】
同様に、Ｐウエル領域Ｐ１２２内において、ゲート電極ＧＥ１２５〜ＧＥ１２８が形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１２５〜ＮＭ１２８が形成されている。
【００７０】
Ｎウエル領域Ｎ１２２内において、ゲート電極ＧＥ１２５〜ＧＥ１２８が延在するように形成され、それぞれの両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１２５〜ＰＭ１２８が形成されている。
【００７１】
Ｎウエル領域Ｎ１２２とＰウエル領域Ｐ１２２との境界線上において、ゲート電極ＧＥ１２５〜ＧＥ１２８と接続するように、入出力端子Ｉ／Ｏ１２５〜Ｉ／Ｏ１２８が設けられている。
【００７２】
さらに上記第２の実施の形態と同様に、ＮウエルＮ１２１、Ｎ１２２に電源電圧Ｖｄｄを印可するためのＮ型不純物拡散層ＮＳ１２１、ＮＳ１２２、ＰウエルＰ１２１、Ｐ１２２に接地電圧Ｖｓｓを印加するためのＰ型不純物拡散層ＰＳ１２１、ＰＳ１２２が、各ＭＯＳトランジスタと同様にセル領域内に配置されている。
【００７３】
本実施の形態は、上記第１、第２の実施の形態と同様に、回路を構成するＭＯＳトランジスタＰＭ１２１〜ＰＭ１２８、ＮＭ１２１〜ＮＭ１２８を配置する際に、それぞれのゲート電極ＧＥ１２１〜ＧＥ１２８を、ゲートグリッド上に配置するよう規格化した点に第１の特徴がある。
【００７４】
これにより、図中上下に配置された各ＭＯＳトランジスタのゲート電極の間隔にずれが生じない。よって、従来のように上下のＭＯＳトランジスタのゲート電極のレイアウトのずれが原因となって、フォトマスクを用いてパターニングを行う際に生じていた位相矛盾の問題が解消される。よって、上下のＭＯＳトランジスタを従来のように位相矛盾を考慮して間隔を空けて配置する必要がなく、微細化が実現される。
【００７５】
また上記第１、第２の実施の形態と同様に、複数のＭＯＳトランジスタ間に設ける入出力端子Ｉ／Ｏ１２１〜Ｉ／Ｏ１２８を配置する際に、ゲートグリッドとピングリッドとの間のずれを考慮して配置する点に第２の特徴がある。
【００７６】
さらに上記第２の実施の形態と同様に、ＮウエルＮ１２１〜Ｎ１２２、ＰウエルＰ１２１〜Ｐ１２２に基板バイアス電位を印加するための拡散層ＮＳ１２１〜ＮＳ１２２、ＰＳ１２１〜ＰＳ１２２を、各ＭＯＳトランジスタを配置する領域内に、基板電位設定セルとして設ける点に第３の特徴がある。これにより、電源電圧Ｖｄｄ線ＶＤ１２１、接地電圧線Ｖｓｓ１２１内に基板電位を印加するための不純物拡散層を設ける必要がなく、幅ｄ１を従来の幅ｄ１１より縮小することができ、素子の微細化が実現される。
【００７７】
（４）第４の実施の形態
本発明の第４の実施の形態について、図４を用いて説明する。本実施の形態は、上記第３実施の形態の構成に加えて、各セルの間にダミーゲートを備えている。
【００７８】
半導体基板の表面部分において、Ｎウエル領域Ｎ１４１とＰウエル領域Ｐ１４１とが配置され、この１組のＮウエル領域Ｎ１４１及びＰウエル領域Ｐ１４１の図中上下に、電源電圧Ｖｄｄ配線ＶＤ１４１と接地電圧Ｖｓｓ配線ＶＳ１４１とが配置されている。
【００７９】
接地電圧Ｖｓｓ配線ＶＳ１４１を境に上下対象に、さらに１組のＰウエル領域Ｐ１４２及びＮウエル領域Ｎ１４２が配置され、Ｎウエル領域Ｎ１４２の図中下方に電源電圧Ｖｄｄ線ＶＤ１４２が配置されている。
【００８０】
ピングリッドを一点鎖線、ゲートグリッドを点線で示し、ピングリッドとゲートグリッドとの間隔が２：３の比率で設定されている。
【００８１】
Ｎウエル領域Ｎ１４１内において、ゲート電極ＧＥ１４１、ＧＥ１４２、ＧＥ１４３、ＧＥ１４４が形成され、それぞれの両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１４１、ＰＭ１４２、ＰＭ１４３、ＰＭ１４４が形成されている。
【００８２】
Ｐウエル領域Ｐ１４１内において、ゲート電極ＧＥ１４１、ＧＥ１４２、ＧＥ１４３、ＧＥ１４４が延在するように形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１４１、ＮＭ１４２、ＮＭ１４３、ＮＭ１４４が形成されている。
【００８３】
Ｎウエル領域Ｎ１４１とＰウエル領域Ｐ１４１との境界線上において、ゲート電極ＧＥ１４１〜ＧＥ１４４と接続するように、入出力端子Ｉ／Ｏ１４１〜Ｉ／Ｏ１４４が設けられている。
【００８４】
Ｐウエル領域Ｐ１４２内において、ゲート電極ＧＥ１４５〜ＧＥ１４８が形成され、それぞれの両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１４５〜ＮＭ１４８が形成されている。
【００８５】
Ｎウエル領域Ｎ１４２内において、ゲート電極ＧＥ１４５〜ＧＥ１４８が延在するように形成され、それぞれの両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１４５〜ＰＭ１４８が形成されている。
【００８６】
Ｎウエル領域Ｎ１４２とＰウエル領域Ｐ１４２との境界線上において、ゲート電極ＧＥ１４５〜ＧＥ１４８と接続するように、入出力端子Ｉ／Ｏ１４５〜Ｉ／Ｏ１４８が設けられている。
【００８７】
ＮウエルＮ１４１、Ｎ１２２に電源電圧Ｖｄｄを印可するためのＮ型不純物拡散層ＮＳ１４１、ＮＳ１４２、ＰウエルＰ１４１、Ｐ１４２に接地電圧Ｖｓｓを印加するためのＰ型不純物拡散層ＰＳ１４１、ＰＳ１４２が、各ＭＯＳトランジスタと同様にセル領域内に配置されている。
【００８８】
さらに、ゲート電極ＧＥ１４１を共通にするＰＭＯＳトランジスタＰＭ１４１及びＮＭＯＳトランジスタＮＭ１４１で構成されたセルと、ゲート電極ＧＥ１４２を共通にするＰＭＯＳトランジスタＰＭ１４２及びＮＭＯＳトランジスタＮＭ１４２で構成されたセルとの間に、ダミーゲート電極ＤＭ１４１が配置されている。ゲート電極ＧＥ１４３を共通にするＰＭＯＳトランジスタＰＭ１４３及びＮＭＯＳトランジスタＮＭ１４３で構成されたセルと、ゲート電極ＧＥ１４４を共通にするＰＭＯＳトランジスタＰＭ１４４及びＮＭＯＳトランジスタＮＭ１４４で構成されたセルとの間に、ダミーゲート電極ＤＭ１４２が配置されている。さらに、ＰＭＯＳトランジスタＰＭ１４４及びＮＭＯＳトランジスタＮＭ１４４で構成されたセルと、Ｎ型不純物拡散層ＮＳ１４１及びＰ型不純物拡散層ＰＳ１４１との間、ダミーゲート電極ＤＭ１４３が配置されている。
【００８９】
同様に、ＰＭＯＳトランジスタＰＭ１４５及びＮＭＯＳトランジスタＮＭ１４５で構成されたセルと、ＰＭＯＳトランジスタＰＭ１４６及びＮＭＯＳトランジスタＮＭ１４６で構成されたセルとの間に、ダミーゲート電極ＤＭ１４４が配置されている。ＰＭＯＳトランジスタＰＭ１４６及びＮＭＯＳトランジスタＮＭ１４６で構成されたセルと、ＰＭＯＳトランジスタＰＭ１４７及びＮＭＯＳトランジスタＮＭ１４７で構成されたセルとの間に、ダミーゲート電極ＤＭ１４５が配置されている。ＰＭＯＳトランジスタＰＭ１４８及びＮＭＯＳトランジスタＮＭ１４８で構成されたセルと、Ｎ型不純物拡散層ＮＳ１４２及びＰ型不純物拡散層ＰＳ１４２との間、ダミーゲート電極ＤＭ１４６が配置されている。
【００９０】
このような本実施の形態によれば、上記第３の実施の形態における第１〜第３の特徴に加えて、第４の特徴として、隣接する各セルの間にダミーゲートを備えことにより、各々のＭＯＳトランジスタのゲートの配置がさらに均一化され、プロセス加工上の精度が向上する。
【００９１】
（５）第５の実施の形態
本発明の第５の実施の形態について説明する。
【００９２】
上記第１〜第４の実施の形態では、Ｎウエルには電源電圧Ｖｄｄを印加し、Ｐウエルには接地電圧Ｖｓｓを印加している。
【００９３】
これに対し、本実施の形態では、Ｎウエルに電源電圧Ｖｄｄと異なる基板電位、Ｐウエルに接地電圧Ｖｓｓと異なる基板電位を印加する点で相違する。この場合の構成の一例を本発明の第５の実施の形態とし、その構成を図５に示す。
【００９４】
半導体基板の表面部分において、Ｎウエル領域Ｎ１５１とＰウエル領域Ｐ１５１とが配置されている。このような１組のＮウエル領域１５１とＰウエル領域Ｐ１５１の図中上下において、一方向（図中左右方向）に沿って電源電圧Ｖｄｄ配線ＶＤ１５１と接地電圧Ｖｓｓ配線ＶＳ１５１とが配置されている。
【００９５】
さらに、ＮウエルＮ１５１に電源電圧Ｖｄｄと異なる基板電圧Ｖｂｐを印加し、ＰウエルＰ１５１に接地電圧Ｖｓｓと異なる基板電圧Ｖｂｎをそれぞれ印加するための基板電位供給セルが、各ＭＯＳトランジスタと同様にセル領域内に配置されている。即ち、Ｎウエル１５１内にＮ型不純物拡散層ＮＳ１５１が配置され、Ｐウエル１１１内にＰ型不純物拡散層ＰＳ１１１が配置されている。
【００９６】
さらに、電源電圧Ｖｄｄ線ＶＤ１５１、接地電圧Ｖｓｓ線ＶＳ１５１と直交する方向（図中縦方向）に、基板電圧Ｖｂｐ線Ｖｂｐ１５１、基板電圧Ｖｂｎ線Ｖｂｎ１５１が、電源電圧Ｖｄｄ線ＶＤ１５１、接地電圧Ｖｓｓ線ＶＳ１５１の上部の配線層において、ピングリッドに従って配置されている。
【００９７】
そして、Ｎ型不純物拡散層ＮＳ１５１が基板電圧Ｖｂｐ線Ｖｂｐ１５１と電気的に接続されており、同様にＰ型不純物拡散層ＰＳ１１１が基板電圧Ｖｂｎ線Ｖｂｎ１５１と電気的に接続されている。
【００９８】
上記第１〜第４の実施の形態と同様に、メタルピンの間隔を基準とするピングリッドを図中上下方向に一点鎖線で示し、ＭＯＳトランジスタのゲート電極の間隔を基準とするゲートグリッドを点線で示す。また本実施の形態においても、ピングリッドとゲートグリッドとの間隔が、２：３の比率で設定されている。
【００９９】
Ｎウエル領域Ｎ１５１内において、基板上にゲート電極ＧＥ１５１が形成され、その両側にＰ型拡散層が形成されてＰＭＯＳトランジスタＰＭ１５１が形成されている。ゲート電極ＧＥ１５２、ＧＥ１５３、ＧＥ１５４が形成され、それぞれの両側にＰ型拡散層が形成されて、ＰＭＯＳトランジスタＰＭ１５２、ＰＭ１５３、ＰＭ１５４が形成されている。
【０１００】
Ｐウエル領域Ｐ１５１内において、ゲート電極ＧＥ１５１、ＧＥ１５２、ＧＥ１５３、ＧＥ１５４が延在するように形成され、その両側にＮ型拡散層が形成されてＮＭＯＳトランジスタＮＭ１５１、ＮＭ１５２、ＮＭ１５３、ＮＭ１５４が形成されている。
【０１０１】
上記第２の実施の形態と同様に、ＰＭＯＳトランジスタＰＭ１５１及びＮＭＯＳトランジスタＮＭ１５１、ＰＭＯＳトランジスタＰＭ１５２及びＮＭＯＳトランジスタＮＭ１５２、ＰＭＯＳトランジスタＰＭ１５３及びＮＭＯＳトランジスタＮＭ１５３から成るセルに隣接して、ＰＭＯＳトランジスタＰＭ１５４及びＮＭＯＳトランジスタＮＭ１５４から成るセルが隣接されている。
【０１０２】
Ｎウエル領域Ｎ１５１とＰウエル領域Ｐ１５１との境界線上において、ゲート電極ＧＥ１５１〜ＧＥ１５４と接続するように、入出力端子Ｉ／Ｏ１５１〜Ｉ／Ｏ１５４が設けられている。
【０１０３】
先ず、上記第１〜第４の実施の形態と同様に、回路を構成するＭＯＳトランジスタＰＭ１５１〜ＰＭ１５４、ＮＭ１５１〜ＮＭ１５４を配置する際に、それぞれのゲート電極ＧＥ１５１〜ＧＥ１５４を、ゲートグリッド上に配置するよう規格化している。
【０１０４】
また、複数のＭＯＳトランジスタ間に設ける入出力端子Ｉ／Ｏ１５１〜Ｉ／Ｏ１５４を配置する際に、ゲートグリッドとピングリッドとの間のずれを考慮して配置している。
【０１０５】
さらに本実施の形態は、上記第１〜第４の実施の形態と異なり、ＮウエルＮ１５１、ＰウエルＰ１５１に基板バイアス電位を印加するための拡散層ＮＳ１５１、ＰＳ１５１に対し、電源電圧Ｖｄｄと異なる基板電圧Ｖｂｐ、接地電圧Ｖｓｓと異なる基板電圧Ｖｂｎをそれぞれ印加するため、基板電圧Ｖｂｐ線Ｖｂｐ１５１、基板電圧Ｖｂｎ線Ｖｂｎ１５１を接続している。
【０１０６】
ここで、１層目のメタル配線ＭＰ１５１と拡散層ＮＳ１５１とがコンタクトＣＴ１５１で接続され、メタル配線ＭＰ１５１と２層目の基板電圧Ｖｂｐ線Ｖｂｐ１５１とがヴィアＶＩＡ１５１で接続されている。同様に、１層目のメタル配線ＭＰ１５２と拡散層ＰＳ１５１とがコンタクトＣＴ１５２で接続され、メタル配線ＭＰ１５２と２層目の基板電圧Ｖｂｎ線Ｖｂｎ１５１とがヴィアＶＩＡ１５２で接続されている。
【０１０７】
このような本実施の形態においても、上記実施の形態と同様に、セルの配置効率を向上させ微細化に寄与することができる。
【０１０８】
（６）第６の実施の形態
本発明の第６の実施の形態について、図６を用いて説明する。
【０１０９】
上記第１〜第４の実施の形態では、いずれも回路を構成する複数のＭＯＳトランジスタを配置する際に、それぞれのゲート電極をゲートグリッド上に配置するよう規格化している。
【０１１０】
さらに上記実施の形態ではいずれも、メタル配線をピングリッド上に配置するように規格化している。この場合の具体的なメタル配線の配置例を図６に示す。
【０１１１】
上記第５の実施の形態と同様に、一方向に沿って電源電圧Ｖｄｄ線ＶＤ１６１、接地電圧Ｖｓｓ線ＶＳ１６１が１層目の配線層として配置され、これと直交する方向にピングリッド１に従って基板電圧Ｖｂｐ線Ｖｂｐ１６１、基板電圧Ｖｂｎ線Ｖｂｎ１６１が２層目の配線層として配置されている。ここで、上記第５の実施の形態と同一の要素には同一の番号を伏して説明を省略する。
【０１１２】
さらに本実施の形態では、ピングリッド１と直交する方向にピングリッド２が設定されている。ピングリッド１とピングリッド２とは、同一の配線間隔であってもよく、あるいは異なる間隔に設定してもよい。
【０１１３】
このピングリッド２に従って、メタル配線ＭＬ１６１、ＭＬ１６２が３層目の配線層として配置されている。
【０１１４】
本実施の形態では、同一方向にピングリッド１及びゲートグリッドが設定され、ゲートグリッドに従ってＭＯＳトランジスタのゲートが配置され、ゲートグリッド及びピングリッドを考慮して入出力端子が配置され、ピングリッド１に従って２層目の配線層が配置されている。
【０１１５】
さらに、ピングリッド１及びゲートグリッドと直交する方向にピングリッド２が設定され、これに従って３層目の配線層が配置されている。このように配置することで、セルの配置効率が向上し、素子面積の縮小が可能である。
【０１１６】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲を超えない範囲内で様々に変形することが可能である。例えば、上記実施の形態ではいずれも、ピングリッドとゲートグリッドとの間隔が２：３の比率で設定されている。しかし、この比率に限らず自由な値に設定することができる。
【０１１７】
【発明の効果】
以上説明したように、本発明の半導体集積回路及びその配置方法によれば、セル領域においてゲートグリッドとピングリッドとが設定されており、ＭＯＳトランジスタのゲート電極がゲートグリッドに従って配置され、メタル配線がピングリッドに従って配置されることで、セルの配置効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体集積回路の構成を示す平面図。
【図２】本発明の第２の実施の形態による半導体集積回路の構成を示す平面図。
【図３】本発明の第３の実施の形態による半導体集積回路の構成を示す平面図。
【図４】本発明の第４の実施の形態による半導体集積回路の構成を示す平面図。
【図５】本発明の第５の実施の形態であって、Ｎウエルに電源電圧Ｖｄｄと異なる基板電位、Ｐウエルに接地電圧Ｖｓｓと異なる基板電位を印加した場合の構成を示す平面図。
【図６】本発明の第６の実施の形態であって、メタル配線を３層目に配置した場合の構成を示す平面図。
【図７】従来の半導体集積回路の構成を示す平面図。
【図８】従来の他の半導体集積回路の構成を示す平面図。
【図９】従来のさらに他の半導体集積回路の構成を示す平面図。
【図１０】従来の半導体集積回路における位相矛盾の問題を説明するための平面図。
【符号の説明】
Ｎ１０１、Ｎ１１１、Ｎ１２１、Ｎ１２２、Ｎ１４１、Ｎ１４２、Ｎ１５１、Ｎ１５２ Ｎウエル領域
Ｐ１０１、Ｐ１１１、Ｐ１２１、Ｐ１２２、Ｐ１４１、Ｐ１４２、Ｐ１５１、Ｐ１５２ Ｐウエル領域
ＰＭ１０１〜ＰＭ１０３、ＰＭ１１１〜ＰＭ１１４、ＰＭ１２１〜ＰＭ１２８、ＰＭ１４１〜ＰＭ１４８、ＰＭ１５１〜ＰＭ１５４ Ｐ型ＭＯＳトランジスタ
ＮＭ１０１〜ＮＭ１０３、ＮＭ１１１〜ＮＭ１１４、ＮＭ１２１〜ＮＭ１２８、ＮＭ１４１〜ＮＭ１４８、ＮＭ１５１〜ＮＭ１５４ Ｎ型ＭＯＳトランジスタ
ＧＥ１０１〜ＧＥ１０３、ＧＥ１１１〜ＧＥ１１４、ＧＥ１２１〜ＧＥ１２８、ＧＥ１４１〜ＧＥ１４８、ＧＥ１５１〜ＧＥ１５４ ゲート電極
Ｉ／Ｏ１０１〜Ｉ／Ｏ１０３、Ｉ／Ｏ１１１〜Ｉ／Ｏ１１４、Ｉ／Ｏ１２１〜Ｉ／Ｏ１２８、Ｉ／Ｏ１４１〜Ｉ／Ｏ１４８、Ｉ／Ｏ１５１〜Ｉ／Ｏ１５４ 入出力端子
ＮＳ１１１、ＮＳ１２１、ＮＳ１２２、ＮＳ１４１、ＮＳ１４２、ＮＳ１５１ Ｎ型不純物拡散層
ＰＳ１１１、ＰＳ１２１、ＰＳ１２２、ＰＳ１４１、ＰＳ１４２、ＰＳ１５１ Ｐ型不純物拡散層
Claims (10)
- 少なくとも一つのセルを構成する複数のＭＯＳトランジスタを配置するセル領域と、
前記セル領域の周辺部に一方向に沿って配置された第１の電源線及び第２の電源線とを備え、
前記セル領域内において、前記一方向における第１の間隔を規定するゲートグリッドと、前記一方向における第２の間隔を規定するピングリッドとが設定されており、
前記ＭＯＳトランジスタのゲート電極が、前記ゲートグリッドに従って配置されており、
配線層が、前記ピングリッドに従って配置されていることを特徴とする半導体集積回路。 - 前記ＭＯＳトランジスタのゲート電極に接続された入出力端子をさらに備え、
前記ゲート電極が位置するゲートグリッドが前記ピングリッドと重複していない場合、このゲートグリッドに隣接するいずれか一方の前記ピングリッドとに跨るように前記入出力端子が配置されていることを特徴とする請求項１記載の半導体集積回路。 - 前記セル領域内において、前記セル領域におけるウエルの電位を固定するための不純物拡散層が配置されていることを特徴とする請求項１又は２記載の半導体集積回路。
- 前記不純物拡散層は、前記第１又は第２の電源線に接続されていることを特徴とする請求項３記載の半導体集積回路。
- 前記第１、第２の電源線と異なる電位を有する第３、第４の電源線をさらに備え、前記不純物拡散層は、前記第３又は第４の電源線に接続されていることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
- 前記セル領域において前記セルが少なくとも二つ配置されており、
前記セルの間にダミーゲートが配置されたことを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。 - 前記セル領域内において、前記一方向と直交する他の方向における第３の間隔を規定する第２のピングリッドが設定されており、
前記第２のピングリッドに従って配置された他の配線層をさらに備えることを特徴とする請求項１乃至６のいずれかに記載の半導体集積回路。 - 少なくとも一つのセルを構成する複数のＭＯＳトランジスタを配置するセル領域において、前記セル領域の一方向における第１の間隔を規定するゲートグリッドと、前記一方向における第２の間隔を規定するピングリッドとを設定するステップと、
前記セル領域の周辺部に前記一方向に沿って、第１の電源線及び第２の電源線を配置するステップと、
前記ゲートグリッド上にゲート電極が位置するように、前記ＭＯＳトランジスタの配置を行うステップと、
前記ピングリッドに適合するように配線層の配置を行うステップと、
を備えることを特徴とする半導体集積回路の設計方法。 - 前記ＭＯＳトランジスタのゲート電極に接続する入出力端子を、このゲート電極が配置されている前記ゲートグリッドと前記ピングリッドとが一致していない場合、このゲートグリッドとこのゲートグリッドに隣接するいずれか一方の前記ピングリッドとに跨るように配置するステップをさらに備えることを特徴とする請求項８記載の半導体集積回路の設計方法。
- 前記セル領域内に、前記セル領域におけるウエルの電位を固定するための不純物拡散層を配置するステップをさらに備えることを特徴とする請求項８又は９記載の半導体集積回路の設計方法。
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