CN107342282B - 集成电路及其制造方法 - Google Patents

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Abstract

本发明实施例公开了一种布局，布局包含多个单元和至少一个连续延伸横跨单元的伪栅电极。由于伪栅电极导电，伪栅电极可用于互连单元。即，一些信号可通过伪栅电极而不是金属一线或金属二线传输。因此，可减少用于互连单元的金属一线和/或金属二线的数量。本发明实施例涉及集成电路及其制造方法。

Description

集成电路及其制造方法
技术领域
本发明实施例涉及集成电路及其制造方法。
背景技术
半导体集成电路(IC)行业经历了指数式增长。IC材料和设计的技术进步已生产出几代IC，其每一代的电路都比上一代更小、更复杂。
超大规模集成(VLSI)技术已产生更窄的互连线和更小的触点。此外，集成电路设计正变得更复杂、更密集。更多器件被压缩在集成电路中以提高性能。
发明内容
根据本发明的一个实施例，提供了一种集成电路，包括：第一单元，包括：至少一个第一有源区；和横跨所述第一有源区的至少一个第一栅电极；第二单元，包括：至少一个第二有源区；和横跨所述第二有源区的至少一个第二栅电极，其中，所述第一栅电极和所述第二栅电极端对端地布置；以及至少一个伪栅电极，部分地存在于所述第一有源区和所述第二有源区的边缘上，所述伪栅电极至少在所述第一有源区和所述第二有源区之间是连续的。
根据本发明的另一实施例，还提供了一种集成电路，包括：至少一个第一有源区；至少一个第一栅电极，横跨所述第一有源区；至少一个第二有源区；至少一个第二栅电极，横跨所述第二有源区，所述第二栅电极未与所述第一栅电极连接；以及至少一个第一伪栅电极，部分地存在于所述第一有源区和所述第二有源区的边缘上，其中，所述第一伪栅电极的长度大于所述第一栅电极的长度。
根据本发明的又一实施例，还提供了一种使用处理器配置集成电路布局的方法，所述方法包括：使用所述处理器，从单元库选择多个单元；使用所述处理器，在所述集成电路布局上放置所述单元，其中，放置所述单元在所述集成电路布局上形成至少一个连续的PODE(OD边缘上多晶硅)，且所述连续的PODE横跨所述单元之间的至少一个共同边界延伸；基于所述集成电路布局生成用于制造集成电路的指令集；以及将所述指令集存储于非暂时性机器可读存储媒介中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本公开的一些实施例的单元布局的顶视图。
图2是根据本公开的一些实施例的布局的顶视图。
图3是根据本公开的一些实施例的逆变器的示意图。
图4是根据本公开的一些实施例的布局的顶视图。
图5A至图5C是根据本公开的不同实施例的单元布局的顶视图。
图6是根据本公开的一些实施例的布局。
图7是根据本公开的一些实施例的配置集成电路布局的方法的流程图。
图8是根据本公开的一些实施例的生成一个或者多个以上描述的布局实施例的处理系统。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
参考图1，在图1中是根据本公开的一些实施例的单元布局的顶视图。单元100存在于半导体衬底上。单元100具有单元边界，该边界包含顶边缘212、底边缘214以及相对侧边缘216和218。单元高度H限定在顶边缘212和底边缘214之间。单元宽度W限定在相对侧边缘216和218之间。
单元100包含第一晶体管区112和第二晶体管区114，其中第一晶体管区112靠近第二晶体管区114垂直设置。共用边界线215将第一晶体管区112和第二晶体管区114分离。单元100的第一晶体管区112可被布置以形成PMOS(P沟道金属氧化物半导体)晶体管且可被视为PMOS区112。单元100的第二晶体管区114可被布置以形成NMOS(N沟道金属氧化物半导体)晶体管且可被视为NMOS区114。
多个P型有源区120a-120d存在于PMOS区112中，且多个N型有源区124a-124d存在于NMOS区114中。在一些实施例中，有源区，例如P型有源区120a-120d和N型有源区124a-124d，在本文中也被称为OD(氧化尺寸区)。在图1中，P型有源区120a-120d基本垂直于顶边缘212且基本等距隔开。N型有源区124a-124d基本垂直于底边缘214且基本等距隔开。在一些实施例中，P型有源区120a-120d和N型有源区124a-124d是鳍形形状，且P型有源区120a-120d和N型有源区124a-124d基本互相平行且交错在PMOS区112和NMOS区114中。
栅电极150a-150d和伪栅电极130a-130c存在于半导体衬底上方。在图1中，栅电极150a-150d和伪栅电极130a-130c基本互相平行且基本与顶边缘212、共用边界线215和底边缘214平行。栅电极150a-150d和伪栅电极130a-130c由多晶硅或其他材料形成，例如金属、金属合金和金属硅化物。布置伪栅电极130a-130c不作为任何晶体管的栅极。在一些实施例中，栅电极和伪栅电极，例如栅电极150a-150d和伪栅电极130a-130c，在本文中也被称为PO。在一些实施例中，伪栅电极130a-130c在本文中也被称为PODE(OD边缘上多晶硅)。
栅电极150a和150b存在于PMOS区112中。栅电极150a横跨P型有源区120a和120c且部分存在于P型有源区120b的边缘上，其中栅电极150a被视为P型有源区120b的伪栅电极。栅电极150a穿过P型有源区120b和120d且部分存在于P型有源区120c的边缘上，其中,栅电极150b被视为P型有源区120c的伪栅电极。栅电极150c和150d存在于NMOS区114中。栅电极150c横跨N型有源区124a和124c且部分存在于N型有源区124b的边缘上，其中，栅电极150a被视为N型有源区124b的伪栅电极。栅电极150d横跨N型有源区124b和124d且部分存在于N型有源区124c的边缘上，其中栅电极150d被视为N型有源区124c的伪栅电极。
单元100还包含例如切割多晶硅(CPO)图案等多个切割图案160a-160d，用于分别终接(terminate)栅电极150a-150d。切割图案160a-160d分别代表切割截面或图案区域，其中栅电极150a-150d被移除。在一些实施例中，由于存在切割图案160a-160d，栅电极150a-150d中的至少一个的长度小于伪栅电极130a-130c中的至少一个的长度。
在一些实施例中，栅电极150a-150d交错在单元100中。如图1所示，当分别通过切割图案160a和160c与侧边缘218隔开时，栅电极150a和150c从侧边缘216延伸，且当分别通过切割图案160b和160d与侧边缘216隔开时，栅电极150b和150b从侧边缘218延伸。
在一些实施例中，伪栅电极130a存在于顶边缘212上，伪栅电极130b存在于共用边界线215上，且伪栅电极130c存在于底边缘214上。栅电极150a和150b存在于伪栅电极130a和130b之间，其中栅电极150a存在于伪栅电极130a和栅电极150b之间，且栅电极150b存在于栅电极150a和伪栅电极130b之间。栅电极150c和150d存在于伪栅电极130b和130c之间，其中栅电极150c存在于伪栅电极130b和栅电极150d之间，且栅电极150d存在于栅电极150c和伪栅电极130c之间。
在一些实施例中，P型有源区120a-120d交错在PMOS区112中，且N型有源区124a-124d交错在NMOS区114中。如图1所示，当与伪栅电极130b隔开时，P型有源区120a和120c部分存在于伪栅电极130a下。当与伪栅电极130a隔开时，P型有源区120b和120d部分存在于伪栅电极130b下。当与伪栅电极130c隔开时，N型有源区124a和124c部分存在于伪栅电极130b下。当与伪栅电极130b隔开时，N型有源区124b和124d部分存在于伪栅电极130c下。
参考图2，在图2中是根据本公开的一些实施例的布局的顶视图。该布局包含在至少一行中邻接的多个单元100。单元100的单元高度H基本相同，这能够使单元100放置在该行中。伪栅电极130a-130c基本沿着该行的纵向方向延伸。因此，伪栅电极130a-130c的长度不受单元100的单元高度H约束。
在一些实施例中，伪栅电极130a-130c至少在相邻单元100的相应有源区之间连续。如图2所示，在相同水平位置上的相邻单元100的伪栅电极130a-130c互相单片连接。例如，相邻单元100的伪栅电极130a互相单片连接，相邻单元100的伪栅电极130b互相单片连接，且相邻单元100的伪栅电极130c互相单片连接。因此，伪栅电极130a-130c可被视为横跨单元100的连续导电线路，且伪栅电极130a-130c的长度可分别长达单元100的单元宽度W之和。
如图2所示，栅电极130a-130c连续横跨相邻单元100的至少一个共用边界。由于切割图案160分别终接栅电极150，因此，伪栅电极130a-130c中至少一个的长度大于栅电极150中至少一个的长度，其中各栅电极150的长度是相应切割图案160之间的距离。
在一些实施例中，伪栅电极130a-130c延伸至少横跨邻接在一行中的两个相邻单元100。如图2所示，切割图案160分别存在于端对端相邻的栅电极150之间，且因此伪栅电极130a-130c中至少一个的长度大于至少两个端对端相邻的栅电极150的长度之和。
由于伪栅电极130a-130c连续且导电，因此伪栅电极130a-130c可用于互连单元100。即，一些信号可通过伪栅电极130a-130c而不是金属一线或金属二线传输。因此，可减少用于互连单元100的金属一线和/或金属二线的数量。此外，由于用于互连单元100的金属一线和/或金属二线的数量减少，相邻单元100之间的节距也减少。
参考图3，其是根据本公开的一些实施例逆变器的示意图。逆变器300包含PMOS晶体管310和NMOS晶体管320。逆变器300的输入端口330电连接到PMOS晶体管310和NMOS晶体管320的栅极端。逆变器300的输出端口340电连接到PMOS晶体管310和NMOS晶体管320的漏极端。
当输入端口330设置为“0”(例如，接地电压)时，PMOS晶体管310导通，以及NMOS晶体管320断开。在这种情况下，电流自VDD(电源电压)经PMOS晶体管310流向输出端口340。但当输入端口330设置为“1”(例如，工作电压)时，PMOS晶体管310断开，且NMOS晶体管320导通。在这种情况下，电流自输出端口340经NMOS晶体管320流向VSS(接地电压)。
图4是根据本公开的一些实施例的布局的顶视图。单元100的PMOS区112包含四个PMOS晶体管，例如，图3中的PMOS晶体管310。源极区121a-121d和漏极区123a-123d分别存在于P型有源区120a-120d中。各相邻源极区121a-121d和漏极区123a-123d在相应栅电极的相对侧上。在这种情况下，各相邻源极区121a-121d、漏极区123a-123d和相应的栅电极形成PMOS晶体管。例如，源极区121a、漏极区123a和栅电极150a形成第一PMOS晶体管。又例如，源极区121b、漏极区123b和栅电极150b形成第二PMOS晶体管。又例如，源极区121c、漏极区123c和栅电极150c形成第三PMOS晶体管。又例如，源极区121d、漏极区123d和栅电极150d形成第四PMOS晶体管。
单元100的NMOS区114包含四个NMOS晶体管，例如，图3中的NMOS晶体管320。漏极区125a-125d和漏极区126a-126d分别存在于N型有源区124a-124d中。各相邻漏极区125a-125d和漏极区126a-126d在相应栅电极的相对侧上。在这种情况下，各相邻源极区125a-125d、漏极区126a-126d和相应的栅电极形成NMOS晶体管。例如，漏极区125a、源极区126a和栅电极150c形成第一NMOS晶体管。又例如，漏极区125b、源极区126b和栅电极150d形成第二NMOS晶体管。又例如，漏极区125c、源极区126c和栅电极150c形成第三NMOS晶体管。又例如，漏极区125d、源极区126d和栅电极150d形成第四NMOS晶体管。
例如，在金属二线中采用VDD供电线路350和VSS接地线路360。在自上而下顺序中，VDD供电线350通过导电通孔一382a、导电金属一线370a和导电通孔零380a连接到相应PMOS晶体管的源极区121a-121d的每个。同样地，VSS供电线360通过导电通孔一382b、导电金属一线370b和导电通孔零380b连接到相应NMOS晶体管的源极区126a-126d的每个。PMOS晶体管的漏极区123a-123d通过导电通孔零380c和导电金属一线370c分别连接到NMOS晶体管的漏极区125a-125d。
在布置单元100以生成两个逆变器的一些实施例中，两个逆变器的输出端口分别在至少两个输出金属线路上(未示出)。输出金属线路的一个电连接到PMOS晶体管的漏极区123a和123c的每个以及NMOS晶体管的漏极区125a和125c的每个，且输出金属线路的另一个电连接到PMOS晶体管的漏极区123b和123d的每个以及NMOS晶体管的漏极区125b和125d的每个。另一方面，两个逆变器的输入端口分别在两个输入金属线路上(未示出)。输入金属线路的一个电连接到栅电极150a和150c的每个，且输入金属线路的另一个电连接到栅电极150b和150d的每个。因此，两个逆变器可在单元100内形成。
参考图5A至图5C，图5A至图5C是根据本公开的一些实施例的单元布局的顶视图。图5A至图5C和图1的差别包含P型有源区120a-120d、N型有源区124a-124d和栅电极150a-150d的设置。参考图5A，当与伪栅电极130b隔开时，P型有源区120b和120d部分存在于伪栅电极130a下。当与伪栅电极130a隔开时，P型有源区120a和120c部分存在于伪栅电极130b下。当与伪栅电极130c隔开时，N型有源区124b和124d部分存在于伪栅电极130b下。当与伪栅电极130b隔开时，N型有源区124a和124c部分存在于伪栅电极130c下。当栅电极150a和150c分别通过切割图案160a和160c与侧边缘216隔开时，栅电极150a和150c由侧边缘218延伸，当栅电极150b和150b分别通过切割图案160b和160d与侧边缘218隔开时，栅电极150b和150b由侧边缘216延伸。
参考图5B，当P型有源区120a和120b与伪栅电极130b隔开时，部分存在于伪栅电极130a下。当与伪栅电极130a隔开时，P型有源区120c和120d部分存在于伪栅电极130b下。当与伪栅电极130c隔开时，N型有源区124a和124b部分存在于伪栅电极130b下。当与伪栅电极130b隔开时，N型有源区124c和124d部分存在于伪栅电极130c下。栅电极150a横跨P型有源区120a和120b，而不横跨P型有源区120c和120d。栅电极150b横跨P型有源区120c和120d，而不横跨P型有源区120a和120b。栅电极150c横跨N型有源区124a和124b，而不横跨N型有源区124c和124d。栅电极150d横跨N型有源区124c和124d，而不横跨N型有源区124a和124b。
参考图5C，当与伪栅电极130b隔开时，P型有源区120c和120d部分存在于伪栅电极130a下。当与伪栅电极130a隔开时，P型有源区120a和120b部分存在于伪栅电极130b下。当与伪栅电极130c隔开时，N型有源区124c和124d部分存在于伪栅电极130b下。当与伪栅电极130b隔开时，N型有源区124a和124b部分存在于伪栅电极130c下。栅电极150a横跨P型有源区120c和120d，而不横跨P型有源区120a和120b。栅电极150b横跨P型有源区120a和120b，而不横跨P型有源区120c和120d。栅电极150c横跨N型有源区124c和124d，而不横跨N型有源区124a和124b。栅电极150d横跨N型有源区124a和124b，而不横跨N型有源区124c和124d。
图6是根据本公开的一些实施例的布局的顶视图。单元400包含PMOS区412和NMOS区414，其中NMOS区412靠近PMOS区414水平设置。多个P型有源区420a-420d存在于PMOS区412中。P型有源区420a-420d基本互相平行且交错在PMOS区412中。P型有源区420a-420d基本垂直于单元400的顶边缘402。
多个N型有源区424a-424d存在于NMOS区414中。N型有源区424a-424d基本互相平行且交错在NMOS区414中。N型有源区424a-424d也基本垂直于单元400的顶边缘402。
单元400包含多个伪栅电极430a和430b和多个栅电极440a和440b。伪栅电极430a和430b分别存在于单元400的顶边缘402和底边缘404上。伪栅电极430a部分存在于P型有源区420a和420c和N型有源区424a和424c的边缘上。伪栅电极430b部分存在于P型有源区420b和420d和N型有源区424b和424d的边缘上。栅电极440a和440b设置在伪栅电极430a和430b之间。栅电极440a和440b基本互相平行且基本平行于顶边缘402。
单元400包含多个用于分别终接栅电极440a和440b的切割图案490a和490b。由于存在切割图案490a，栅电极440a横跨P型有源区420a和420c和N型有源区424a和424c，而不横跨N型有源区424d。由于存在切割图案490b，栅电极440b横跨N型有源区424b和424d和P型有源区420b和420d，而不横跨P型有源区420a。
在一些实施例中，栅电极440a部分存在于P型有源区420b、420d和N型有源区424b的边缘上，且因此栅电极440a被视为各P型有源区420b、420d和N型有源区424b的伪栅电极。栅电极440b部分存在于P型有源区420c和N型有源区424a、424c的边缘上，且因此栅电极440b被视为各P型有源区420c和N型有源区424a和424c的伪栅电极。
例如，在金属二线中采用两个VDD供电线路450a和450b。VDD供电线路450a和450b分别设置在单元400的相对侧。例如，在金属二线中采用两个VSS供电线路460a和460b。VSS供电线路460a和460b分别设置在单元400的相对侧。在图6中，VDD供电线路450a存在于单元400的VSS接地线路460a和顶边缘402之间，且VDD供电线路450b存在于单元400的底边缘404和VDD接地线路460b之间。
在自上而下顺序中，VDD供电线450a通过导电通孔一482a、导电金属一线470a和导电通孔零480a连接到P型有源区420a和420c的源极区的每个。VDD供电线450b通过导电通孔一482b、导电金属一线470b和导电通孔零480b连接到P型有源区420b和420d的源极区的每个。VSS供电线460a通过导电通孔一482c、导电金属一线470c和导电通孔零480c连接到N型有源区424a和424c的源极区的每个。VSS供电线460b通过导电通孔一482d、导电金属一线470d和导电通孔零480d连接到N型有源区424b和424d的源极区的每个。
P型有源区420a-420d的漏极区通过导电金属一线470e和导电通孔零480e分别连接到N型有源区424a-424d中的相应漏极区。因此，P型有源区420a中的源极区连接到VDD供电线路450a，P型有源区420a中的漏极区连接到N型有源区424a中的漏极区，且N型有源区424a中的源极区连接到VSS接地线路460a。P型有源区420c中的源极区连接到VDD供电线路450a，P型有源区420c中的漏极区连接到N型有源区424c中的漏极区，且N型有源区424c中的源极区连接到VSS接地线路460a。P型有源区420a和420c以及N型有源区424a和424c共享栅电极440a，因此提供包含P型有源区420a、420c，N型有源区424a、424c，栅电极440a的逆变器。
同样地，P型有源区420b中的源极区连接到VDD供电线路450b，P型有源区420b中的漏极区连接到N型有源区424b中的漏极区，且N型有源区424b中的源极区连接到VSS接地线路460b。P型有源区420d中的源极区连接到VDD供电线路450b，P型有源区420d中的漏极区连接到N型有源区424d中的漏极区，以及N型有源区424d中的源极区连接到VSS接地线路460b。P型有源区420b、420d和N型有源区424b、424d共享栅电极440b，因此提供包含P型有源区420b、420d，N型有源区424b、424d，栅电极440d的逆变器。
参考图7，其是根据本公开的一些实施例的布置集成电路布局的方法的流程图。在集成电路的设计中，使用各种具有预定功能的单元，且例如，单元布局存储在至少一个单元库中。方法开始于操作510，其中，从单元库选择多个单元。单元可以是上述单元的任何一种。方法继续操作520，其中，将单元放入集成电路布局上的一个或多个期望的位置中，且在至少一行中邻接。单元的伪栅电极的至少一个连续横跨(across)相邻单元之间的至少一个共用边界。
参考图8，其是产生一个或者多个以上描述的布局实施例的处理系统600。处理系统600包含处理器602，处理器602可包含中央处理器、输入/输出电路、信号处理电路以及易失和/或非易失性存储器。处理器602自输入器件604接收输入，例如用户输入。输入器件604可包含一个或者多个键盘、鼠标、平板电脑、接触灵敏的表面、触针、麦克风等。处理器602也可自非暂时性机器可读存储媒介608接收输入，输入例如标准单元布局、单元库、模型等。非暂时性机器可读存储媒介可局部地位于处理器602，或可远离处理器602，其中，处理器602和非暂时性机器可读存储媒介608之间的通信通过网络(例如电话网络、因特网、局域网、广域网等)发生。非暂时性机器可读存储媒介608可包含一个或多个硬盘、磁存储器、光存贮器、非易失性存储器等。包含在非暂时性机器可读存储媒介608中的可以使数据库软件以用于组织存储于非暂时性机器可读存储媒介608上的数据和指令。处理系统600可包含输出器件606(例如一个或者多个显示器、扬声器等)以用于向使用者输出信息。如上所述，处理器602生成集成电路的布局。该布局可存储于非暂时性机器可读存储媒介608中。一个或者多个集成电路制造机器(例如，光掩模发生器610)可以在本地或者网络上也可以直接或者通过例如处理器602的中间处理器与非暂时性机器可读存储媒介608通信。在一些实施例中，光掩模发生器610根据存储于非暂时性机器可读存储媒介608中的布局生成一个或者多个用于制造集成电路的光掩模。
在一些实施例中，至少一个伪栅电极连续延伸横跨单元。由于伪栅电极导电，伪栅电极可用于互连单元。即，一些信号可通过伪栅电极而不是金属一线或金属二线传输。因此，可减少用于互连单元的金属一线和/或金属二线的数量。
根据本公开的一些实施例，一种集成电路包含第一单元和第二单元。第一单元包含至少一个第一有源区和至少一个横跨第一有源区的第一栅电极。第二单元包含至少一个第二有源区和至少一个横跨第二有源区的第二栅电极。第一栅电极和第二栅电极端对端布置。该集成电路还包含至少一个伪栅电极，该伪栅电极部分存在于第一有源区和第二有源区的边缘上。伪栅电极至少在第一有源区和第二有源区之间是连续的。
根据本公开的一些实施例，一种集成电路包含至少一个第一有源区、至少一个横跨第一有源区的第一栅电极、至少一个第二有源区、至少一个横跨第二有源区的第二栅电极，其中，第二栅电极与第一栅电极不连接。该集成电路还包含至少一个第一伪栅电极，该第一伪栅电极部分存在于第一有源区和第二有源区的边缘上，其中，第一伪栅电极的长度大于第一栅电极的长度。
根据一些实施例，使用处理器布置集成电路布局的方法包含使用处理器自单元库选择多个单元；使用处理器将单元放置在集成电路布局上，其中，放置单元在集成电路布局上形成至少一个连续的PODE(OD边缘上多晶硅)，且连续的PODE延伸横跨单元之间的至少一个共用边界；基于集成电路布局生成制造集成电路的指令集；将该指令集存储于非暂时性机器可读存储媒介中。
根据本发明的一个实施例，提供了一种集成电路，包括：第一单元，包括：至少一个第一有源区；和横跨所述第一有源区的至少一个第一栅电极；第二单元，包括：至少一个第二有源区；和横跨所述第二有源区的至少一个第二栅电极，其中，所述第一栅电极和所述第二栅电极端对端地布置；以及至少一个伪栅电极，部分地存在于所述第一有源区和所述第二有源区的边缘上，所述伪栅电极至少在所述第一有源区和所述第二有源区之间是连续的。
在上述集成电路中，所述第一单元具有在所述第一单元中交错的多个所述第一有源区。
在上述集成电路中，所述第一单元具有在所述第一单元中交错的多个所述第一栅电极。
在上述集成电路中，所述伪栅电极是导电的。
在上述集成电路中，所述第一单元和所述第二单元在至少一行中邻接，且所述伪栅电极沿着所述行的纵向方向延伸。
在上述集成电路中，所述伪栅电极横跨至少所述第一单元和所述第二单元延伸。
在上述集成电路中，所述伪栅电极的长度大于所述第一栅电极的长度。
根据本发明的另一实施例，还提供了一种集成电路，包括：至少一个第一有源区；至少一个第一栅电极，横跨所述第一有源区；至少一个第二有源区；至少一个第二栅电极，横跨所述第二有源区，所述第二栅电极未与所述第一栅电极连接；以及至少一个第一伪栅电极，部分地存在于所述第一有源区和所述第二有源区的边缘上，其中，所述第一伪栅电极的长度大于所述第一栅电极的长度。
在上述集成电路中，所述第一伪栅电极的所述长度大于所述第二栅电极的长度。
在上述集成电路中，所述第一伪栅电极的所述长度大于所述第一栅电极的所述长度和所述第二栅电极的长度之和。
在上述集成电路中，还包括：至少一个第三有源区，其中，所述第一栅电极部分存在于所述第三有源区的边缘上。
在上述集成电路中，还包括：至少一个第三栅电极，横跨所述第三有源区。
在上述集成电路中，所述第三栅电极部分存在于所述第一有源区的另一边缘上。
在上述集成电路中，所述第一栅电极和所述第三栅电极交错。
在上述集成电路中，还包括：第二伪栅电极，部分存在于所述第三有源区的另一边缘上，其中，所述第二伪栅电极的长度大于所述第三栅电极的长度。
在上述集成电路中，还包括：至少一个第四有源区；以及至少一个第四栅电极，横跨所述第四有源区，其中，所述第三栅电极和所述第四栅电极端对端地布置，所述第二伪栅电极进一步部分存在于所述第四有源区的边缘上，且所述第二伪栅电极至少在所述第三有源区和所述第四有源区之间是连续的。
在上述集成电路中，所述第一栅电极横跨多个所述第一有源区。
在上述集成电路中，所述第一栅电极和所述第二栅电极端对端地布置。
根据本发明的又一实施例，还提供了一种使用处理器配置集成电路布局的方法，所述方法包括：使用所述处理器，从单元库选择多个单元；使用所述处理器，在所述集成电路布局上放置所述单元，其中，放置所述单元在所述集成电路布局上形成至少一个连续的PODE(OD边缘上多晶硅)，且所述连续的PODE横跨所述单元之间的至少一个共同边界延伸；基于所述集成电路布局生成用于制造集成电路的指令集；以及将所述指令集存储于非暂时性机器可读存储媒介中。
在上述方法中，所述放置包括使所述单元在至少一行中邻接。上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (18)

1.一种集成电路，包括：
第一单元，包括：
至少一个第一有源区；和
横跨所述第一有源区的至少一个第一栅电极；
至少一个第三有源区，其中，所述第一栅电极部分存在于所述第三有源区的顶部边缘上，
至少一个第三栅电极，横跨所述第三有源区；
第二单元，包括：
至少一个第二有源区；和
横跨所述第二有源区的至少一个第二栅电极，其中，所述第一栅电极和所述第二栅电极端对端且彼此分离地布置；以及
至少一个伪栅电极，部分地存在于所述第一有源区和所述第二有源区的边缘上，所述伪栅电极至少在所述第一有源区和所述第二有源区之间是连续的。
2.根据权利要求1所述的集成电路，其中，所述第一单元具有在所述第一单元中交错的多个所述第一有源区。
3.根据权利要求1所述的集成电路，其中，所述第一单元具有在所述第一单元中交错的多个所述第一栅电极。
4.根据权利要求1所述的集成电路，其中，所述伪栅电极是导电的。
5.根据权利要求1所述的集成电路，其中，所述第一单元和所述第二单元在至少一行中邻接，且所述伪栅电极沿着所述行的纵向方向延伸。
6.根据权利要求1所述的集成电路，其中，所述伪栅电极横跨至少所述第一单元和所述第二单元延伸。
7.根据权利要求1所述的集成电路，其中，所述伪栅电极的长度大于所述第一栅电极的长度。
8.一种集成电路，包括：
至少一个第一有源区；
至少一个第一栅电极，横跨所述第一有源区；
至少一个第二有源区；
至少一个第二栅电极，横跨所述第二有源区，所述第二栅电极未与所述第一栅电极连接；
至少一个第三有源区，其中，所述第一栅电极部分存在于所述第三有源区的顶部边缘上；
至少一个第三栅电极，横跨所述第三有源区；以及
至少一个第一伪栅电极，部分地存在于所述第一有源区和所述第二有源区的边缘上，其中，所述第一伪栅电极的长度大于所述第一栅电极的长度。
9.根据权利要求8所述的集成电路，其中，所述第一伪栅电极的所述长度大于所述第二栅电极的长度。
10.根据权利要求8所述的集成电路，其中，所述第一伪栅电极的所述长度大于所述第一栅电极的所述长度和所述第二栅电极的长度之和。
11.根据权利要求10所述的集成电路，其中，所述第三栅电极部分存在于所述第一有源区的另一边缘上。
12.根据权利要求10所述的集成电路，其中，所述第一栅电极和所述第三栅电极交错。
13.根据权利要求10所述的集成电路，还包括：
第二伪栅电极，部分存在于所述第三有源区的另一边缘上，其中，所述第二伪栅电极的长度大于所述第三栅电极的长度。
14.根据权利要求13所述的集成电路，还包括：
至少一个第四有源区；以及
至少一个第四栅电极，横跨所述第四有源区，其中，所述第三栅电极和所述第四栅电极端对端地布置，所述第二伪栅电极进一步部分存在于所述第四有源区的边缘上，且所述第二伪栅电极至少在所述第三有源区和所述第四有源区之间是连续的。
15.根据权利要求8所述的集成电路，其中，所述第一栅电极横跨多个所述第一有源区。
16.根据权利要求8所述的集成电路，其中，所述第一栅电极和所述第二栅电极端对端地布置。
17.一种使用处理器配置集成电路布局的方法，所述方法包括：
使用所述处理器，从单元库选择多个单元；
使用所述处理器，在所述集成电路布局上放置所述单元，其中，放置所述单元在所述集成电路布局上形成至少一个连续的PODE(OD边缘上多晶硅)，且所述连续的PODE横跨所述单元之间的至少一个共同边界延伸；
基于所述集成电路布局生成用于制造集成电路的指令集；以及
将所述指令集存储于非暂时性机器可读存储媒介中，
其中，所述单元包括：至少一个第一有源区；横跨所述第一有源区的至少一个第一栅电极；至少一个第三有源区，其中，所述第一栅电极部分存在于所述第三有源区的顶部边缘上；以及至少一个第三栅电极，横跨所述第三有源区。
18.根据权利要求17所述的方法，其中，所述放置包括使所述单元在至少一行中邻接。
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