KR100477042B1 - 반도체 집적 회로 및 스탠더드 셀 배치 설계 방법 - Google Patents

반도체 집적 회로 및 스탠더드 셀 배치 설계 방법 Download PDF

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Abstract

셀 어레이 형성 예정 영역 상에 컨택트 패턴을 갖지 않는 복수의 제1 스탠더드 셀과, 제1 컨택트 패턴을 갖는 제2 스탠더드 셀이 배치된다. 제1 스탠더드 셀의 상호간에 제2 컨택트 패턴이 추가로 배치된다. 제2 컨택트 패턴은 전원 공급 능력이 부족한 영역에 배치된다.

Description

반도체 집적 회로 및 스탠더드 셀 배치 설계 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND STANDARD CELL LAYOUT DESIGNING METHOD}
본 발명은, 예를 들면 반도체 집적 회로(LSI) 및 스탠더드 셀의 배치 설계 방법에 관한 것으로, 특히 스탠더드 셀 어레이의 기판 컨택트(substrate contact)의 배치에 관한 것이다.
스탠더드 셀 방식의 LSI를 설계할 때, 사전에 표준 설계된 스탠더드 셀을 CAD(Computer Aided Design) 툴 혹은 EDA(Electronic Design Automation) 툴을 이용하여 배치하여, 셀 어레이를 형성한다. 이 셀 어레이에 적절하게 배선을 형성함으로써, 스탠더드 셀을 조합하여 원하는 회로를 구성할 수 있다.
도 1의 (a), (b)는 종래의 스탠더드 셀의 배치 패턴을 도시한 평면도이다.
도 1의 (a)에 도시한 스탠더드 셀(50a)은, PMOS 트랜지스터의 활성 영역의 패턴(51)과, NMOS 트랜지스터의 활성 영역의 패턴(52)과, 상기 2개의 트랜지스터(CMOS 트랜지스터)에 공통으로 배치된 게이트 배선의 패턴(53)과, 게이트 배선 패턴(53)의 양쪽 끝방향에 배치된 한쌍의 기판 컨택트의 패턴(54)을 갖고 있다. PMOS 트랜지스터의 활성 영역의 패턴(51)은, N웰 영역(도시 생략) 상에 형성된다. NMOS 트랜지스터의 활성 영역의 패턴(52)은, P웰 영역(도시 생략) 상에 형성된다. 한쌍의 기판 컨택트의 패턴(54)은 N웰 영역 및 P웰 영역에 대응하여 배치되어 있다.
도 1의 (b)에 도시한 스탠더드 셀(50b)은 PMOS 트랜지스터의 활성 영역의 패턴(51)과, NMOS 트랜지스터의 활성 영역의 패턴(52)과, 상기 2개의 트랜지스터(CMOS 트랜지스터)에 공통으로 배치된 게이트 배선의 패턴(53)과, 각 트랜지스터의 일측에 대응하여 배치된 한쌍의 기판 컨택트의 패턴(54)을 갖고 있다. PMOS 트랜지스터의 활성 영역의 패턴(51)은 N웰 영역(도시 생략) 상에 형성된다. NMOS 트랜지스터의 활성 영역의 패턴(52)은 P웰 영역(도시 생략) 상에 형성된다. 한쌍의 기판 컨택트의 패턴(54)은 N웰 영역 및 P웰 영역에 대응하여 배치되어 있다.
도 2는 도 1의 (a)에 도시한 스탠더드 셀을 배치한 셀 어레이의 일부를 도시한 평면도이다.
즉, 도 1의 (a)의 스탠더드 셀(50a)을 복수개 배치하여 어레이를 구성하고, 이 어레이에 원하는 신호 배선 및 전원계(도시 생략)를 추가함으로써 원하는 회로를 구성하는 것이 가능하게 된다. 예를 들면 스탠더드 셀(50a)을 1개 이용함으로써 예를 들면 CMOS 인버터 회로를 구성할 수 있고, 스탠더드 셀(50a)을 2개 이용으함로써 예를 들면 CMOS 플립플롭 회로를 구성하는 것이 가능하게 된다.
상기한 바와 같이 설계되는 종래의 스탠더드 셀 방식의 LSI는, 셀 어레이를 구성하는 스탠더드 셀의 전체에 한쌍의 기판 컨택트(54)가 배치되어 있다. 이 때문에, 집적 회로 칩 전체로서는 필요 이상의 많은 기판 컨택트(54)가 배치되어 있다.
이 여분의 기판 컨택트로 인해, 칩 상에 배치되는 단위 면적당 셀의 집적도가 저하한다. 다시 말하면, 스탠더드 셀 어레이의 사이즈가 증대하여, 칩 사이즈의 증대를 초래한다. 또한, 기판 컨택트 상에는 배선을 배치할 수 없기 때문에, 칩 상에 배치하여야 할 배선 영역의 감소를 초래하게 된다.
상기한 바와 같이 종래의 스탠더드 셀 방식의 LSI는, 스탠더드 셀의 어레이의 사이즈가 증대하여, 칩 사이즈의 증대 및 배선 영역의 감소를 초래한다는 문제가 있었다.
본 발명의 일 양상에 따르면, 셀 어레이를 구성하는 복수의 제1 스탠더드 셀을 포함하고, 각 제1 스탠더드 셀은 컨택트의 패턴을 갖고 있지 않고, 상기 제1 스탠더드 셀과 함께 상기 셀 어레이를 구성하는 제2 스탠더드 셀을 포함하며, 상기 제2 스탠더드 셀은 제1 컨택트 패턴을 갖고 있고, 상기 셀 어레이 내에 배치된 제2 컨택트 패턴을 포함하고, 상기 제2 컨택트 패턴의 수는 상기 제1 스탠더드 셀의 수보다 적은 반도체 집적 회로가 제공된다.
본 발명의 다른 양상에 따르면, 셀 어레이 형성 예정 영역에 추가의 기판 컨택트를 배치하는 예비 영역을 형성하고; 상기 셀 어레이 형성 예정 영역의 상기 기판 컨택트의 패턴이 배치되지 않는 영역에 복수의 제1 스탠더드 셀과 제2 스탠더드 셀을 배치하고, 상기 각 제1 스탠더드 셀은 컨택트 패턴을 갖지 않고; 제2 스탠더드 셀은 제1 컨택트 패턴을 갖고 있고; 상기 예비 영역에 제2 컨택트 패턴을 배치하며; 상기 셀 어레이 형성 예정 영역의 위쪽에 전원 배선의 패턴을 배치하고, 상기 전원 배선의 패턴은 상기 제1, 제2 컨택트 패턴에 접속되는 과정을 포함하는 스탠더드 셀의 배치 설계 방법이 제공된다
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
<제1 실시예에 따른 LSI 및 스탠더드 셀 배치 설계 방법>
도 3의 (a), (b)는 본 발명의 제1 실시예에 관한 것으로, 스탠더드 셀 방식의 LSI 칩 상에 배치되는 2종류의 스탠더드 셀의 배치 패턴을 도시하고 있다.
도 3의 (a)에 도시한 제1 스탠더드 셀(10)은, PMOS 트랜지스터의 활성 영역의 패턴(11)과, NMOS 트랜지스터의 활성 영역의 패턴(12)과, 상기 2개의 트랜지스터(CM0S 트랜지스터)에 공통 접속된 게이트 배선의 패턴(13)을 갖고 있다. 이 제1 스탠더드 셀(10)은 기판 컨택트의 패턴을 갖고 있지 않다. 즉, 제1 스탠더드 셀(10)에는 기판 컨택트의 패턴의 배치가 규정되어 있지 않다. PMOS 트랜지스터의 활성 영역의 패턴(11)은 LSI 칩의 N웰 영역(도시 생략) 상에 형성된다. NMOS 트랜지스터의 활성 영역의 패턴(12)은 P웰 영역 상에 형성된다.
도 3의 (b)에 도시한 제2 스탠더드 셀(15)은, 도 3의 (a)에 도시한 제1 스탠더드 셀(10)과 마찬가지의 스탠더드 셀을 2개 나란히 배열하고 있다. 2개의 스탠더드 셀의 사이에는 한쌍의 기판 컨택트의 패턴(16)이 배치되어 있다. 한쌍의 기판 컨택트의 패턴(16)은 N웰 영역 및 P웰 영역(도시 생략)에 대응하여 배치되어 있다.
도 4의 (a), 4의 (b)는, 도 3의 (a), 3의 (b)에 도시한 2종류의 스탠더드 셀을 EDA 툴을 이용하여 배치하여, 셀 어레이를 구성하는 과정을 도시한다.
도 4의 (a)에 도시한 바와 같이, 스탠더드 셀 방식의 LSI의 셀 어레이 형성 예정 영역(14)에, 제1 스탠더드 셀(10)과 제2 스탠더드 셀(15)이 혼재하여 배치 설계된다. 이 때, 전원 공급 능력의 부족을 보충할 필요가 있는 경우, 도 4의 (b)에 도시한 바와 같이, 기판 컨택트의 패턴(21)을 추가하여 배치하기 위한 예비 영역(22)이 1개 혹은 복수개 형성된다. 또, 셀을 배치함으로써, 빈 영역이 생기는 경우, 그 빈 영역을 기판 컨택트를 배치하기 위한 예비 영역(22)으로서 이용하여도 된다.
또한, 기판 컨택트(21)를 추가하여 배치하기 위한 룰은, 예를 들면 각 셀 열(20) 내에 기판 컨택트의 패턴(16, 21)을 거의 균등하게 분포시키는 것이 있다. 혹은 웰 영역 내의 전류 밀도가 거의 균등하게 분포하는 위치에 기판 컨택트(21)를 배치하는 것 등이 있다. 이들 룰에 따라서 기판 컨택트(1)의 배치를 결정하여도 된다. 이러한 룰에 따른 기판 컨택트의 패턴(21)의 추가 배치는, EDA 툴에 이들 룰에 따른 신규의 기능을 추가함으로써 실현할 수 있다. 이와 같이 하여 배치되는 패턴(21)의 수는 제1 스탠더드 셀(10)의 수보다 적다.
다음에, 도 4의 (b)에 도시한 바와 같이, 기판 컨택트(21)를 추가하기 위한 예비 영역(22)에 한쌍의 기판 컨택트의 패턴(21)을 배치한다. 이들 패턴(21)은 N웰 영역(2) 및 P웰 영역(3)에 대응하여 배치되며, N웰 영역(2) 및 P웰 영역(3)에 각각 컨택트된다.
이 후, 원하는 배선 패턴(17)을 배치하여 제1 스탠더드 셀(10)과 제2 스탠더드 셀(15)을 접속함으로써 원하는 회로를 구성한다. 이 때, 각 스탠더드 셀이 형성되는 N웰 영역(2)의 위쪽에 직선 형상의 전원 배선(Vcc 배선)의 패턴(23)이 배치된다. 이 패턴(23)은 N웰 영역(2)용의 각 기판 컨택트(16, 21)에 접속된다. 또한, 각 스탠더드 셀이 형성되는 P웰 영역(3)의 위쪽에 직선 형상의 접지 배선(Vcc배선)의 패턴(24)이 배치된다. 이 패턴(24)은 P웰 영역(3)용의 각 기판 컨택트(16, 21)에 접속된다.
따라서, 상기한 바와 같은 배치에 의해, 제1 스탠더드 셀(10)을 1개 이용함으로써 예를 들면 CMOS 인버터 회로를 구성할 수 있고，제2 스탠더드 셀(15)을 1개 이용함으로써 예를 들면 CMOS 플립플롭 회로를 구성할 수 있다.
또, 제1 스탠더드 셀(10)은, 기판 컨택트의 패턴의 배치를 규정한 종래예의 스탠더드 셀(50a, 50b)에 비하여, 패턴 면적이 30% 정도 감소하고 있다.
이러한 패턴 면적의 감소 효과는, 트랜지스터 수가 적은 제1 스탠더드 셀(10) 쪽이 제2 스탠더드 셀(15)보다 크다. 즉, 트랜지스터 수가 적은 제1 스탠더드 셀(10)에 기판 컨택트를 형성하는 경우, 패턴 면적의 증대분이 커진다.
이것에 대하여, 상술한 바와 같이 트랜지스터 수가 제1 스탠더드 셀(10)보다 많은 제2 스탠더드 셀(15)은 기판 컨택트의 패턴을 배치하여도 패턴 면적의 증대분이 작다. 따라서, 제2 스탠더드 셀(15)에는 기판 컨택트의 패턴을 배치한다.
상기 제1 실시예에 따른 스탠더드 셀 방식의 LSI는, 기판 컨택트의 패턴이 배치되어 있지 않은 제1 스탠더드 셀(10)과, 기판 컨택트의 패턴(16)이 배치된 제2 스탠더드 셀(15)이 혼재하여 배치되고, 제1 스탠더드 셀(10)의 근방 등 원하는 위치에 기판 컨택트의 패턴(21)이 추가로 배치되어 있다.
즉, 셀 어레이의 스탠더드 셀의 일부(제2 스탠더드 셀(15)) 및 원하는 위치(기판 컨택트를 추가하여 배치하기 위한 예비 영역(22))에만 기판 컨택트의 패턴(16, 21)이 배치되어 있다.
따라서, 기판 컨택트의 패턴(16, 21)은 칩 전체적으로 적정하게 배치된다. 이 때문에, 필요 이상의 여분의 기판 컨택트의 영역이 존재하지 않게 되어, 칩 상의 단위 면적당 셀 집적도가 향상된다. 다시 말하면, 스탠더드 셀 어레이의 사이즈의 증대를 억제하여, 칩 사이즈의 증대 및 배선 영역의 감소를 억제할 수 있다.
<제2 실시예에 따른 LSI 및 스탠더드 셀 배치 설계 방법>
도 5의 (a) 및 5의 (b)는, 제2 실시예에 관한 것으로, 도 3의 (a)에 도시한 스탠더드 셀(10)을 EDA 툴을 이용하여 배치하여, 셀 어레이를 구성하는 과정을 설명한다.
먼저, 도 5의 (a)에 도시한 바와 같이, 셀 어레이 형성 예정 영역 내의 셀 열(30)에서, N웰 영역(31) 및 P웰 영역(32) 상에 일정한 룰로 사전에 기판 컨택트의 패턴(33)(또는, 기판 컨택트의 패턴(33)만의 셀)을 배치한다. 기판 컨택트의 배치의 룰은, 상술한 2개의 룰을 적용할 수 있다. 또는 플립플롭 회로나 래치 회로와 같이, 인버터 회로에 비하여 사이즈가 큰 회로가 배치되는 영역에 대응하여 기판 컨택트를 배치하여도 된다.
이 후, 도 5의 (b)에 도시한 바와 같이, N웰 영역(31) 및 P웰 영역(32) 상에, 예를 들면 도 3의 (a)에 도시한 바와 같은 기판 컨택트의 패턴이 배치되지 않는 스탠더드 셀(10)이 배치된다. 다음으로, 원하는 배선 패턴(도시 생략)이 배치되어, 원하는 회로가 구성된다.
이 때, 도 4의 (b)에 도시한 바와 같은 Vcc 배선의 패턴(23)과 Vss 배선 패턴(24)이 직선 형상으로 배치된다. Vcc 배선의 패턴(23)은 N웰 영역(31)의 위쪽에서 N웰 영역(31)용의 각 기판 컨택트에 접속된다. Vss 배선의 패턴(24)은 P웰 영역(32)의 위쪽에서 P웰 영역(32)용의 각 기판 컨택트에 접속된다.
또, 도 5의 (a), (b)에서, 도 3의 (a), 도 4의 (b)와 동일 부분에는 동일 번호를 붙이고 있다.
상기 제2 실시예에 따른 스탠더드 셀 방식의 LSI는, 셀 어레이 형성 예정 영역에서의 N웰 영역(31) 및 P웰 영역(32) 상에 일정한 룰로 기판 컨택트의 패턴(33)이 배치되고, 이 패턴(33)의 근방 등에, 기판 컨택트의 패턴을 갖지 않는 제1 스탠더드 셀(10)이 배치되어 있다. 즉, 제1 스탠더드 셀(10)의 근방 및 원하는 위치에만 기판 컨택트의 패턴(33)이 배치되어 있다. 이 때문에, 칩 내에 적정한 수의 기판 컨택트가 배치되게 되어, 여분의 기판 컨택트의 영역이 존재하지 않게 된다. 따라서, 스탠더드 셀 어레이의 사이즈의 증대를 억제하여, 칩 사이즈의 증대 및 배선 영역의 감소를 억제할 수 있다.
<제3 실시예에 따른 LSI 및 스탠더드 셀 배치 설계 방법>
도 6의 (a) 및 (b)는 제3 실시예에 관한 것으로, 도 3의 (a) 및 (b)에 도시한 2종류의 스탠더드 셀(10, 15)을 EDA 툴을 이용하여 배치하여, 셀 어레이를 구성하는 과정을 도시하고 있다. 또, 도 6 (a), (b)에서, 도 3의 (a) 및 도 3의 (b) 및 도 4의 (b)와 동일 부분에는 동일 부호를 붙이고 있다.
도 6의 (a)에 도시한 바와 같이, 먼저, 셀 어레이 형성 예정 영역의 셀 열(30)에서, N웰 영역(31) 및 P웰 영역(32) 상에 일정한 룰로 사전에 기판 컨택트의 패턴(33)(또는, 기판 컨택트의 패턴(33)만의 셀)이 배치된다. 이 패턴(33)을 배치하는 룰은 제2 실시예와 마찬가지이다.
이 후, 도 6의 (b)에 도시한 바와 같이, N웰 영역(31) 및 P웰 영역(32) 상에, 예를 들면 도 3의 (a)에 도시한 바와 같은 기판 컨택트의 패턴이 배치되지 않는 제1 스탠더드 셀(10)과, 예를 들면 도 3의 (b)에 도시한 바와 같은 기판 컨택트의 패턴(15)이 배치된 제2 스탠더드 셀(15)을 혼재시켜 배치한다. 다음으로, 원하는 배선 패턴(도시 생략)을 배치하여 원하는 회로를 구성한다.
이 때, 도 4의 (b)에 도시한 바와 같은 Vcc 배선의 패턴(23)과 Vss 배선의 패턴(24)이 직선 형상으로 배치된다. Vcc 배선의 패턴(23)은 N웰 영역(31)의 위쪽에서 N웰 영역(31)용의 각 기판 컨택트에 접속된다. Vss 배선의 패턴(24)은 P웰 영역(32)의 위쪽에서 P웰 영역(32)용의 각 기판 컨택트에 접속된다.
한편, 종래의 기판 컨택트 패턴을 갖는 스탠더드 셀의 평균 셀 폭이 9그리드, 기판 컨택트 패턴의 크기가 2그리드이면, 예를 들면 100그리드의 면적에는 평균 11셀(99 그리드 폭)을 배치할 수 있다. 그러나, 그 중의 22(=2×11) 그리드를 과잉의 기판 컨택트 패턴이 차지한다.
이것에 대하여, 상기 각 실시예에 따른 LSI 및 스탠더드 셀 배치 설계 방법에서, 기판 컨택트 패턴을 추가 배치하는 조건으로서, 예를 들면 100그리드마다 기판 컨택트 패턴을 1개 배치하는 것을 고려할 경우, 100그리드 면적의 대부분을 모든 셀의 배치, 배선에 할당하는 것이 가능하게 된다. 따라서, 셀 전체에 상기한 바와 같은 조건으로 배치할 수 있는 경우, 면적의 삭감 비율은 약 22%(=22/100)가 된다.
또한, 제2, 제3 실시예에 따른 스탠더드 셀 배치 설계 방법에서는, 사전에 기판 컨택트의 패턴(33)(또는, 기판 컨택트의 패턴(33)만의 셀)을 배치하였다. 그러나, 원하는 스탠더드 셀을 배치한 후에, 기판 컨택트의 패턴(33)(또는, 기판 컨택트의 패턴(33)만의 셀)을 적절하게 배치하여도 된다.
발명의 당업자는 부가적인 장점과 변형을 용이하게 할 것이다. 따라서, 본 발명의 범위는 본원에 개시된 상세한 내용과 실시예에 한정되지 않는다. 따라서, 다양한 변형은, 첨부한 특허청구범위 및 그의 균등물에 의해 정의되는 바와 같은 일반적인 발명의 개념의 범위나 정신으로부터 벗어나지 않고 이루어질 수 있다.
본 발명에 따르면, 칩 상에 배치되는 단위 면적당 셀의 집적도가 증가하는 효과가 있다.
도 1의 (a), (b)는 종래의 스탠더드 셀에서의 배치 패턴의 일례를 도시한 평면도.
도 2는 도 1의 (a)에 도시한 스탠더드 셀을 배치한 셀 어레이의 일부를 도시한 평면도.
도 3의 (a), (b)는 본 발명의 제1 실시예에 관한 것으로, 스탠더드 셀 방식의 LSI의 칩 상에 배치되는 2종류의 스탠더드 셀의 패턴의 예를 도시한 평면도.
도 4의 (a), (b)는 도 3의 (a), (b)에 도시한 2종류의 스탠더드 셀을 EDA 툴을 이용하여 배치하여, 셀 어레이를 구성하는 과정을 도시한 평면도.
도 5의 (a), (b)는 본 발명의 제2 실시예에 관한 것으로, 도 3의 (a)에 도시한 스탠더드 셀을 EDA 툴을 이용하여 배치하여, 셀 어레이를 구성하는 과정을 도시한 평면도.
도 6의 (a), (b)는 본 발명의 제3 실시예에 관한 것으로, 도 3의 (a), (b)에 도시한 2종류의 스탠더드 셀을 EDA 툴을 이용하여 배치하여, 셀 어레이를 구성하는 과정을 도시한 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
2, 31 : N웰 영역
3, 31 : P웰 영역 위쪽
10 : 제1 스탠더드 셀
11 : NMOS 트랜지스터의 활성 영역의 패턴
12 : NMOS 트랜지스터의 활성 영역의 패턴
13 : 게이트 배선의 패턴
14 : 셀 어레이 형성 예정 영역
15 : 제2 스탠더드 셀
16 : 기판 컨택트의 패턴
17 : 배선 패턴
22 : 예비 영역

Claims (21)

  1. 셀 어레이를 구성하고, 각각이 컨택트의 패턴을 갖고 있지 않는 복수의 제 1 스탠더드 셀과,
    상기 제1 스탠더드 셀과 함께 상기 셀 어레이를 구성하고, 제1 컨택트 패턴을 갖고 있는 제2 스탠더드 셀과,
    상기 셀 어레이 내에 배치되고, 그 수는 상기 제1 스탠더드 셀의 수보다 적은 제2 컨택트 패턴
    을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제2 컨택트 패턴은 상기 셀 어레이 내에 균등하게 분포하여 배치되는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서,
    상기 제2 컨택트 패턴이 접속되는 웰 영역을 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 제2 컨택트 패턴은 웰 영역 내의 전류 밀도가 균등하게 분포하는 위치에 배치되는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서,
    상기 제1 스탠더드 셀은,
    제1 도전형의 웰 영역 상에 형성된 제2 도전형의 제1 MOS 트랜지스터의 활성 영역의 제1 패턴과,
    제2 도전형의 웰 영역 상에 형성된 제1 도전형의 제2 MOS 트랜지스터의 활성 영역의 제2 패턴과,
    상기 제1, 제2 패턴에 공통으로 배치된 제1 게이트 배선 패턴을 갖는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항에 있어서,
    상기 제2 스탠더드 셀은,
    제1 도전형의 웰 영역 상에 형성된 제2 도전형의 제3, 제4 MOS 트랜지스터의 활성 영역의 제3, 제4 패턴과,
    제2 도전형의 웰 영역 상에 형성된 제1 도전형의 제5, 제6 MOS 트랜지스터의 활성 영역의 제5, 제6 패턴과,
    상기 제3, 제5 패턴에 공통으로 배치된 제2 게이트 배선 패턴과,
    상기 제4, 제6 패턴에 공통으로 배치된 제3 게이트 배선 패턴과,
    상기 제3, 제4 스탠더드 셀 사이에 배치된 상기 제1 컨택트 패턴으로서의 제3 컨택트 패턴과,
    상기 제5, 제6 스탠더드 셀 사이에 배치된 상기 제1 컨택트 패턴으로서의 제4 컨택트 패턴을 갖는 것을 특징으로 하는 반도체 집적 회로.
  7. 제1 도전형의 제1 웰 영역과,
    상기 제1 웰 영역에 인접하여 배치되어 있는 제2 도전형의 제2 웰 영역과,
    셀 어레이를 구성하는 복수의 제1 스탠더드 셀과,
    상기 제1 스탠더드 셀과 함께 상기 셀 어레이를 구성하는 제2 스탠더드 셀과,
    상기 셀 어레이 내에 배치되고 상기 제1 웰 영역에 접속되는 제3 컨택트 패턴과, 상기 셀 어레이 내에 배치되고 상기 제2 웰 영역에 접속되는 제4 컨택트 패턴을 포함하며;
    상기 제1 스탠더드 셀은,
    상기 제1 웰 영역 상에 형성된 제2 도전형의 제1 MOS 트랜지스터의 활성 영역의 제1 패턴과,
    상기 제2 웰 영역 상에 형성된 제1 도전형의 제2 MOS 트랜지스터의 활성 영역의 제2 패턴과,
    상기 제1, 제2 패턴에 공통으로 배치된 제1 게이트 배선 패턴을 갖고 있으며;
    컨택트 패턴은 갖고 있지 않으며,
    상기 제2 스탠더드 셀은,
    상기 제1 웰 영역 상에 형성된 제2 도전형의 제3, 제4 MOS 트랜지스터의 활성 영역의 제3, 제4 패턴과,
    상기 제2 웰 영역 상에 형성된 제1 도전형의 제5, 제6 MOS 트랜지스터의 활성 영역의 제5, 제6 패턴과,
    상기 제3, 제5 패턴에 공통으로 배치된 제2 게이트 배선 패턴과,
    상기 제4, 제6 패턴에 공통으로 배치된 제3 게이트 배선 패턴과,
    상기 제3, 제4 스탠더드 셀의 사이에 배치되고, 상기 제1 웰 영역에 접속되는 제1 컨택트 패턴과,
    상기 제5, 제6 스탠더드 셀의 사이에 배치되고, 상기 제2 웰 영역에 접속되는 제2 컨택트 패턴을 갖고 있으며,
    상기 제3 컨택트 패턴의 수는 상기 제1 패턴의 수보다 적고, 상기 제4 컨택트 패턴의 수는 상기 제2 패턴의 수보다 적은 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 제1 웰 영역의 위쪽에 직선 형상으로 배치되고, 상기 제1, 제3 컨택트 패턴에 접속되는 제1 전원 배선과,
    상기 제2 웰 영역의 위쪽에 직선 형상으로 배치되고, 상기 제2, 제4 컨택트 패턴에 접속되는 제2 전원 배선을 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  9. 셀 어레이 형성 예정 영역에 추가의 기판 컨택트를 배치하는 예비 영역을 형성하는 단계와,
    상기 셀 어레이 형성 예정 영역의 상기 기판 컨택트의 패턴이 배치되지 않는 영역에, 컨택트 패턴을 갖지 않는 복수의 제1 스탠더드 셀과 제1 컨택트 패턴을 갖고 있는 복수의 제2 스탠더드 셀을 배치하는 단계와,
    상기 예비 영역에 제2 컨택트 패턴을 배치하고,
    상기 셀 어레이 형성 예정 영역의 위쪽에, 상기 제1, 제2 컨택트 패턴에 접속되는 전원 배선의 패턴을 배치하는 단계
    를 포함하는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  10. 제9항에 있어서,
    상기 예비 영역은 전원 공급 능력이 부족한 영역에 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  11. 제9항에 있어서,
    상기 제2 컨택트 패턴은 상기 셀 어레이 내에 균등하게 분포하여 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  12. 제9항에 있어서,
    상기 제2 컨택트 패턴은 웰 영역 내의 전류 밀도가 균등하게 분포하는 위치에 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  13. 셀 어레이 형성 예정 영역 상에 일정한 룰로 제1 컨택트 패턴을 배치하는 단계와,
    셀 어레이 형성 예정 영역 상에 컨택트 패턴을 갖지 않는 제1 스탠더드 셀을 복수개 배치하는 단계와,
    상기 복수의 제1 스탠더드 셀의 위쪽에, 상기 제1 컨택트 패턴에 접속되는 전원 배선의 패턴을 배치하는 단계
    를 포함하는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  14. 제13항에 있어서,
    셀 어레이 형성 예정 영역 상에 제2 컨택트 패턴을 갖는 제2 스탠더드 셀을 배치하는 단계를 더 포함하는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  15. 제13항에 있어서,
    상기 제1 컨택트 패턴은 전원 공급 능력이 부족한 영역에 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  16. 제13항에 있어서,
    상기 제1 컨택트 패턴은 상기 셀 어레이 내에 균등하게 분포하여 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  17. 제13항에 있어서,
    상기 제1 컨택트 패턴은 웰 영역 내의 전류 밀도가 균등하게 분포하는 위치에 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  18. 셀 어레이 형성 예정 영역 상에 일정한 룰로 제1 컨택트 패턴을 배치하는 단계와,
    상기 셀 어레이 형성 예정 영역 상에, 컨택트 패턴을 갖지 않는 제1 스탠더드 셀과 제2 컨택트 패턴을 갖고 있는 제2 스탠더드 셀을 배치하는 단계와,
    상기 제1, 제2 스탠더드 셀의 위쪽에, 상기 제1, 제2 컨택트 패턴에 접속되는 전원 배선의 패턴을 배치하는 단계
    를 포함하는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  19. 제18항에 있어서,
    상기 제1 컨택트 패턴은 전원 공급 능력이 부족한 영역에 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  20. 제18항에 있어서,
    상기 제1 컨택트 패턴은 상기 셀 어레이 내에 균등하게 분포하여 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
  21. 제18항에 있어서,
    상기 제1 컨택트 패턴은 웰 영역 내의 전류 밀도가 균등하게 분포하는 위치에 배치되는 것을 특징으로 하는 스탠더드 셀의 배치 설계 방법.
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