CN1184689C - 半导体集成电路和标准单元配置设计方法 - Google Patents

半导体集成电路和标准单元配置设计方法 Download PDF

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Abstract

在单元阵列预定形成区域上边配置不具有接触图形的多个第1标准单元，和具有第1接触图形的第2标准单元。在第1标准单元的彼此间追加配置第2接触图形。第2接触图形配置在电源供给能力不足的区域上。

Description

半导体集成电路和标准单元配置设计方法
技术领域
本发明涉及例如半导体集成电路(LSI)和标准单元的配置设计方法，特别是涉及标准单元阵列的衬底接触的配置。
背景技术
在设计标准单元方式的LSI时，使用CAD(计算机辅助设计)工具或EDA(电子设计自动化)工具配置预先标准设计的标准单元，形成单元阵列。采用在该单元阵列上形成适宜布线的办法，就可以把标准单元组合起来构成所希望的电路。
图1A、1B的平面图示出了现有的标准单元的配置图形。
图1A所示的标准单元50a，具有PMOS晶体管的有源区图形51、NMOS晶体管的有源区图形52、共通地配置在上述2个晶体管(CMOS晶体管)上的栅极布线图形53和配置在栅极布线图形53的两端方向侧的一对衬底接触图形54。PMOS晶体管的有源区图形51，在未画出来的N阱区上边形成。NMOS晶体管的有源区图形52，在未画出来的P阱区上边形成。一对衬底接触图形54，被配置为与N阱区和P阱区相对应。
图1B所示的标准单元50b，具有PMOS晶体管的有源区图形51、NMOS晶体管的有源区图形52、共通地配置在上述2个晶体管(CMOS晶体管)上的栅极布线图形53和被配置为与各个晶体管的单侧对应的一对衬底接触图形54。PMOS晶体管的有源区图形51，在未画出来的N阱区上边形成。NMOS晶体管的有源区图形52，在未画出来的P阱区上边形成。一对衬底接触图形54，被配置为与N阱区和P阱区相对应。
图2的平面图示出了配置图1A所示的标准单元的单元阵列的一部分。
就是说，采用配置多个图1A的标准单元50a构成阵列，给该阵列加上未画出来的所希望的信号布线和电源系统的办法，就可以构成所希望的电路。例如，使用1个标准单元50a可以构成例如CMOS反相器电路，使用2个标准单元50a可以构成例如CMOS触发器电路。
象上述那样设计的现有标准单元方式的LSI，在构成单元阵列的全部标准单元上都配置有一对衬底接触54。为此，作为集成电路芯片整体，配置有超过需要数量的衬底接触54。
可在单位面积芯片上边配置的单元集成度归因于这些多余的衬底接触而降低。换句话说，会招致标准单元阵列的尺寸增加，芯片尺寸的增大。此外，由于不能在衬底接触的上边配置布线，故结果变成为应当在芯片上边配置的布线区域减少。
发明内容
如上所述，现有的标准单元方式，存在着招致标准单元阵列的尺寸增大，芯片尺寸的增大和布线区域的减少等问题。
本发明的一个方面的半导体集成电路，包括：构成单元阵列的多个第1标准单元，各个第1标准单元不具有接触图形；与上述第1标准单元一起构成上述单元阵列的第2标准单元，上述第2标准单元具有第1接触图形；配置在上述单元阵列内的第2接触图形，上述第2接触图形的个数比上述第1标准单元的个数少。
本发明的另一个方面的标准单元的配置设计方法，包括：在单元阵列预定形成区域上设置配置追加衬底接触的预备区域，在上述单元阵列预定形成区域的不配置上述衬底接触图形的区域上，配置多个第1标准单元和第2标准单元，上述各个第1标准单元不具有接触图形，第2标准单元具有第1接触图形；在上述预备区域上配置第2接触图形；在上述单元阵列预定形成区域上方配置电源布线图形，上述电源布线图形连接到上述第1、第2接触图形上。
附图说明
图1A、1B的平面图示出了现有的标准单元中的配置图形的一个例子。
图2示出了配置图1A所示的标准单元的单元阵列的一部分。
图3A、3B的平面图涉及本发明的实施例1，示出了要配置在标准单元方式LSI的芯片上边的2种标准单元图形的例子。
图4A、4B的平面图示出了用EDA工具配置图3A、3B所示的2种标准单元，构成单元阵列的过程。
图5A、5B的平面图涉及本发明的实施例2，示出了用EDA工具配置图3A所示的标准单元，构成单元阵列的过程。
图6A、6B的平面图涉及本发明的实施例3，示出了用EDA工具配置图3A、3B所示的2种标准单元，构成单元阵列的过程。
具体实施方式
以下，参看附图详细地说明本发明的实施例。
<实施例1的LSI和标准单元配置设计方法>
图3A、3B的平面图涉及本发明的实施例1，示出了要配置在标准单元方式LSI的芯片上边的2种标准单元配置图形的例子。
图3A所示的第1标准单元10，具有PMOS晶体管的有源区图形11、NMOS晶体管的有源区图形12、共通连接到上述2个晶体管(CMOS晶体管)上的栅极布线图形13。该第1标准单元10，不具有衬底接触图形。就是说，第1标准单元10不规定衬底接触图形的配置。PMOS晶体管的有源区图形11，在LSI芯片的未画出来的N阱区上边形成。NMOS晶体管的有源区图形12，在P阱区上边形成。
图3B所示的第2标准单元15并排排列有2个与图3A所示的第1标准单元10同样的标准单元。在2个标准单元彼此间，配置有一对衬底接触图形16。一对衬底接触图形16被配置为与未画出来的N阱区和P阱区相对应。
图4A、4B的平面图示出了用EDA工具配置图3A、3B所示的2种标准单元，构成单元阵列的过程。
如图4A所示，在标准单元方式LSI的单元阵列预定形成区域14上，混合存在地配置设计第1标准单元10和第2标准单元15。这时，在必须补足电源供给能力不足的情况下，如图4B所示，就要设置一个或多个用来追加配置衬底接触图形21的预备区域22。另外，在归因于配置单元而产生空白区域的情况下，也可以把该空白区域作为用来配置衬底接触的预备区域22使用。
此外，用于追加配置衬底接触21的规则，有如下规则：例如，使衬底接触图形21在各个单元列20内大体上均等地分布。或者把衬底接触21配置在阱区内的电流密度大体上均等分布的位置上等。也可以根据这些规则决定衬底接触21的配置。根据这样的规则的衬底接触图形21的追加配置，可以采用给DEA工具追加上遵循这些规则的新功能的办法实现。象这样配置的图形21的个数，比第1标准单元10的个数少。
其次，如图4B所示，把一对衬底接触图形21配置到用来追加衬底接触21的预备区域22上。这些图形21被配置为与N阱区2和P阱区3对应，并分别接触到N阱区2和P阱区3上。
然后，采用配置所希望的布线图形17以把第1标准单元10和第2标准单元15连接起来的办法，构成所希望的电路。这时，在要形成各个标准单元的N阱区2的上方，配置直线状的电源布线(Vcc布线)图形23。该图形23被连接到N阱区2用的各个衬底接触16、21上。此外，在要形成各个标准单元的P阱区3的上方，配置直线状的接地布线(Vss布线)图形24。该图形24被连接到P阱区3用的各个衬底接触16、21上。
因此，得益于上述那样的配置，使用1个第1标准单元10，就可以构成例如CMOS反相器电路，使用1个第2标准单元15，就可以构成例如CMOS触发器电路。
另外，第1标准单元10与规定衬底接触图形的配置的现有例标准单元50a、50b比较，芯片面积减少了高达30％。
这种图形面积的减少效果，晶体管个数少的第1标准单元10这一方比第2标准单元15大。就是说，在晶体管个数少的第1标准单元10上形成了衬底接触的情况下，图形面积的增大量变大。
相对于此，如上所述晶体管个数比第1标准单元10还多的第2标准单元15，即便是配置衬底接触图形，图形面积的增大量也小。因此，应在第2标准单元15上配置衬底接触图形。
上述实施例1的标准单元方式LSI，混合存在地配置不配置衬底接触图形的第1标准单元10，和已配置上衬底接触图形16的第2标准单元15，并在第1标准单元的附近等所希望的位置上，追加配置衬底接触图形21。
即，仅仅在单元阵列的标准单元的一部分(第2标准单元15)和所希望的位置(用来追加配置衬底接触的预备区域22)上，才配置衬底接触图形16、21。
因此，衬底接触图形16、21作为芯片整体可以正确地配置。为此，就不会存在超过需要的多余的衬底接触区域，因而将提高芯片上边单位面积的单元集成度。换句话说，可以抑制标准单元阵列尺寸的增大，可以抑制芯片尺寸的增大和布线区域的减少。
<实施例2的LSI和标准单元配置设计方法>
图5A、5B的平面图涉及本发明的实施例2，示出了用EDA工具配置图3A所示的标准单元，构成单元阵列的过程。
首先，如图5A所示，在单元阵列预定形成区域的单元列30中，在N阱区31上边和P阱区32上边用一定规则预先配置上衬底接触图形33(或只有衬底接触图形33的单元)。衬底接触的配置规则，可以应用上边所说的2个规则。或者，也可以与要配置象触发器电路或锁存器电路这种跟反相器电路比较尺寸大的电路的区域中对应地配置衬底接触。
然后，如图5B所示，在N阱区31和P阱区32上边，配置例如象图3A所示的那种不配置衬底接触图形的标准单元10。接着，配置未画出来的所希望的布线图形，构成所希望的电路。
这时，要把图4B中所示那样的Vcc布线图形23、Vss布线图形24配置成直线状。Vcc布线图形23在N阱区31的上方被连接到N阱区31用的各个衬底接触上。Vss布线图形24在P阱区32的上方被连接到P阱区32用的各个衬底接触上。
另外，在图5A、5B中，那些与图3A、3B相同的部分被赋予同一标号。
上述实施例2的标准单元方式LSI，用一定规则把衬底接触图形33配置在单元阵列预定形成区域的N阱区31上边和P阱区32上边，在该图形33附近等处，配置不具有衬底接触图形的第1标准单元10。即，仅仅在第1标准单元10的附近和所希望的位置上，才配置衬底接触图形33。为此，结果就变成为可以在芯片内配置合适个数的衬底接触，不再存在多余衬底接触的区域。因此，可以抑制标准单元阵列尺寸的增大，可以抑制芯片尺寸的增大和布线区域的减少。
<实施例3的LSI和标准单元配置设计方法>
图6A、6B的平面图涉及本发明的实施例3，示出了用EDA工具配置图3A、3B所示的2种标准单元10、15，构成单元阵列的过程。另外，在图6A、6B中，对于那些与图3A、3B、图4B中相同的部分，赋予同一标号。
如图6A所示，首先，在单元阵列预定形成区域的单元列30中，在N阱区31上边和P阱区32上边用一定规则预先配置上衬底接触图形33(或只有衬底接触图形33的单元)。配置该衬底接触的规则，与实施例2是同样的。
然后，如图6B所示，在N阱区31上边和P阱区32上边，混合配置例如图3A所示那样的不配置衬底接触图形的第1标准单元10，和例如图3B所示那样的已配置上衬底接触图形16的第2标准单元15。接着配置未画出来的所希望的布线构成所希望的电路。
这时，要把图4B中所示那样的Vcc布线图形23、Vss布线图形24配置成直线状。Vcc布线图形23在N阱区31的上方被连接到N阱区31用的各个衬底接触上。Vss布线图形24则在P阱区32的上方被连接到P阱区32用的各个衬底接触上。
另外，如果具有现有衬底接触图形的标准单元的平均单元宽度为9个网格，衬底接触图形的大小为2个网格，则例如在100个网格的面积上平均可以配置11个单元(99个网格宽度)。但是，过剩的衬底接触图形占据其中的22(2×11)个网格。
相对于此，在各个实施例的LSI和标准单元配置设计方法中，作为追加配置衬底接触图形的条件，在考虑到例如每100个网格配置1个衬底接触图形的情况下，可以把100个网格的几乎全部面积都分配给所有单元的配置和布线。因此，在全部单元中都可以在上述那样的条件下进行配置的情况下，面积的削减比率变成为大约22％(＝22/100)。
此外，在实施例2、3的标准单元配置设计方法中，要预先配置上衬底接触图形33(或只有衬底接触图形33的单元)。但是，也可以在配置上所希望的标准单元之后，再适宜配置衬底接触图形33(或只有衬底接触图形33的单元)。
对于那些本专业的熟练技术人员来说还存在着另外一些优点和变形。因此，本发明就其更为广阔的形态来说并不限于上述附图和说明。此外，就如所附权利要求及其等效要求所限定的那样，还可以有许多变形而不偏离总的发明宗旨。

Claims (21)

1.一种半导体集成电路，包括：
构成单元阵列的多个第1标准单元，各个第1标准单元不具有接触图形；
与上述第1标准单元一起构成上述单元阵列的第2标准单元，上述第2标准单元具有第1接触图形；
配置在上述单元阵列内的第2接触图形，上述第2接触图形的个数比上述第1标准单元的个数少。
2.根据权利要求1所述的半导体集成电路，上述第2接触图形被配置为在上述单元阵列内均等地分布。
3.根据权利要求1所述的半导体集成电路，还包括连接上述第2接触图形的阱区。
4.根据权利要求3所述的半导体集成电路，上述第2接触图形被配置在阱区内的电流密度均等分布的位置上。
5.根据权利要求1所述的半导体集成电路，其中上述第1标准单元包括：
在第1导电类型的阱区上边形成的第2导电类型的第1MOS晶体管有源区的第1图形，
在第2导电类型的阱区上边形成的第1导电类型的第2MOS晶体管有源区的第2图形，
共通地配置在上述第1、第2图形上的第1栅极布线图形。
6.根据权利要求1所述的半导体集成电路，其中上述第2标准单元包括：
在第1导电类型的阱区上边形成的第2导电类型的第3、第4MOS晶体管有源区的第3、第4图形；
在第2导电类型的阱区上边形成的第1导电类型的第5、第6MOS晶体管有源区的第5、第6图形；
共通地配置在上述第3、第5图形上的第2栅极布线图形；
共通地配置在上述第4、第6图形上的第3栅极布线图形；
作为配置在上述第3、第4图形之间的上述第1接触图形的第3接触图形；和
作为配置在上述第5、第6图形之间的上述第1接触图形的第4接触图形。
7.一种半导体集成电路，包括：
第1导电类型的第1阱区；
第2导电类型的第2阱区，上述第2阱区与上述第1阱区相邻接地配置；
构成单元阵列的多个第1标准单元；
上述第1标准单元包括：
在上述第1阱区上边形成的第2导电类型的第1MOS晶体管
有源区的第1图形；
在上述第2阱区上边形成的第1导电类型的第2MOS晶体管有
源区的第2图形；和
共通地配置在上述第1、第2图形上的第1栅极布线图形，
上述第1标准单元不具有接触图形；
与上述第1标准单元一起，构成上述单元阵列的第2标准单元；
上述第2标准单元包括：
在上述第1阱区上边形成的第2导电类型的第3、第4MOS
晶体管有源区的第3、第4图形；
在上述第2阱区上边形成的第1导电类型的第5、第6MOS
晶体管有源区的第5、第6图形；
共通地配置在上述第3、第5图形上的第2栅极布线图形；
共通地配置在上述第4、第6图形上的第3栅极布线图形；
配置在上述第3、第4图形之间的第1接触图形，上述第1接
触图形被连接到上述第1阱区上；
配置在上述第5、第6图形之间的第2接触图形，上述第2接
触图形被连接到上述第2阱区上；和
配置在上述单元阵列内的第3、第4接触图形，上述第3接触图形被连接到上述第1阱区上，上述第4接触图形被连接到上述第2阱区上；
上述第3接触图形的个数比上述第1图形的个数少，上述第4接触图形的个数比上述第2图形的个数少。
8.根据权利要求7所述的半导体集成电路，还包括：
配置在上述第1阱区上方的直线状第1电源布线，上述第1电源布线被连接到上述第1、第3接触图形上；
配置在上述第2阱区上方的直线状第2电源布线，上述第2电源布线被连接到上述第2、第4接触图形上。
9.一种标准单元的配置设计方法，包括：
在单元阵列预定形成区域上设置配置追加衬底接触的预备区域，
在上述单元阵列预定形成区域的不配置上述衬底接触图形的区域上，配置多个第1标准单元和第2标准单元，上述各个第1标准单元不具有接触图形，第2标准单元具有第1接触图形；
在上述预备区域上配置第2接触图形；
在上述单元阵列预定形成区域上方配置电源布线图形，上述电源布线图形连接到上述第1、第2接触图形上。
10.根据权利要求9所述的方法，上述预备区域配置在电源供给能力不足的区域上。
11.根据权利要求9所述的方法，上述第2接触图形被配置为在上述单元阵列内均等地分布。
12.根据权利要求9所述的方法，上述第2接触图形被配置在阱区内的电流密度均等分布的位置上。
13.一种标准单元的配置设计方法，包括：
用一定规则在单元阵列预定形成区域上配置第1接触图形；
在单元阵列预定形成区域上配置多个不具有接触图形的第1标准单元；
在上述多个第1标准单元上方配置电源布线图形，上述电源布线图形被连接到上述第1接触图形上。
14.根据权利要求13所述的方法，还包括：在单元阵列预定形成区域上边配置具有第2接触图形的第2标准单元。
15.根据权利要求13所述的方法，上述第1接触图形配置在电源供给能力不足的区域上。
16.根据权利要求13所述的方法，上述第1接触图形被配置为在上述单元阵列内均等地分布。
17.根据权利要求13所述的方法，上述第1接触图形被配置在阱区内的电流密度均等分布的位置上。
18.一种标准单元的配置设计方法，包括：
用一定规则在单元阵列预定形成区域上配置第1接触图形；
在上述单元阵列预定形成区域上配置第1、第2标准单元，第1标准单元不具有接触图形，第2标准单元具有第2接触图形；
在上述第1、第2标准单元上方配置电源布线图形，上述电源布线图形被连接到上述第1、第2接触图形上。
19.根据权利要求18所述的方法，上述第1接触图形配置在电源供给能力不足的区域上。
20.根据权利要求18所述的方法，上述第1接触图形被配置为在上述单元阵列内均等地分布。
21.根据权利要求18所述的方法，上述第1接触图形被配置在阱区内的电流密度均等分布的位置上。
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