JP3819186B2 - スタンダードセル、半導体集積回路およびそのレイアウト方法 - Google Patents
スタンダードセル、半導体集積回路およびそのレイアウト方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、スタンダードセル方式で用いられるセル、このスタンダードセルを組み合わせて実現される半導体集積回路、およびこの半導体集積回路の設計方法に関する。
【０００２】
【従来の技術】
半導体集積回路が大規模になるにつれて、人手によってすべてを設計することが困難となり、そのためコンピュータによる自動設計であるセミカスタム設計手法が一般的に利用されるようになってきている。このセミカスタム設計手法とは、標準の基本回路（論理セル）をあらかじめ複数準備し、これらの論理セルをコンピュータにより自動設計して希望の回路を開発する手法であり、その代表例としてゲートアレイ方式やスタンダードセル方式がある。
【０００３】
スタンダードセル方式では、基本回路を組み合わせて作った少し複雑な論理回路を最適設計して、コンピュータのデータベースにスタンダードセルとしてあらかじめ登録しておく。そして、ＬＳＩを設計する場合、データベースに登録された各種のセルを組み合わせて希望の回路を実現する。各セルは高さが一定であり、必要なセルが複数の列状に配置される。スタンダードセルが登録されるデータベースはセルライブラリー（Cell Library）と呼ばれ、このライブラリーに登録されているセルの種類が豊富なほど、無駄の少ないＬＳＩチップを設計できる。
【０００４】
近年、スタンダードセルに高機能のマクロセル（ブロック）の混在を可能としたセルベースＡＳＩＣがセミカスタム設計手法の主流となって来ている。特に、３層以上の金属配線による、セル領域（トランジスタ領域）と配線チャネル領域が混在したスタンダードセルを用いたセルベースＡＳＩＣが開発され、その高集積性に期待が寄せられている。
【０００５】
【発明が解決しようとする課題】
半導体集積回路の集積密度が増大するにつれ、ますますセルサイズの縮小化が要求されて来ている。一般に、各セルのトランジスタサイズを小さくすればセルサイズの縮小化が可能である。しかしながら、一律にトランジスタサイズを小さくすれば、セルの駆動能力が低下してしまう。スタンダードセル方式では、各セルが複数の列状に配置されており、隣接するセル間で共有可能な回路構成がある場合がある。したがって、その回路構成を１つにまとめれば、セル列が縮小され、見かけのセルサイズの縮小が図られる。従来より良く用いられる方法として、基板（ウェル構造である場合にはそのウェル）に電位を与えるサブストレート・コンタクト領域を上下で隣接するセルの中央に配置し、そのサブストレート・コンタクト領域をそのセル間で共有する方法がある。しかし、この方法では、上下方向にセル列を縮小できても、左右方向については縮小することができない。したがって、左右方向についてもセル列を縮小し、セルサイズを実効的に縮小できる方法の実現が望まれている。
【０００６】
本発明は、このような課題を解決し、上下方向および左右方向について実効セルサイズの縮小化を図り、半導体集積化回路の集積密度を向上できるスタンダードセルを提供することを目的とする。
【０００７】
本発明の他の目的は、上記のスタンダードセルを組み合わせて実現される高集積化可能な半導体集積回路を提供することにある。
【０００８】
本発明のさらに他の目的は、上記のスタンダードセルを組み合わせて実現される高集積化可能な半導体集積回路のレイアウト方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の特徴は、半導体基板上に形成される複数のＭＯＳトランジスタを含み、上辺、前記上辺に対向する下辺、前記上辺に垂直な左辺及び右辺により定義された矩形でセル領域を定義される複数のスタンダードセルを、それぞれの矩形の上下左右に隣接して配置し半導体集積回路を構成するスタンダードセル方式設計用のスタンダードセルであって、該スタンダードセルは、電源に接続され、前記矩形の左辺又は右辺の一辺を横切り、前記セル領域を超えて形成された第１ソース領域を有する第１のスタンダードセルと、前記一辺を前記第１のスタンダードセルとの共通辺として、前記第１のスタンダードセルに隣接して配置可能で、前記セル領域を超えた第１ソース領域を配置可能な第１空き領域、前記共通辺の延伸方向に沿って前記第１空き領域と並んで配置された前記第１ソース領域と同一導電型のドレイン領域を有する第２のスタンダードセルであることである。
【００１０】
本発明の特徴によれば、隣接するセル間でソース領域（ソース拡散層およびその上部のコンタクト）を共有させることによってセル列を上下方向および左右方向に縮小することができる。また、共有されるソース領域が無い場合であっても、一方のソース領域をセル間に跨って配置することでセル列を縮小することができる。このセル列の縮小によって、セルの実効サイズは縮小され、チップ面積の縮小化、集積密度の向上が図られる。
【００１１】
本発明の特徴において、半導体基板またはウェルに電位を供給するコンタクト領域（サブストレート・コンタクト領域）をセル境界線を超えて形成されるソース領域と重なるように配置することで、セル列をより一層縮小することができる。
【００１２】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について説明する。まず最初に、スタンダードセルについて説明し、次に、本発明に係る半導体集積回路のレイアウト装置および方法について説明する。
【００１３】
（第１の参考例）
図１は、本発明の第１の実施の形態を説明するための図であり、図１（ａ）は、第１の参考例に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図１（ｂ）は、その比較例である従来技術に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図１（ｃ）は、第１の参考例に係るインバータを構成するスタンダードセルの平面図、図１（ｄ）は、その比較例である従来技術に係るインバータを構成するスタンダードセルの平面図を示す。簡単化のため、ここではソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、コンタクトおよびセル境界線（セル枠）のみが示されており、金属配線層は省略されている。図示はしないが、従来技術と同様、基板またはウェルに電位を与えるサブストレート・コンタクト領域が上下で隣接するセル間で共有される。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【００１４】
図１（ａ）に示すように、第１の参考例に係る２入力ＮＡＮＤを構成するスタンダードセルでは、複数のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを構成するためのソース・ドレイン拡散層１０ａ，１０ｂ，１０ｃ、１２ａ，１２ｂ，１２ｃと、ポリシリコン１４，１６と、コンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅと、セル境界線２０とから構成されている。このセルは２個のｐ型ＭＯＳトランジスタ１ａおよび２ａと、２個のｎ型ＭＯＳトランジスタ３ａおよび４ａとから成り、ｐ型ＭＯＳトランジスタ１ａはゲートとなるポリシリコン１４と、ソース領域となるｐ型拡散層１０ａと、ｐ型ＭＯＳトランジスタ２ａと共有されるドレイン領域となるｐ型拡散層１０ｂとを有している。同様に、ｐ型ＭＯＳトランジスタ２ａはゲートとなるポリシリコン１６と、ソース領域となるｐ型拡散層１０ｃと、ｐ型ＭＯＳトランジスタ１ａと共有されるドレイン領域となるｐ型拡散層１０ｂとを有している。ｐ型ＭＯＳトランジスタ１ａおよび２ａのソース拡散層１０ａおよび１０ｃにはコンタクト１８ａおよび１８ｃを介して電源電圧（ＶＤＤ）が供給される。ｐ型ＭＯＳトランジスタ１ａおよび２ａは並列接続されている。
【００１５】
一方、ｎ型ＭＯＳトランジスタ３ａはゲートとなるポリシリコン１４と、ソース領域となるｎ型拡散層１２ａと、ドレイン領域となるｎ型拡散層１２ｂとを有している。同様に、ｎ型ＭＯＳトランジスタ４ａはゲートとなるポリシリコン１６と、ソース領域となるｎ型拡散層１２ｂと、ドレイン領域となるｎ型拡散層１２ｃとを有している。ｎ型拡散層１２ｂは、ｎ型ＭＯＳトランジスタ３ａのドレイン領域とｎ型ＭＯＳトランジスタ４ａのソース領域の両方を兼ねている。ｎ型ＭＯＳトランジスタ３ａのｎ型拡散層１２ａにはコンタクト１８ｄを介して接地電圧（ＶＳＳ）が供給される。ｎ型ＭＯＳトランジスタ３ａおよび４ａは直列接続されている。
【００１６】
そして、ｐ型ＭＯＳトランジスタ１ａおよび２ａの共有ドレイン拡散層１０ｂの上部に設けられたコンタクト１８ｂおよびｎ型ＭＯＳトランジスタ４ａのドレイン拡散層１２ｃの上部に設けられたコンタクト１８ｅを介して、ｐ型拡散層１０ｂとｎ型拡散層１２ｃが金属配線層（図示しない）で接続される。
【００１７】
第１の参考例に係るインバータを構成するスタンダードセルでは、図１（ｃ）に示すように、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを構成するためのソース・ドレイン拡散層２２ａ，２２ｂ、２４ａ，２４ｂと、ポリシリコン２６と、コンタクト２８ａ，２８ｂ，２８ｃ，２８ｄと、セル境界線３０とから構成されている。このセルは１個のｐ型ＭＯＳトランジスタ５ａと、１個のｎ型ＭＯＳトランジスタ６ａとから成り、ｐ型ＭＯＳトランジスタ５ａはゲートとなるポリシリコン２６と、ソース領域となるｐ型拡散層２２ａと、ドレイン領域となるｐ型拡散層２２ｂとを有している。ｐ型ＭＯＳトランジスタ５ａの拡散層２２ａにはコンタクト２８ａを介して電源電圧（ＶＤＤ）が供給される。一方、ｎ型ＭＯＳトランジスタ６ａはゲートとなるポリシリコン２６と、ソース領域となるｎ型拡散層２４ａと、ドレイン領域となるｎ型拡散層２４ｂとを有している。ｎ型ＭＯＳトランジスタ６ａのｎ型拡散層２４ａにはコンタクト２８ｃを介して接地電圧（ＶＳＳ）が供給される。そして、ｐ型ＭＯＳトランジスタ５ａのドレイン拡散層２２ｂの上部に設けられたコンタクト２８ｂおよびｎ型ＭＯＳトランジスタ６ａのドレイン拡散層２４ｂの上部に設けられたコンタクト２８ｄを介して、２つのドレイン拡散層２２ｂおよび２４ｂは金属配線層（図示しない）で接続される。
【００１８】
図１（ａ）および図１（ｂ）から明らかなように、図１（ａ）のＮＡＮＤセルでは、ソース拡散層１０ａ，１０ｃ，１２ａおよびその上部のコンタクト１８ａ，１８ｃ，１８ｄの一部がセル境界線２０を超えて配置されている点が、図１（ｂ）に示す従来の構成とは異なっている。また、そこには、このＮＡＮＤセルには隣接する別のセルのソース拡散層３２およびその上部のコンタクト３６の一部を配置可能なスペースが設けられていても良い。同様に、図１（ｃ）のインバータセルでは、ソース拡散層２２ａ，２４ａおよびその上部のコンタクト２８ａ，２８ｃの一部がセル境界線３０を超えて配置されている点、および隣接する別のセルのソース拡散層３８，４２およびその上部のコンタクト３６，４４の一部を配置可能なスペースが設けられている点が異なっている。図１（ａ）および図１（ｃ）に示す構成により、見かけのセルサイズを左右方向に縮小することが可能となる。
【００１９】
すなわち、図１に示した第１の参考例に係るスタンダードセルにおいては、隣接するセル間で共有可能なソース領域（ソース拡散層１０ａ，１０ｃ，１２ａ，２２ａ，２４ａおよびそのコンタクト１８ａ，１８ｃ、１８ｄ，２８ａ，２８ｃ）の一部をあらかじめセル境界線２０，３０からはみ出した形状となるように構成されている。また、隣接する別のセルからはみ出したソース領域（ソース拡散層３２，３８，４２およびそのコンタクト３６，４０，４４）の一部を配置可能なスペースが設けられている。そして、参考例の図２に示すように、図１（ａ）のＮＡＮＤセルと図１（ｂ）のインバータセルを隣接して配置した場合、図１（ａ）のソース拡散層１０ｃおよびその上部のコンタクト１８ｃと、図１（ｂ）のソース拡散層２２ａおよびその上部のコンタクト２８ａは１つにまとめられ、これらのセル間で共有される。また、図１（ｂ）のはみ出した拡散層２４ａおよびコンタクト２８ｃの一部は図１（ａ）の拡散層３２およびコンタクト３６として（ａ）のスペースに配置される。つまり、第１の参考例では、隣接するセル間でソース拡散層およびその上部のコンタクトを共有させることによってセル列を左右方向に縮小する。また、共有しない場合であっても、ソース拡散層およびそのコンタクトを隣接するセル間に跨って配置することでセル列を左右方向に縮小する。したがって、図２から明らかなように、従来技術に係る図１（ｃ）および図１（ｄ）に示したＮＡＮＤセルおよびインバータセルを隣接して配置した場合の図２（ｃ）および図２（ｄ）に比べて、第１の参考例に係る図１（ａ）および図１（ｃ）に示したＮＡＮＤセルおよびインバータセルを隣接して配置した場合の方が大幅に左右方向のセル列を縮小することができる。それにより、実効的なセルサイズを左右方向に縮小し、チップ面積の縮小化、集積密度の向上を図ることができる。
【００２０】
第１の参考例において、ＥＤＡ（Electoronic Design Automation）に次のような機能を付加すれば、上記のようなスペースを不要することができる。すなわち、各セルにソース拡散層およびそのコンタクトがセル境界線をはみ出すか否かの情報を持たせ、そのセルと隣接する別のセル間でソースを共有しない場合に、そのセル間にスペースを設けるように配置する機能をＥＤＡに付加すれば良い。ただし、計算機の負荷が大きくなるので、設計工期の短縮の点からは、一律にすべてのセルに上記のスペースを設けた方が好ましい。
【００２１】
（第１の実施の形態）
次に、本発明の第１の実施の形態について説明する。本発明の第１の実施の形態は、図１および図２に示した第１の参考例としてのスタンダードセルにおいて、（１）セル境界線を超えて配置されるソース拡散層およびその上部のコンタクト、（２）隣接するセルのソース拡散層およびそのコンタクトの一部を配置するスペース、を所定の基準に従って配置しておくことにより、左右方向についての実効的なセルサイズをより一層縮小するものである。すなわち、前述した図１（ａ）に示すスタンダードセルでは、ドレイン拡散層１２ｃおよびそのコンタクト１８ｅと、隣接する別のセルのソース拡散層３２およびそのコンタクト３６を配置するスペースと、が左右方向に並んで配置されているため、セルサイズが左右方向に大きくなってしまう。このことは、図１（ｃ）に示すスタンダードセルについても同様である。
【００２２】
このため、本発明の第１の実施の形態では、セル境界線内の、ドレイン拡散層およびそのコンタクトと、ソース拡散層およびそのコンタクトと、を上下方向にずらして配置する。すなわち、ドレイン拡散層およびそのコンタクトと隣接するセルのソース拡散層およびそのコンタクトを配置するスペースとを上下方向にずらして配置する。それにより、セル境界線近傍にドレイン拡散層およびそのコンタクトを配置し、左右方向の実効セルサイズをより一層縮小する。
【００２３】
図３は、本発明の第１の実施の形態を説明するための図であり、図３（ａ）は、この実施の形態に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図３（ｂ）は、第１の実施の形態に係るインバータを構成するスタンダードセルの平面図、図３（ｃ）は、図３（ａ）のセルと図３（ｂ）のセルを隣接させた場合を示す平面図である。簡単化のため、ここではソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、コンタクトおよびセル境界線（セル枠）のみが示されており、金属配線層は省略されている。図示はしないが、従来技術と同様、サブストレート・コンタクト領域が上下で隣接するセル間で共有されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【００２４】
図３（ａ）に示すように、この実施の形態に係るＮＡＮＤセルは、ソース拡散層４６ａ，４６ｃ，４８ａおよびその上部のコンタクト５４ａ，５４ｃ，５４ｄの一部がセル境界線５６を超えて配置されている。そして、ソース拡散層４６ａ，４６ｃ，４８ａおよびその上部のコンタクト５４ａ，５４ｃ，５４ｄがセルの上部また下部に配置され、ドレイン拡散層４８ｃおよびその上部のコンタクト５４ｅがセルの中央部に配置されている。そして、ｐ型ＭＯＳトランジスタ１ｂおよび２ｂの共有ドレイン拡散層の上部に設けられたコンタクト５４ｂおよびｎ型ＭＯＳトランジスタ４ｂのドレイン拡散層５４ｅの上部に設けられたコンタクト５４ｅを介して、ｐ型拡散層（共有ドレイン拡散層）とｎ型拡散層４８ｃが金属配線層（図示しない）で接続される。さらに、上記のソースおよびドレインの配置によって、隣接するセルのソース拡散層６８およびその上部のコンタクト７０を配置可能なスペースがドレイン拡散層４８ｃおよびそのコンタクト５４ｅとは上下にずれて設けられている。同様に、図３（ｂ）のインバータセルでは、ソース拡散層５８ａ，６０ａおよびその上部のコンタクト６４ａ，６４ｃの一部がセル境界線６６を超えて配置されている。そして、ソース拡散層５８ａ，６０ａおよびその上部のコンタクト６４ａ，６４ｃがセルの上部また下部に配置され、ドレイン拡散層５８ｂ，６０ｂおよびその上部のコンタクト６４ｂ，６４ｄがセルの中央部に配置されている。さらに、上記のソースおよびドレインの配置によって、隣接するセルのソース拡散層７２，７６およびその上部のコンタクト７４，７８を配置可能なスペースがドレイン拡散層５８ｂ，６０ｂおよびその上部のコンタクト６４ｂ，６４ｄとは上下にずれて設けられている。
【００２５】
図３（ｃ）に示すように、図３（ａ）のＮＡＮＤセルと図３（ｂ）のインバータセルを隣接して配置した場合、図３（ａ）のソース拡散層４６ｃおよびその上部のコンタクト５４ｃと、図３（ｂ）のソース拡散層５８ａおよびその上部のコンタクト６４ａは１つにまとめられ、これらのセル間で共有される。そして、セル間で共有されるソース拡散層４６ｃ（５８ａ）およびその上部のコンタクト５４ｃ（６４ａ）の形状は少なくとも凹形状を含むものとなる。また、図３（ｂ）のはみ出した拡散層６０ａおよびコンタクト６４ｃの一部は図３（ａ）の拡散層６８およびコンタクト７０として図３（ａ）のスペースに配置される。
【００２６】
本発明の第１の実施の形態によれば、隣接するセルのソース拡散層およびそのコンタクトの一部を配置可能なスペースとドレイン拡散層およびそのコンタクトを上下にずらして設けたので、左右方向にセル列がより縮小され、セルの実効サイズをより一層小さくすることができる。それにより、チップ面積の縮小化、集積密度の向上を図ることができる。
【００２７】
（第２の参考例）
次に、本発明の第２の参考例について説明する。上記においては、基板またはウェルに電位を供給するサブストレート・コンタクト領域が上下で隣接するセル間で共有されている場合について述べたが、第２の参考例では、サブストレート・コンタクト領域を左右で隣接するセル間で共有させることにより、別途サブストレート・コンタクト領域ストレートを設けなくて済み、全体的に見れば上下方向および左右方向の両方についてセル列の縮小化を図るものである。それにより、実効的なセルサイズを上下方向および左右方向に縮小し、チップ面積の縮小化、集積密度の向上を図るものである。
【００２８】
図４は、第２の参考例に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図である。簡単化のため、ここではソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、コンタクト、セル境界線（セル枠）およびサブストレート・コンタクト領域のみが示されており、金属配線層は省略されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【００２９】
図４に示すように、この実施の形態に係るＮＡＮＤセルは、ソース拡散層８０ａ，８０ｃ，８２ａおよびその上部のコンタクト８８ａ，８８ｃ，８８ｄの一部がセル境界線９０を超えて配置されている。そして、ソース拡散層８０ａ，８０ｃ，８２ａおよびその上部のコンタクト８８ａ，８８ｃ，８８ｄがセルの上部また下部に配置され、ドレイン拡散層８２ｃおよびその上部のコンタクト８８ｅがセルの中央部に配置されている。そして、ｐ型ＭＯＳトランジスタ１ｃおよび２ｃの共有ドレイン拡散層８０ｂの上部に設けられたコンタクト８８ｂおよびｎ型ＭＯＳトランジスタ４ｃのドレイン拡散層８２ｃの上部に設けられたコンタクト８８ｅを介して、ｐ型拡散層（共有ドレイン拡散層）８０ｂとｎ型拡散層８２ｃが金属配線層（図示しない）で接続される。さらに、上記のソースおよびドレインの配置によって、隣接するセルのソース拡散層９２およびその上部のコンタクト９４を配置可能スペースがドレイン拡散層８２ｃおよびそのコンタクト８８ｅとは上下にずれて設けられている。
【００３０】
ここまでは、本発明の第１の実施の形態と同様であるが、第２の参考例では、サブストレート・コンタクト領域９６ａ，９６ｂ，９８ａをセルの左右方向に配置することにより、左右に隣接するセル間でサブストレート・コンタクト領域９６ａ，９６ｂ，９８ａを共有するようになっている。さらに、この参考例では、サブストレート・コンタクト領域９６ａ，９６ｂ，９８ａとソース拡散層８０ａ，８０ｃ，８２ａは重なるように配置され、１つのコンタクト８８ａ，８８ｃ，８８ｄを介してそれぞれ接続されるように構成されている。隣接するセルのソース拡散層９２、コンタクト９４およびサブストレート・コンタクト領域９８ｂが配置される場合においても、同様の構成となっている。たとえばｐ型ＭＯＳトランジスタを構成するソース拡散層８０ａおよび８０ｃはボロン（Ｂ）等のｐ型不純物で構成され、サブストレート・コンタクト領域９６ａおよび９６ｂはリン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物で構成されている。コンタクト８８ａおよび８８ｃはｐ型領域であるソース拡散層８０ａおよび８０ｃとｎ型不純物領域であるサブストレート・コンタクト領域９６ａおよび９６ｂの両方と接続される。なお、ソース拡散層８０ａ，８０ｃのうちサブストレート・コンタクト領域９６ａ，９６ｂと重なる部分についてはｐ型不純物は導入されていない。ｎ型ＭＯＳトランジスタを構成するソース拡散層８２ａ、コンタクト８８ｄおよびサブストレート・コンタクト領域９８ａにおいても、それぞれの導電型を逆とすれば上記と同様である。
【００３１】
本発明の第２の参考例では、基板またはウェルに電位を供給するサブスト
レート・コンタクト領域を左右のセル間で共有されるソース拡散層と重なるように配置する。このため、左右のセル間でサブストレート・コンタクト領域を共有し、さらに、１つのコンタクトでソース拡散層とサブストレート・コンタクト領域の接続が可能となる。それにより、上下方向および左右方向にセル列がより縮小され、セルの実効サイズをより一層小さくすることができる。それにより、チップ面積の縮小化、集積密度の向上を図ることができる。
【００３２】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。上記においては、基板またはウェルに電位を供給するサブストレート・コンタクト領域が上下または左右のいずれか一方で隣接するセル間で共有されている場合について述べたが、本発明の第２の実施の形態では、サブストレート・コンタクト領域を上下左右の両方で隣接するセル間で共有させることにより、全体的に見れば上下方向および左右方向の両方についてセル列の縮小化をより一層図るものである。それにより、実効的なセルサイズを上下方向および左右方向に縮小し、チップ面積の縮小化、集積密度の向上を図るものである。
【００３３】
図５は、本発明の第２の実施の形態に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図である。簡単化のため、ここではソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、コンタクト、セル境界線（セル枠）およびサブストレート・コンタクト領域のみが示されており、金属配線層は省略されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【００３４】
図５に示すように、この実施の形態に係るＮＡＮＤセルは、ソース拡散層１００ａ，１０２ａおよびその上部のコンタクト１０８ａ，１０８ｃの一部がセル境界線１１０を超えて配置されている。そして、ソース拡散層１００ａ，１０２ａおよびその上部のコンタクト１０８ａ，１０８ｃがセルの上部また下部に配置され、ドレイン拡散層１０２ｃおよびその上部のコンタクト１０８ｄがセルの中央部に配置されている。そして、ｐ型ＭＯＳトランジスタ１ｄおよび２ｄの共有ドレイン拡散層１００ｂの上部に設けられたコンタクト１０８ｂおよびｎ型ＭＯＳトランジスタ４ｄのドレイン拡散層１０２ｃの上部に設けられたコンタクト１０８ｄを介して、ｐ型拡散層（共有ドレイン拡散層）１００ｂとｎ型拡散層１０２ｃが金属配線層（図示しない）で接続される。また、サブストレート・コンタクト領域１１２，１１４はセルの上下方向にソース拡散層１００ａ，１０２ａに重なるように配置され、さらにサブストレート・コンタクト領域１１２，１１４およびソース拡散層１００ａ，１０２ａは左右方向に延びた形状となっている。
【００３５】
そして、図６に示すように、上下左右方向に複数のセルを隣接して配置した場合、サブストレート・コンタクト領域１１２，１１４とソース拡散層１００ａ，１０２ａは上下方向および左右方向のセル間で共有される。このため、全体的に見れば上下方向および左右方向の両方についてセル列の縮小化が図られ、実効的なセルサイズを上下方向および左右方向に縮小することができる。それにより、チップ面積の縮小化、集積密度の向上を実現できる。
【００３６】
また、この実施の形態では、コンタクト１０８ａ，１０８ｃをサブストレート・コンタクト領域１１２，１１４の上部に配置することでコンタクトの数を低減している。すなわち、コンタクト１０８ａ，１０８ｃとソース拡散層１００ａ，１０２ａを直接接続しないで、ソース拡散層１００ａ，１０２ａ上に形成された低抵抗の導電層を介して間接的に接続している。したがって、コンタクト１０８ａ，１０８ｃを上下に隣接するセル間で共有することが可能となり、それによりコンタクトの数を低減することができる。ソース拡散層１００ａ，１０２ａ上の導電層はたとえば周知のサリサイドプロセスで実現すれば良い。
【００３７】
（レイアウト設計装置および方法）
図７は、本発明に係るレイアウト装置のブロック図である。図８は、本発明に係る半導体集積回路のレイアウト方法の基本的な処理手順を示すフローチャートである。図７に示すように、本発明に係るレイアウト装置１１８は、スタンダードセルや高機能化したブロック（マクロ・セル）等を配置する手段１２０と、配置されてセル間の配線を経路を決定する手段１２２とで構成される。この実施の形態に係るレイアウト装置１１８は、複数の回路の接続情報から成る回路接続情報１１６を入力し、レイアウト結果であるレイアウト・ブロック（パターン）１２４を出力する。
【００３８】
次に、本発明に係るレイアウト方法について図８を用いて説明する。図８に示すように、ステップＳ１０１において、回路接続情報１１６とセル・ライブラリデータ１２６が入力される。これらのデータは計算機のメモリ上に格納される。論理設計によって得られた回路間の結線データ（ネットリスト）は、論理設計終了後、論理回路データベースなどから回路接続情報１１６として出力される。回路接続情報１１６はセル名、端子名および信号名を記述して回路間の結線情報を表現する。同一信号名が記述された端子間は配線によって結線される。そして、回路接続情報１１６に記述されているセルをセル・ライブラリ１２６から選択して、複数のセルを配置する。この配置処理においてはいかに効率よく最適配置できるかが非常に重要な事柄である。というのは、標準セルの配置は、大規模・高機能のＬＳＩの実現の際、チップ面積の最小化、配線長最小化等の課題に大きく影響するからである。この自動配置の手法としては種々のものが挙げられるが、大別して、初期配置での構成的配置法と、配置改善における繰り返し改善法がある。初期配置での構成的配置法としては、たとえばペア・リンキング法、クラスタ成長法がある。
【００３９】
次に、ステップＳ１０２において、回路接続情報に記述されている端子名、信号名を参照して配置された標準セル間の配線のレイアウトを行う。この配線処理は、製造プロセスからの制限（配線層の数や設計基準など）、ＬＳＩ動作速度からの遅延時間制限、電源配線インピーダンスなどを考慮して実行される。そして、その実際の計算機処理においては、配線数が膨大であることから、大まかなグローバル配線と詳細配線の２段階によって進められる。自動配線の終了すれば、希望の半導体集積回路のレイアウトパターンの生成が終了する。
【００４０】
その後、生成されたレイアウトに基づきマスクパターンを生成する。生成されたマスクパターンは半導体製造のための後処理に渡される。
【００４１】
【発明の効果】
本発明によれば、上下左右方向にセルサイズの縮小化を図り、半導体集積化回路の集積密度を向上できるスタンダードセルを実現できる。
【００４２】
本発明によれば、高集積化可能な半導体集積回路を実現できる。
【００４３】
本発明によれば、高集積化可能な半導体集積回路のレイアウト方法を提供できる。
【図面の簡単な説明】
【図１】 第１の参考例を説明するための図であり、図１（ａ）は、２入力ＮＡＮＤを構成するスタンダードセルの平面図、図１（ｂ）は、その比較例である従来技術に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図１（ｃ）は、インバータを構成するスタンダードセルの平面図、図１（ｄ）は、その比較例である従来技術に係るインバータを構成するスタンダードセルの平面図である。
【図２】 図１（ａ）のＮＡＮＤセルと（ｂ）のインバータセルを隣接して配置した例および図１（ｃ）のＮＡＮＤセルと（ｄ）のインバータセルを隣接して配置した例を示す平面図である。
【図３】 本発明の第１の実施の形態を説明するための図であり、図３（ａ）は、この実施の形態に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図３（ｂ）は、この実施の形態に係るインバータを構成するスタンダードセルの平面図、図３（ｃ）は、図３（ａ）のセルと図３（ｂ）のセルを隣接させた場合を示す平面図である。
【図４】 第２の参考例に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図である。
【図５】 本発明の第２の実施の形態に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図である。
【図６】 図５のＮＡＮＤセルを上下左右に隣接して配置した例を示す平面図である。
【図７】 本発明に係るレイアウト装置のブロック図である。
【図８】 本発明に係る半導体集積回路のレイアウト方法の基本的な処理手順を示すフローチャートである。
【符号の説明】
１，２ ｐ型ＭＯＳトランジスタ
３，４ ｎ型ＭＯＳトランジスタ
１０，１２，２２，２４，３２，３８，４２，４６，４８，５８，６０，６８，７２，７６，８０，８２，９２，１００，１０２ 拡散層
１４，１６，２６，５０，５２，６２，８４，８６，１０４，１０６ ポリシリコン
１８，２８，３６，４０，４４，５４，６４，７０，７４，７８，９４，１０８ コンタクト
２０，３０，５６，６６，９０，１１０ セル境界線
９６，９８，１１２，１１４ サブストレート・コンタクト領域
１１６ 回路接続情報
１１８ レイアウト装置
１２０ セルを配置する手段
１２２ 配線を行う手段
１２４ レイアウトブロック（レイアウト結果）
１２６ セルライブラリー
【発明の属する技術分野】
本発明は、スタンダードセル方式で用いられるセル、このスタンダードセルを組み合わせて実現される半導体集積回路、およびこの半導体集積回路の設計方法に関する。
【０００２】
【従来の技術】
半導体集積回路が大規模になるにつれて、人手によってすべてを設計することが困難となり、そのためコンピュータによる自動設計であるセミカスタム設計手法が一般的に利用されるようになってきている。このセミカスタム設計手法とは、標準の基本回路（論理セル）をあらかじめ複数準備し、これらの論理セルをコンピュータにより自動設計して希望の回路を開発する手法であり、その代表例としてゲートアレイ方式やスタンダードセル方式がある。
【０００３】
スタンダードセル方式では、基本回路を組み合わせて作った少し複雑な論理回路を最適設計して、コンピュータのデータベースにスタンダードセルとしてあらかじめ登録しておく。そして、ＬＳＩを設計する場合、データベースに登録された各種のセルを組み合わせて希望の回路を実現する。各セルは高さが一定であり、必要なセルが複数の列状に配置される。スタンダードセルが登録されるデータベースはセルライブラリー（Cell Library）と呼ばれ、このライブラリーに登録されているセルの種類が豊富なほど、無駄の少ないＬＳＩチップを設計できる。
【０００４】
近年、スタンダードセルに高機能のマクロセル（ブロック）の混在を可能としたセルベースＡＳＩＣがセミカスタム設計手法の主流となって来ている。特に、３層以上の金属配線による、セル領域（トランジスタ領域）と配線チャネル領域が混在したスタンダードセルを用いたセルベースＡＳＩＣが開発され、その高集積性に期待が寄せられている。
【０００５】
【発明が解決しようとする課題】
半導体集積回路の集積密度が増大するにつれ、ますますセルサイズの縮小化が要求されて来ている。一般に、各セルのトランジスタサイズを小さくすればセルサイズの縮小化が可能である。しかしながら、一律にトランジスタサイズを小さくすれば、セルの駆動能力が低下してしまう。スタンダードセル方式では、各セルが複数の列状に配置されており、隣接するセル間で共有可能な回路構成がある場合がある。したがって、その回路構成を１つにまとめれば、セル列が縮小され、見かけのセルサイズの縮小が図られる。従来より良く用いられる方法として、基板（ウェル構造である場合にはそのウェル）に電位を与えるサブストレート・コンタクト領域を上下で隣接するセルの中央に配置し、そのサブストレート・コンタクト領域をそのセル間で共有する方法がある。しかし、この方法では、上下方向にセル列を縮小できても、左右方向については縮小することができない。したがって、左右方向についてもセル列を縮小し、セルサイズを実効的に縮小できる方法の実現が望まれている。
【０００６】
本発明は、このような課題を解決し、上下方向および左右方向について実効セルサイズの縮小化を図り、半導体集積化回路の集積密度を向上できるスタンダードセルを提供することを目的とする。
【０００７】
本発明の他の目的は、上記のスタンダードセルを組み合わせて実現される高集積化可能な半導体集積回路を提供することにある。
【０００８】
本発明のさらに他の目的は、上記のスタンダードセルを組み合わせて実現される高集積化可能な半導体集積回路のレイアウト方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の特徴は、半導体基板上に形成される複数のＭＯＳトランジスタを含み、上辺、前記上辺に対向する下辺、前記上辺に垂直な左辺及び右辺により定義された矩形でセル領域を定義される複数のスタンダードセルを、それぞれの矩形の上下左右に隣接して配置し半導体集積回路を構成するスタンダードセル方式設計用のスタンダードセルであって、該スタンダードセルは、電源に接続され、前記矩形の左辺又は右辺の一辺を横切り、前記セル領域を超えて形成された第１ソース領域を有する第１のスタンダードセルと、前記一辺を前記第１のスタンダードセルとの共通辺として、前記第１のスタンダードセルに隣接して配置可能で、前記セル領域を超えた第１ソース領域を配置可能な第１空き領域、前記共通辺の延伸方向に沿って前記第１空き領域と並んで配置された前記第１ソース領域と同一導電型のドレイン領域を有する第２のスタンダードセルであることである。
【００１０】
本発明の特徴によれば、隣接するセル間でソース領域（ソース拡散層およびその上部のコンタクト）を共有させることによってセル列を上下方向および左右方向に縮小することができる。また、共有されるソース領域が無い場合であっても、一方のソース領域をセル間に跨って配置することでセル列を縮小することができる。このセル列の縮小によって、セルの実効サイズは縮小され、チップ面積の縮小化、集積密度の向上が図られる。
【００１１】
本発明の特徴において、半導体基板またはウェルに電位を供給するコンタクト領域（サブストレート・コンタクト領域）をセル境界線を超えて形成されるソース領域と重なるように配置することで、セル列をより一層縮小することができる。
【００１２】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について説明する。まず最初に、スタンダードセルについて説明し、次に、本発明に係る半導体集積回路のレイアウト装置および方法について説明する。
【００１３】
（第１の参考例）
図１は、本発明の第１の実施の形態を説明するための図であり、図１（ａ）は、第１の参考例に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図１（ｂ）は、その比較例である従来技術に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図１（ｃ）は、第１の参考例に係るインバータを構成するスタンダードセルの平面図、図１（ｄ）は、その比較例である従来技術に係るインバータを構成するスタンダードセルの平面図を示す。簡単化のため、ここではソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、コンタクトおよびセル境界線（セル枠）のみが示されており、金属配線層は省略されている。図示はしないが、従来技術と同様、基板またはウェルに電位を与えるサブストレート・コンタクト領域が上下で隣接するセル間で共有される。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【００１４】
図１（ａ）に示すように、第１の参考例に係る２入力ＮＡＮＤを構成するスタンダードセルでは、複数のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを構成するためのソース・ドレイン拡散層１０ａ，１０ｂ，１０ｃ、１２ａ，１２ｂ，１２ｃと、ポリシリコン１４，１６と、コンタクト１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅと、セル境界線２０とから構成されている。このセルは２個のｐ型ＭＯＳトランジスタ１ａおよび２ａと、２個のｎ型ＭＯＳトランジスタ３ａおよび４ａとから成り、ｐ型ＭＯＳトランジスタ１ａはゲートとなるポリシリコン１４と、ソース領域となるｐ型拡散層１０ａと、ｐ型ＭＯＳトランジスタ２ａと共有されるドレイン領域となるｐ型拡散層１０ｂとを有している。同様に、ｐ型ＭＯＳトランジスタ２ａはゲートとなるポリシリコン１６と、ソース領域となるｐ型拡散層１０ｃと、ｐ型ＭＯＳトランジスタ１ａと共有されるドレイン領域となるｐ型拡散層１０ｂとを有している。ｐ型ＭＯＳトランジスタ１ａおよび２ａのソース拡散層１０ａおよび１０ｃにはコンタクト１８ａおよび１８ｃを介して電源電圧（ＶＤＤ）が供給される。ｐ型ＭＯＳトランジスタ１ａおよび２ａは並列接続されている。
【００１５】
一方、ｎ型ＭＯＳトランジスタ３ａはゲートとなるポリシリコン１４と、ソース領域となるｎ型拡散層１２ａと、ドレイン領域となるｎ型拡散層１２ｂとを有している。同様に、ｎ型ＭＯＳトランジスタ４ａはゲートとなるポリシリコン１６と、ソース領域となるｎ型拡散層１２ｂと、ドレイン領域となるｎ型拡散層１２ｃとを有している。ｎ型拡散層１２ｂは、ｎ型ＭＯＳトランジスタ３ａのドレイン領域とｎ型ＭＯＳトランジスタ４ａのソース領域の両方を兼ねている。ｎ型ＭＯＳトランジスタ３ａのｎ型拡散層１２ａにはコンタクト１８ｄを介して接地電圧（ＶＳＳ）が供給される。ｎ型ＭＯＳトランジスタ３ａおよび４ａは直列接続されている。
【００１６】
そして、ｐ型ＭＯＳトランジスタ１ａおよび２ａの共有ドレイン拡散層１０ｂの上部に設けられたコンタクト１８ｂおよびｎ型ＭＯＳトランジスタ４ａのドレイン拡散層１２ｃの上部に設けられたコンタクト１８ｅを介して、ｐ型拡散層１０ｂとｎ型拡散層１２ｃが金属配線層（図示しない）で接続される。
【００１７】
第１の参考例に係るインバータを構成するスタンダードセルでは、図１（ｃ）に示すように、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを構成するためのソース・ドレイン拡散層２２ａ，２２ｂ、２４ａ，２４ｂと、ポリシリコン２６と、コンタクト２８ａ，２８ｂ，２８ｃ，２８ｄと、セル境界線３０とから構成されている。このセルは１個のｐ型ＭＯＳトランジスタ５ａと、１個のｎ型ＭＯＳトランジスタ６ａとから成り、ｐ型ＭＯＳトランジスタ５ａはゲートとなるポリシリコン２６と、ソース領域となるｐ型拡散層２２ａと、ドレイン領域となるｐ型拡散層２２ｂとを有している。ｐ型ＭＯＳトランジスタ５ａの拡散層２２ａにはコンタクト２８ａを介して電源電圧（ＶＤＤ）が供給される。一方、ｎ型ＭＯＳトランジスタ６ａはゲートとなるポリシリコン２６と、ソース領域となるｎ型拡散層２４ａと、ドレイン領域となるｎ型拡散層２４ｂとを有している。ｎ型ＭＯＳトランジスタ６ａのｎ型拡散層２４ａにはコンタクト２８ｃを介して接地電圧（ＶＳＳ）が供給される。そして、ｐ型ＭＯＳトランジスタ５ａのドレイン拡散層２２ｂの上部に設けられたコンタクト２８ｂおよびｎ型ＭＯＳトランジスタ６ａのドレイン拡散層２４ｂの上部に設けられたコンタクト２８ｄを介して、２つのドレイン拡散層２２ｂおよび２４ｂは金属配線層（図示しない）で接続される。
【００１８】
図１（ａ）および図１（ｂ）から明らかなように、図１（ａ）のＮＡＮＤセルでは、ソース拡散層１０ａ，１０ｃ，１２ａおよびその上部のコンタクト１８ａ，１８ｃ，１８ｄの一部がセル境界線２０を超えて配置されている点が、図１（ｂ）に示す従来の構成とは異なっている。また、そこには、このＮＡＮＤセルには隣接する別のセルのソース拡散層３２およびその上部のコンタクト３６の一部を配置可能なスペースが設けられていても良い。同様に、図１（ｃ）のインバータセルでは、ソース拡散層２２ａ，２４ａおよびその上部のコンタクト２８ａ，２８ｃの一部がセル境界線３０を超えて配置されている点、および隣接する別のセルのソース拡散層３８，４２およびその上部のコンタクト３６，４４の一部を配置可能なスペースが設けられている点が異なっている。図１（ａ）および図１（ｃ）に示す構成により、見かけのセルサイズを左右方向に縮小することが可能となる。
【００１９】
すなわち、図１に示した第１の参考例に係るスタンダードセルにおいては、隣接するセル間で共有可能なソース領域（ソース拡散層１０ａ，１０ｃ，１２ａ，２２ａ，２４ａおよびそのコンタクト１８ａ，１８ｃ、１８ｄ，２８ａ，２８ｃ）の一部をあらかじめセル境界線２０，３０からはみ出した形状となるように構成されている。また、隣接する別のセルからはみ出したソース領域（ソース拡散層３２，３８，４２およびそのコンタクト３６，４０，４４）の一部を配置可能なスペースが設けられている。そして、参考例の図２に示すように、図１（ａ）のＮＡＮＤセルと図１（ｂ）のインバータセルを隣接して配置した場合、図１（ａ）のソース拡散層１０ｃおよびその上部のコンタクト１８ｃと、図１（ｂ）のソース拡散層２２ａおよびその上部のコンタクト２８ａは１つにまとめられ、これらのセル間で共有される。また、図１（ｂ）のはみ出した拡散層２４ａおよびコンタクト２８ｃの一部は図１（ａ）の拡散層３２およびコンタクト３６として（ａ）のスペースに配置される。つまり、第１の参考例では、隣接するセル間でソース拡散層およびその上部のコンタクトを共有させることによってセル列を左右方向に縮小する。また、共有しない場合であっても、ソース拡散層およびそのコンタクトを隣接するセル間に跨って配置することでセル列を左右方向に縮小する。したがって、図２から明らかなように、従来技術に係る図１（ｃ）および図１（ｄ）に示したＮＡＮＤセルおよびインバータセルを隣接して配置した場合の図２（ｃ）および図２（ｄ）に比べて、第１の参考例に係る図１（ａ）および図１（ｃ）に示したＮＡＮＤセルおよびインバータセルを隣接して配置した場合の方が大幅に左右方向のセル列を縮小することができる。それにより、実効的なセルサイズを左右方向に縮小し、チップ面積の縮小化、集積密度の向上を図ることができる。
【００２０】
第１の参考例において、ＥＤＡ（Electoronic Design Automation）に次のような機能を付加すれば、上記のようなスペースを不要することができる。すなわち、各セルにソース拡散層およびそのコンタクトがセル境界線をはみ出すか否かの情報を持たせ、そのセルと隣接する別のセル間でソースを共有しない場合に、そのセル間にスペースを設けるように配置する機能をＥＤＡに付加すれば良い。ただし、計算機の負荷が大きくなるので、設計工期の短縮の点からは、一律にすべてのセルに上記のスペースを設けた方が好ましい。
【００２１】
（第１の実施の形態）
次に、本発明の第１の実施の形態について説明する。本発明の第１の実施の形態は、図１および図２に示した第１の参考例としてのスタンダードセルにおいて、（１）セル境界線を超えて配置されるソース拡散層およびその上部のコンタクト、（２）隣接するセルのソース拡散層およびそのコンタクトの一部を配置するスペース、を所定の基準に従って配置しておくことにより、左右方向についての実効的なセルサイズをより一層縮小するものである。すなわち、前述した図１（ａ）に示すスタンダードセルでは、ドレイン拡散層１２ｃおよびそのコンタクト１８ｅと、隣接する別のセルのソース拡散層３２およびそのコンタクト３６を配置するスペースと、が左右方向に並んで配置されているため、セルサイズが左右方向に大きくなってしまう。このことは、図１（ｃ）に示すスタンダードセルについても同様である。
【００２２】
このため、本発明の第１の実施の形態では、セル境界線内の、ドレイン拡散層およびそのコンタクトと、ソース拡散層およびそのコンタクトと、を上下方向にずらして配置する。すなわち、ドレイン拡散層およびそのコンタクトと隣接するセルのソース拡散層およびそのコンタクトを配置するスペースとを上下方向にずらして配置する。それにより、セル境界線近傍にドレイン拡散層およびそのコンタクトを配置し、左右方向の実効セルサイズをより一層縮小する。
【００２３】
図３は、本発明の第１の実施の形態を説明するための図であり、図３（ａ）は、この実施の形態に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図３（ｂ）は、第１の実施の形態に係るインバータを構成するスタンダードセルの平面図、図３（ｃ）は、図３（ａ）のセルと図３（ｂ）のセルを隣接させた場合を示す平面図である。簡単化のため、ここではソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、コンタクトおよびセル境界線（セル枠）のみが示されており、金属配線層は省略されている。図示はしないが、従来技術と同様、サブストレート・コンタクト領域が上下で隣接するセル間で共有されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【００２４】
図３（ａ）に示すように、この実施の形態に係るＮＡＮＤセルは、ソース拡散層４６ａ，４６ｃ，４８ａおよびその上部のコンタクト５４ａ，５４ｃ，５４ｄの一部がセル境界線５６を超えて配置されている。そして、ソース拡散層４６ａ，４６ｃ，４８ａおよびその上部のコンタクト５４ａ，５４ｃ，５４ｄがセルの上部また下部に配置され、ドレイン拡散層４８ｃおよびその上部のコンタクト５４ｅがセルの中央部に配置されている。そして、ｐ型ＭＯＳトランジスタ１ｂおよび２ｂの共有ドレイン拡散層の上部に設けられたコンタクト５４ｂおよびｎ型ＭＯＳトランジスタ４ｂのドレイン拡散層５４ｅの上部に設けられたコンタクト５４ｅを介して、ｐ型拡散層（共有ドレイン拡散層）とｎ型拡散層４８ｃが金属配線層（図示しない）で接続される。さらに、上記のソースおよびドレインの配置によって、隣接するセルのソース拡散層６８およびその上部のコンタクト７０を配置可能なスペースがドレイン拡散層４８ｃおよびそのコンタクト５４ｅとは上下にずれて設けられている。同様に、図３（ｂ）のインバータセルでは、ソース拡散層５８ａ，６０ａおよびその上部のコンタクト６４ａ，６４ｃの一部がセル境界線６６を超えて配置されている。そして、ソース拡散層５８ａ，６０ａおよびその上部のコンタクト６４ａ，６４ｃがセルの上部また下部に配置され、ドレイン拡散層５８ｂ，６０ｂおよびその上部のコンタクト６４ｂ，６４ｄがセルの中央部に配置されている。さらに、上記のソースおよびドレインの配置によって、隣接するセルのソース拡散層７２，７６およびその上部のコンタクト７４，７８を配置可能なスペースがドレイン拡散層５８ｂ，６０ｂおよびその上部のコンタクト６４ｂ，６４ｄとは上下にずれて設けられている。
【００２５】
図３（ｃ）に示すように、図３（ａ）のＮＡＮＤセルと図３（ｂ）のインバータセルを隣接して配置した場合、図３（ａ）のソース拡散層４６ｃおよびその上部のコンタクト５４ｃと、図３（ｂ）のソース拡散層５８ａおよびその上部のコンタクト６４ａは１つにまとめられ、これらのセル間で共有される。そして、セル間で共有されるソース拡散層４６ｃ（５８ａ）およびその上部のコンタクト５４ｃ（６４ａ）の形状は少なくとも凹形状を含むものとなる。また、図３（ｂ）のはみ出した拡散層６０ａおよびコンタクト６４ｃの一部は図３（ａ）の拡散層６８およびコンタクト７０として図３（ａ）のスペースに配置される。
【００２６】
本発明の第１の実施の形態によれば、隣接するセルのソース拡散層およびそのコンタクトの一部を配置可能なスペースとドレイン拡散層およびそのコンタクトを上下にずらして設けたので、左右方向にセル列がより縮小され、セルの実効サイズをより一層小さくすることができる。それにより、チップ面積の縮小化、集積密度の向上を図ることができる。
【００２７】
（第２の参考例）
次に、本発明の第２の参考例について説明する。上記においては、基板またはウェルに電位を供給するサブストレート・コンタクト領域が上下で隣接するセル間で共有されている場合について述べたが、第２の参考例では、サブストレート・コンタクト領域を左右で隣接するセル間で共有させることにより、別途サブストレート・コンタクト領域ストレートを設けなくて済み、全体的に見れば上下方向および左右方向の両方についてセル列の縮小化を図るものである。それにより、実効的なセルサイズを上下方向および左右方向に縮小し、チップ面積の縮小化、集積密度の向上を図るものである。
【００２８】
図４は、第２の参考例に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図である。簡単化のため、ここではソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、コンタクト、セル境界線（セル枠）およびサブストレート・コンタクト領域のみが示されており、金属配線層は省略されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【００２９】
図４に示すように、この実施の形態に係るＮＡＮＤセルは、ソース拡散層８０ａ，８０ｃ，８２ａおよびその上部のコンタクト８８ａ，８８ｃ，８８ｄの一部がセル境界線９０を超えて配置されている。そして、ソース拡散層８０ａ，８０ｃ，８２ａおよびその上部のコンタクト８８ａ，８８ｃ，８８ｄがセルの上部また下部に配置され、ドレイン拡散層８２ｃおよびその上部のコンタクト８８ｅがセルの中央部に配置されている。そして、ｐ型ＭＯＳトランジスタ１ｃおよび２ｃの共有ドレイン拡散層８０ｂの上部に設けられたコンタクト８８ｂおよびｎ型ＭＯＳトランジスタ４ｃのドレイン拡散層８２ｃの上部に設けられたコンタクト８８ｅを介して、ｐ型拡散層（共有ドレイン拡散層）８０ｂとｎ型拡散層８２ｃが金属配線層（図示しない）で接続される。さらに、上記のソースおよびドレインの配置によって、隣接するセルのソース拡散層９２およびその上部のコンタクト９４を配置可能スペースがドレイン拡散層８２ｃおよびそのコンタクト８８ｅとは上下にずれて設けられている。
【００３０】
ここまでは、本発明の第１の実施の形態と同様であるが、第２の参考例では、サブストレート・コンタクト領域９６ａ，９６ｂ，９８ａをセルの左右方向に配置することにより、左右に隣接するセル間でサブストレート・コンタクト領域９６ａ，９６ｂ，９８ａを共有するようになっている。さらに、この参考例では、サブストレート・コンタクト領域９６ａ，９６ｂ，９８ａとソース拡散層８０ａ，８０ｃ，８２ａは重なるように配置され、１つのコンタクト８８ａ，８８ｃ，８８ｄを介してそれぞれ接続されるように構成されている。隣接するセルのソース拡散層９２、コンタクト９４およびサブストレート・コンタクト領域９８ｂが配置される場合においても、同様の構成となっている。たとえばｐ型ＭＯＳトランジスタを構成するソース拡散層８０ａおよび８０ｃはボロン（Ｂ）等のｐ型不純物で構成され、サブストレート・コンタクト領域９６ａおよび９６ｂはリン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物で構成されている。コンタクト８８ａおよび８８ｃはｐ型領域であるソース拡散層８０ａおよび８０ｃとｎ型不純物領域であるサブストレート・コンタクト領域９６ａおよび９６ｂの両方と接続される。なお、ソース拡散層８０ａ，８０ｃのうちサブストレート・コンタクト領域９６ａ，９６ｂと重なる部分についてはｐ型不純物は導入されていない。ｎ型ＭＯＳトランジスタを構成するソース拡散層８２ａ、コンタクト８８ｄおよびサブストレート・コンタクト領域９８ａにおいても、それぞれの導電型を逆とすれば上記と同様である。
【００３１】
本発明の第２の参考例では、基板またはウェルに電位を供給するサブスト
レート・コンタクト領域を左右のセル間で共有されるソース拡散層と重なるように配置する。このため、左右のセル間でサブストレート・コンタクト領域を共有し、さらに、１つのコンタクトでソース拡散層とサブストレート・コンタクト領域の接続が可能となる。それにより、上下方向および左右方向にセル列がより縮小され、セルの実効サイズをより一層小さくすることができる。それにより、チップ面積の縮小化、集積密度の向上を図ることができる。
【００３２】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。上記においては、基板またはウェルに電位を供給するサブストレート・コンタクト領域が上下または左右のいずれか一方で隣接するセル間で共有されている場合について述べたが、本発明の第２の実施の形態では、サブストレート・コンタクト領域を上下左右の両方で隣接するセル間で共有させることにより、全体的に見れば上下方向および左右方向の両方についてセル列の縮小化をより一層図るものである。それにより、実効的なセルサイズを上下方向および左右方向に縮小し、チップ面積の縮小化、集積密度の向上を図るものである。
【００３３】
図５は、本発明の第２の実施の形態に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図である。簡単化のため、ここではソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、コンタクト、セル境界線（セル枠）およびサブストレート・コンタクト領域のみが示されており、金属配線層は省略されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【００３４】
図５に示すように、この実施の形態に係るＮＡＮＤセルは、ソース拡散層１００ａ，１０２ａおよびその上部のコンタクト１０８ａ，１０８ｃの一部がセル境界線１１０を超えて配置されている。そして、ソース拡散層１００ａ，１０２ａおよびその上部のコンタクト１０８ａ，１０８ｃがセルの上部また下部に配置され、ドレイン拡散層１０２ｃおよびその上部のコンタクト１０８ｄがセルの中央部に配置されている。そして、ｐ型ＭＯＳトランジスタ１ｄおよび２ｄの共有ドレイン拡散層１００ｂの上部に設けられたコンタクト１０８ｂおよびｎ型ＭＯＳトランジスタ４ｄのドレイン拡散層１０２ｃの上部に設けられたコンタクト１０８ｄを介して、ｐ型拡散層（共有ドレイン拡散層）１００ｂとｎ型拡散層１０２ｃが金属配線層（図示しない）で接続される。また、サブストレート・コンタクト領域１１２，１１４はセルの上下方向にソース拡散層１００ａ，１０２ａに重なるように配置され、さらにサブストレート・コンタクト領域１１２，１１４およびソース拡散層１００ａ，１０２ａは左右方向に延びた形状となっている。
【００３５】
そして、図６に示すように、上下左右方向に複数のセルを隣接して配置した場合、サブストレート・コンタクト領域１１２，１１４とソース拡散層１００ａ，１０２ａは上下方向および左右方向のセル間で共有される。このため、全体的に見れば上下方向および左右方向の両方についてセル列の縮小化が図られ、実効的なセルサイズを上下方向および左右方向に縮小することができる。それにより、チップ面積の縮小化、集積密度の向上を実現できる。
【００３６】
また、この実施の形態では、コンタクト１０８ａ，１０８ｃをサブストレート・コンタクト領域１１２，１１４の上部に配置することでコンタクトの数を低減している。すなわち、コンタクト１０８ａ，１０８ｃとソース拡散層１００ａ，１０２ａを直接接続しないで、ソース拡散層１００ａ，１０２ａ上に形成された低抵抗の導電層を介して間接的に接続している。したがって、コンタクト１０８ａ，１０８ｃを上下に隣接するセル間で共有することが可能となり、それによりコンタクトの数を低減することができる。ソース拡散層１００ａ，１０２ａ上の導電層はたとえば周知のサリサイドプロセスで実現すれば良い。
【００３７】
（レイアウト設計装置および方法）
図７は、本発明に係るレイアウト装置のブロック図である。図８は、本発明に係る半導体集積回路のレイアウト方法の基本的な処理手順を示すフローチャートである。図７に示すように、本発明に係るレイアウト装置１１８は、スタンダードセルや高機能化したブロック（マクロ・セル）等を配置する手段１２０と、配置されてセル間の配線を経路を決定する手段１２２とで構成される。この実施の形態に係るレイアウト装置１１８は、複数の回路の接続情報から成る回路接続情報１１６を入力し、レイアウト結果であるレイアウト・ブロック（パターン）１２４を出力する。
【００３８】
次に、本発明に係るレイアウト方法について図８を用いて説明する。図８に示すように、ステップＳ１０１において、回路接続情報１１６とセル・ライブラリデータ１２６が入力される。これらのデータは計算機のメモリ上に格納される。論理設計によって得られた回路間の結線データ（ネットリスト）は、論理設計終了後、論理回路データベースなどから回路接続情報１１６として出力される。回路接続情報１１６はセル名、端子名および信号名を記述して回路間の結線情報を表現する。同一信号名が記述された端子間は配線によって結線される。そして、回路接続情報１１６に記述されているセルをセル・ライブラリ１２６から選択して、複数のセルを配置する。この配置処理においてはいかに効率よく最適配置できるかが非常に重要な事柄である。というのは、標準セルの配置は、大規模・高機能のＬＳＩの実現の際、チップ面積の最小化、配線長最小化等の課題に大きく影響するからである。この自動配置の手法としては種々のものが挙げられるが、大別して、初期配置での構成的配置法と、配置改善における繰り返し改善法がある。初期配置での構成的配置法としては、たとえばペア・リンキング法、クラスタ成長法がある。
【００３９】
次に、ステップＳ１０２において、回路接続情報に記述されている端子名、信号名を参照して配置された標準セル間の配線のレイアウトを行う。この配線処理は、製造プロセスからの制限（配線層の数や設計基準など）、ＬＳＩ動作速度からの遅延時間制限、電源配線インピーダンスなどを考慮して実行される。そして、その実際の計算機処理においては、配線数が膨大であることから、大まかなグローバル配線と詳細配線の２段階によって進められる。自動配線の終了すれば、希望の半導体集積回路のレイアウトパターンの生成が終了する。
【００４０】
その後、生成されたレイアウトに基づきマスクパターンを生成する。生成されたマスクパターンは半導体製造のための後処理に渡される。
【００４１】
【発明の効果】
本発明によれば、上下左右方向にセルサイズの縮小化を図り、半導体集積化回路の集積密度を向上できるスタンダードセルを実現できる。
【００４２】
本発明によれば、高集積化可能な半導体集積回路を実現できる。
【００４３】
本発明によれば、高集積化可能な半導体集積回路のレイアウト方法を提供できる。
【図面の簡単な説明】
【図１】 第１の参考例を説明するための図であり、図１（ａ）は、２入力ＮＡＮＤを構成するスタンダードセルの平面図、図１（ｂ）は、その比較例である従来技術に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図１（ｃ）は、インバータを構成するスタンダードセルの平面図、図１（ｄ）は、その比較例である従来技術に係るインバータを構成するスタンダードセルの平面図である。
【図２】 図１（ａ）のＮＡＮＤセルと（ｂ）のインバータセルを隣接して配置した例および図１（ｃ）のＮＡＮＤセルと（ｄ）のインバータセルを隣接して配置した例を示す平面図である。
【図３】 本発明の第１の実施の形態を説明するための図であり、図３（ａ）は、この実施の形態に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図、図３（ｂ）は、この実施の形態に係るインバータを構成するスタンダードセルの平面図、図３（ｃ）は、図３（ａ）のセルと図３（ｂ）のセルを隣接させた場合を示す平面図である。
【図４】 第２の参考例に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図である。
【図５】 本発明の第２の実施の形態に係る２入力ＮＡＮＤを構成するスタンダードセルの平面図である。
【図６】 図５のＮＡＮＤセルを上下左右に隣接して配置した例を示す平面図である。
【図７】 本発明に係るレイアウト装置のブロック図である。
【図８】 本発明に係る半導体集積回路のレイアウト方法の基本的な処理手順を示すフローチャートである。
【符号の説明】
１，２ ｐ型ＭＯＳトランジスタ
３，４ ｎ型ＭＯＳトランジスタ
１０，１２，２２，２４，３２，３８，４２，４６，４８，５８，６０，６８，７２，７６，８０，８２，９２，１００，１０２ 拡散層
１４，１６，２６，５０，５２，６２，８４，８６，１０４，１０６ ポリシリコン
１８，２８，３６，４０，４４，５４，６４，７０，７４，７８，９４，１０８ コンタクト
２０，３０，５６，６６，９０，１１０ セル境界線
９６，９８，１１２，１１４ サブストレート・コンタクト領域
１１６ 回路接続情報
１１８ レイアウト装置
１２０ セルを配置する手段
１２２ 配線を行う手段
１２４ レイアウトブロック（レイアウト結果）
１２６ セルライブラリー
Claims (15)
- 半導体基板上に形成される複数のＭＯＳトランジスタを含み、上辺、前記上辺に対向する下辺、前記上辺に垂直な左辺及び右辺により定義された矩形でセル領域を定義される複数のスタンダードセルを、それぞれの矩形の上下左右に隣接して配置し半導体集積回路を構成するスタンダードセル方式設計用のスタンダードセルであって、該スタンダードセルは、
電源に接続され、前記矩形の左辺又は右辺の一辺を横切り、前記セル領域を超えて形成された第１ソース領域を有する第１のスタンダードセルと、
前記一辺を前記第１のスタンダードセルとの共通辺として、前記第１のスタンダードセルに隣接して配置可能で、前記セル領域を超えた第１ソース領域を配置可能な第１空き領域、前記共通辺の延伸方向に沿って前記第１空き領域と並んで配置された前記第１ソース領域と同一導電型のドレイン領域を有する第２のスタンダードセル
とを含むことを特徴とするスタンダードセル。 - 前記第２のスタンダードセルは、前記共通辺を横切り、前記セル領域を超えて形成された第２ソース領域を更に有することを特徴とする請求項１に記載のスタンダードセル。
- 前記第２のスタンダードセルにおいて、前記ドレイン領域は前記共通辺に沿った方向の中央部に配置され、前記第２ソース領域は前記共通辺に沿った方向の上部または下部に配置されていることを特徴とする請求項２に記載のスタンダードセル。
- 前記第１のスタンダードセルは、前記共通辺に対向する辺を横切って進入する他のソース領域を配置可能な第２空き領域をさらに有することを特徴とする請求項１乃至３のいずれか１項に記載のスタンダードセル。
- 前記第２のスタンダードセルは、前記半導体基板中または前記半導体基板中に形成されたウェル中に形成されたサブストレート・コンタクト領域を、さらに有し、
前記サブストレート・コンタクト領域と前記第２ソース領域は重なるように配置されていることを特徴とする請求項２又は３に記載のスタンダードセル。 - 前記サブストレート・コンタクト領域および前記第２ソース領域は、前記第２のスタンダードセルの上辺及び下辺上に、または左辺及び右辺上に配置されていることを特徴とする請求項５に記載のスタンダードセル。
- 半導体基板上に形成される複数のＭＯＳトランジスタを含み、上辺、前記上辺に対向する下辺、前記上辺に垂直な左辺及び右辺により定義された矩形でセル領域を定義される複数のスタンダードセルを、それぞれの矩形の上下左右に隣接して配置し半導体集積回路を構成するスタンダードセル方式設計用のスタンダードセルであって、該スタンダードセルは、
電源に接続され、前記矩形の左辺又は右辺の一辺を横切り、前記セル領域を超えて形成された第１ソース領域を有する第１のスタンダードセルと、
前記一辺を前記第１のスタンダードセルとの共通辺として、前記第１のスタンダードセルに隣接して配置可能で、前記セル領域を超えて形成され、前記第１ソース領域と共有可能な第２ソース領域、前記共通辺の延伸方向に沿って前記第２ソース領域と並んで配置された前記第１ソース領域と同一導電型のドレイン領域を有する第２のスタンダードセル
とを含むことを特徴とするスタンダードセル。 - 電源に接続され、上辺、前記上辺に対向する下辺、前記上辺に垂直な左辺及び右辺により定義された矩形でセル領域が定義され、前記矩形の一辺を横切り、前記セル領域を超えて形成された第１ソース領域を有する第１のスタンダードセルと、前記セル領域を超えた第１ソース領域を配置可能な第１空き領域を有する第２のスタンダードセルとを含むスタンダードセルの組み合わせを用いるスタンダードセル方式で設計した半導体集積回路であって、
半導体基板上に、前記第１及び第２のスタンダードセルが前記矩形の左辺又は右辺の一辺を共通辺として互いに隣接して配置され、
前記第２のスタンダードセルの前記第１空き領域に前記第１のスタンダードセルの前記第１ソース領域が配置されることにより、前記第１及び第２のスタンダードセル間を跨るようにソース領域が配置され、前記第２のスタンダードセルの内部には、前記共通辺の延伸方向に沿って前記第１空き領域と前記第１ソース領域と同一導電型のドレイン領域が並んで配置されている
ことを特徴とする半導体集積回路。 - 前記第２のスタンダードセルは、前記共通辺を横切り、前記セル領域を超えて形成された第２ソース領域を更に有することを特徴とする請求項８に記載の半導体集積回路。
- 前記第２のスタンダードセルにおいて、前記ドレイン領域は前記共通辺に沿った方向の中央部に配置され、前記第２ソース領域は前記共通辺に沿った方向の上部または下部に配置されていることを特徴とする請求項９に記載の半導体集積回路。
- 前記第２のスタンダードセルは、前記半導体基板中または前記半導体基板中に形成されたウェル中に形成されたサブストレート・コンタクト領域を、さらに有し、
前記サブストレート・コンタクト領域と前記第２ソース領域は重なるように配置されていることを特徴とする請求項９又は１０に記載の半導体集積回路。 - 前記サブストレート・コンタクト領域および前記第２ソース領域は、前記第２のスタンダードセルの上辺及び下辺上に、または左辺及び右辺上に配置されていることを特徴とする請求項１１に記載の半導体集積回路。
- 電源に接続され、上辺、前記上辺に対向する下辺、前記上辺に垂直な左辺及び右辺により定義された矩形でセル領域が定義され、前記矩形の一辺を横切り、前記セル領域を超えて形成された第１ソース領域を有する第１のスタンダードセルと、前記矩形の一辺を横切り、前記セル領域を超えた第２ソース領域を有する第２のスタンダードセルとを含むスタンダードセルの組み合わせを用いるスタンダードセル方式で設計した半導体集積回路であって、
半導体基板上に、前記第１及び第２のスタンダードセルが前記矩形の左辺又は右辺の一辺を共通辺として互いに隣接して配置され、
前記第２のスタンダードセルの前記第２ソース領域と前記第１のスタンダードセルの前記第１ソース領域とが共有して配置されることにより、前記第１及び第２のスタンダードセル間を跨るようにソース領域が配置され、前記第２のスタンダードセルの内部には、前記共通辺の延伸方向に沿って前記第２ソース領域と前記第１ソース領域と同一導電型のドレイン領域が並んで配置されている
ことを特徴とする半導体集積回路。 - 電源に接続され、上辺、前記上辺に対向する下辺、前記上辺に垂直な左辺及び右辺により定義された矩形でセル領域が定義され、前記矩形の一辺を横切り、前記セル領域を超えて形成された第１ソース領域を有する第１のスタンダードセルと、前記セル領域を超えた第１ソース領域を配置可能な第１空き領域を有する第２のスタンダードセルとを含むスタンダードセルの組み合わせを用いるスタンダードセル方式の半導体集積回路のレイアウト方法であって、
前記セル間の接続情報と前記セルが登録されたセルライブラリーを入力する工程と、
前記接続情報に基づいて前記セルライブラリーに登録された前記セルを配置する工程と、
前記配置されたセル間の配線経路を決定する工程とを含み、
前記セルを配置する工程では、
前記第１及び第２のスタンダードセルを前記矩形の左辺又は右辺の一辺を共通辺として互いに隣接して配置し、前記第２のスタンダードセルの前記第１空き領域に前記第１のスタンダードセルの前記第１ソース領域を配置することにより、前記第１及び第２のスタンダードセル間を跨るように前記ソース領域を配置し、前記第２のスタンダードセルの内部には、前記共通辺の延伸方向に沿って前記第１空き領域と前記第１ソース領域と同一導電型のドレイン領域を並んで配置する
ことを特徴とする半導体集積回路のレイアウト方法。 - 電源に接続され、上辺、前記上辺に対向する下辺、前記上辺に垂直な左辺及び右辺により定義された矩形でセル領域が定義され、前記矩形の一辺を横切り、前記セル領域を超えて形成された第１ソース領域を有する第１のスタンダードセルと、前記セル領域を超えた第１ソース領域と共有可能な第２ソース領域を有する第２のスタンダードセルとを含むスタンダードセルの組み合わせを用いるスタンダードセル方式の半導体集積回路のレイアウト方法であって、
前記セル間の接続情報と前記セルが登録されたセルライブラリーを入力する工程と、
前記接続情報に基づいて前記セルライブラリーに登録された前記セルを配置する工程と、
前記配置されたセル間の配線経路を決定する工程とを含み、
前記セルを配置する工程では、
前記第１及び第２のスタンダードセルを前記矩形の左辺又は右辺の一辺を共通辺として互いに隣接して配置し、前記共通辺を超えて形成された前記第２のスタンダードセルの前記第２ソース領域に前記第１のスタンダードセルの前記第１ソース領域を接続することにより、前記第１及び第２のスタンダードセル間を跨るようにソース領域を配置し、前記第２のスタンダードセルの内部には、前記共通辺の延伸方向に沿って前記第２ソース領域と前記第１ソース領域と同一導電型のドレイン領域を並んで配置する
ことを特徴とする半導体集積回路のレイアウト方法。
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