JP2761052B2 - スタンダードセルの配置方法 - Google Patents
スタンダードセルの配置方法Info
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- JP2761052B2 JP2761052B2 JP1233990A JP23399089A JP2761052B2 JP 2761052 B2 JP2761052 B2 JP 2761052B2 JP 1233990 A JP1233990 A JP 1233990A JP 23399089 A JP23399089 A JP 23399089A JP 2761052 B2 JP2761052 B2 JP 2761052B2
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- Japan
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- standard cells
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- contact window
- standard
- standard cell
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Description
本発明は、高さが一定のスタンダードセルを、デザイ
ンルールに従い横方向に配置して、より高密度でチツプ
面積の小さい集積回路を構成する際に用いるのに好適
な、スタンダードセルの配置方法に関する。
ンルールに従い横方向に配置して、より高密度でチツプ
面積の小さい集積回路を構成する際に用いるのに好適
な、スタンダードセルの配置方法に関する。
半導体集積回路を、より高密度でチツプ面積が小さく
なるように構成する方式の１つに、スタンダードセル方
式（ポリセル方式とも称される）がある。この方式で
は、まず、何種類かの機能ブロツク（インバータ、３入
力NOR、フリツプフロツプ等）を、立上り・立下り遅延
等の電気的特性に関する仕様を満たし、且つ、幅が異な
る高さがほぼ同一の矩形領域内に収まるように予めレイ
アウト設計し、それらブロツクをセルとしてライブラリ
に登録しておく。次いで、与えられた論理設計仕様に基
づいて、これらセルに対する配置・配線を行い、所望の
集積回路を実現する。 ここで、チツプ上に配置されるスタンダードセル、例
えばCMOS（相補形金属酸化物半導体）からなるNORゲー
トのスタンダードセル８の一例を第４図に示す。第４図
において符号10A、10Bは電源及び接地ラインであり、電
源ライン10Aには電圧10Vddが、接地ライン10Bには接地
電位（GND）が印加される。又、12は信号ライン、14は
ポリシリコンゲート、16はコンタクトウインドウであ
る。このコンタクトウインドウ16は、各配線層に形成さ
れる配設同士を接続するためのものである。 このようなスタンダードセル８をポリセル方式で配置
する際に集積度を上げようとするべく、各々pchMOSとnc
hMOSの各々のソースとなる電圧VddとGNDを供給する電源
及び接地ライン10A、10Bを、横方向に隣接するスタンダ
ードセル８間で共有できればセルの配置間隔を狭めてチ
ツプの集積度を向上させることができる。 そこで、例えば第４図中符号18で示す線を基準に、元
のスタンダードセル8Aを反転させた形状のスタンダード
セル8Bを元のスタンダードセル8Aに隣接させ、且つ電源
及び接地ライン10A、10Bを共通にして線対称に配置する
ことが考えられる。第５図に、このように配置した状態
のスタンダードセル8A、8Bの一例を示す。
なるように構成する方式の１つに、スタンダードセル方
式（ポリセル方式とも称される）がある。この方式で
は、まず、何種類かの機能ブロツク（インバータ、３入
力NOR、フリツプフロツプ等）を、立上り・立下り遅延
等の電気的特性に関する仕様を満たし、且つ、幅が異な
る高さがほぼ同一の矩形領域内に収まるように予めレイ
アウト設計し、それらブロツクをセルとしてライブラリ
に登録しておく。次いで、与えられた論理設計仕様に基
づいて、これらセルに対する配置・配線を行い、所望の
集積回路を実現する。 ここで、チツプ上に配置されるスタンダードセル、例
えばCMOS（相補形金属酸化物半導体）からなるNORゲー
トのスタンダードセル８の一例を第４図に示す。第４図
において符号10A、10Bは電源及び接地ラインであり、電
源ライン10Aには電圧10Vddが、接地ライン10Bには接地
電位（GND）が印加される。又、12は信号ライン、14は
ポリシリコンゲート、16はコンタクトウインドウであ
る。このコンタクトウインドウ16は、各配線層に形成さ
れる配設同士を接続するためのものである。 このようなスタンダードセル８をポリセル方式で配置
する際に集積度を上げようとするべく、各々pchMOSとnc
hMOSの各々のソースとなる電圧VddとGNDを供給する電源
及び接地ライン10A、10Bを、横方向に隣接するスタンダ
ードセル８間で共有できればセルの配置間隔を狭めてチ
ツプの集積度を向上させることができる。 そこで、例えば第４図中符号18で示す線を基準に、元
のスタンダードセル8Aを反転させた形状のスタンダード
セル8Bを元のスタンダードセル8Aに隣接させ、且つ電源
及び接地ライン10A、10Bを共通にして線対称に配置する
ことが考えられる。第５図に、このように配置した状態
のスタンダードセル8A、8Bの一例を示す。
しかしながら、前記のように線対称に配置したスタン
ダードセル8A、8Bに隣接して、例えば第６図のようなNO
Rゲート等の他のスタンダードセル8Cを配置しようとす
ると、従来は、活性層のデザインルールから決まる間隔
以下には、ソース側コンタクトウインドウ間が接近する
ように配置できないため、信号ライン側で制限される最
小間隔になるまでスタンダードセルを近付けて配置する
ことができないという問題点があつた。 本発明は、前記従来の問題点を解消するべくなされた
もので、デザインルールによるソース側コンタクトウイ
ンドウの間隔制限によらず、信号ライン側の制限による
最小間隔まで近付けてスタンダードセルを並べて配置す
ることを可能として、集積度を向上させ得るスタンダー
ドセルの配置方法を提供することを課題とする。
ダードセル8A、8Bに隣接して、例えば第６図のようなNO
Rゲート等の他のスタンダードセル8Cを配置しようとす
ると、従来は、活性層のデザインルールから決まる間隔
以下には、ソース側コンタクトウインドウ間が接近する
ように配置できないため、信号ライン側で制限される最
小間隔になるまでスタンダードセルを近付けて配置する
ことができないという問題点があつた。 本発明は、前記従来の問題点を解消するべくなされた
もので、デザインルールによるソース側コンタクトウイ
ンドウの間隔制限によらず、信号ライン側の制限による
最小間隔まで近付けてスタンダードセルを並べて配置す
ることを可能として、集積度を向上させ得るスタンダー
ドセルの配置方法を提供することを課題とする。
本発明は、高さが一定の複数のスタンダードセルを、
ソース側コンタクトウインドウの最小間隔に制限のある
デザインルールに従い、横方向に隣接させて配置する方
法において、スタンダードセル同士を、ソース側にコン
タクトウインドウを設けない状態で接近させて配置し、
配置後、隣り合うスタンダードセルのソース側を共通化
すると共に、共通化したソース側にコンタクトウインド
ウを形成することにより、前記課題を達成したものであ
る。 又、本発明は、高さが一定の複数のスタンダードセル
をソース側コンタクトウインドウの最小間隔に制限のあ
るデザインルールに従い、横方向に隣接させて配置する
方法において、一方のスタンダードセルのソース側には
コンタクトウインドウを設けず、他方のスタンダードセ
ルのソース側のみにコンタクトウインドウを設けた状態
で接近させて配置し、隣り合うスタンダードセルのソー
ス側を共通化することにより、同じく前記課題を達成し
たものである。
ソース側コンタクトウインドウの最小間隔に制限のある
デザインルールに従い、横方向に隣接させて配置する方
法において、スタンダードセル同士を、ソース側にコン
タクトウインドウを設けない状態で接近させて配置し、
配置後、隣り合うスタンダードセルのソース側を共通化
すると共に、共通化したソース側にコンタクトウインド
ウを形成することにより、前記課題を達成したものであ
る。 又、本発明は、高さが一定の複数のスタンダードセル
をソース側コンタクトウインドウの最小間隔に制限のあ
るデザインルールに従い、横方向に隣接させて配置する
方法において、一方のスタンダードセルのソース側には
コンタクトウインドウを設けず、他方のスタンダードセ
ルのソース側のみにコンタクトウインドウを設けた状態
で接近させて配置し、隣り合うスタンダードセルのソー
ス側を共通化することにより、同じく前記課題を達成し
たものである。
本発明においては、スタンダードセルの配置方法にお
いて、スタンダードセル同士を、ソース側にコンタクト
ウインドウを設けない状態で接近させて配置し、配置
後、隣り合うスタンダードセルのソース側を共通化して
コンタクトウインドウ形成する。 又、一方のスタンダードセルのソース側にはコンタク
トウインドウを設けず、他方のスタンダードセルのソー
ス側のみにコンタクトウインドウを設けた状態で接近さ
せて配置し、隣り合うスタンダードセルのソース側を共
通化する。 従つて、活性層のデザインルールから決まるソース側
コンタクトウインドウの間隔制限によらずに、信号ライ
ン側で制限される最小間隔までスタンダードセルを接近
させて配置することができる。よつて、スタンダードセ
ルからなる集積回路の集積度を向上させ得る。
いて、スタンダードセル同士を、ソース側にコンタクト
ウインドウを設けない状態で接近させて配置し、配置
後、隣り合うスタンダードセルのソース側を共通化して
コンタクトウインドウ形成する。 又、一方のスタンダードセルのソース側にはコンタク
トウインドウを設けず、他方のスタンダードセルのソー
ス側のみにコンタクトウインドウを設けた状態で接近さ
せて配置し、隣り合うスタンダードセルのソース側を共
通化する。 従つて、活性層のデザインルールから決まるソース側
コンタクトウインドウの間隔制限によらずに、信号ライ
ン側で制限される最小間隔までスタンダードセルを接近
させて配置することができる。よつて、スタンダードセ
ルからなる集積回路の集積度を向上させ得る。
以下、図面を参照して本発明の実施例を詳細に説明す
る。 この実施例は、第１図に示すように、NANDゲート22か
らなるスタンダードセルが中心線18を中心として対称に
構成され、コンタクトウインドウを共用するように配置
されている場合に、NORゲート24からなるスタンダード
セルを、第１図の右方向から隣接させて配置するもので
ある。 第１図において、符号26は活性層である。 又、前記NANDゲート22、NORゲート24は、実施例の場
合、それぞれＰチヤンネルMOSの部分22A、24Aと、Ｎチ
ヤンネルMOS22B、24Bの部分とから構成されている。 なお、その他の構成については、前出第４図乃至第６
図に示したNORゲートで同様の部分には同一の番号を付
してその説明は略する。 第１図のようなNANDゲート22に対して、NORゲート24
をできるだけ接近して配置しようとすると、単にNORゲ
ート24をそのまま並べるだけでは、効率的に配置し得な
い。 即ち、第２図に示すように、NANDゲート22とNORゲー
ト24とのＮチヤンネルMOS22B、24B間において、その活
性層26間をデザインルールの最小間隔、例えば１μｍに
しようとする。これは、デザインルール上、信号ライン
12側に生じる制限である。 すると、これらゲート22、24のＰチヤンネルMOS22A、
24Aの各コンタクトウインドウ16の間隔が例えば0.4μｍ
になり、デザインルール上のコンタクトウインドウ最小
間隔、例えば0.8μｍより小さくなつてしまう。これで
は、ＰチヤンネルMOS22A、24Aの各コンタクトウインド
ウ16を0.8μｍ以上とするように配置を変更し、ゲート2
2、24の間隔を広げなければならない。 そこで、各ゲート22、24を隣接させるときに接近する
ソース側のコンタクトウインドウ16、即ち第２図中符号
16Aで示す、ＰチヤンネルMOS22A、24Aのコンタクトウイ
ンドウについては、NORゲート24を配置する前には形成
しておかないようにする。この状態で、NORゲート24を
配置し、ＮチヤンネルMOS22B、24Bの活性層間隔が信号
ライン12側で制限される距離、例えば１μｍになるよう
に配置する。 配置後、ＰチヤンネルMOS22A、24Aのソースを共通に
し、この共通ソース10Aに、第３図のように単一のコン
タクトウインドウ16Bを形成する。このようにすれば、
ＰチヤンネルMOS22A、24Aのデザインルールに制限され
ずにNORゲート24を最小間隔で配置することができる。 なお、前記実施例においては、CMOSからなるNANDゲー
ト、NORゲートを例示して本発明を説明したが、本発明
で配置するスタンダードセルは、このような構成のもの
に限定されるものではなく、他の機能を有するスタンダ
ードセルを配置する際にも採用することができる。 又、この例ではコンタクトウインドウ16Bをあとで形
成しているが、一方のスタンダードセル（例えばNORゲ
ート24）のみソース側のコンタクトウインドウを形成せ
ずに、他方のNANDゲート22のみソース側のコンタクトウ
インドウを形成したものを隣接配置させても良い。
る。 この実施例は、第１図に示すように、NANDゲート22か
らなるスタンダードセルが中心線18を中心として対称に
構成され、コンタクトウインドウを共用するように配置
されている場合に、NORゲート24からなるスタンダード
セルを、第１図の右方向から隣接させて配置するもので
ある。 第１図において、符号26は活性層である。 又、前記NANDゲート22、NORゲート24は、実施例の場
合、それぞれＰチヤンネルMOSの部分22A、24Aと、Ｎチ
ヤンネルMOS22B、24Bの部分とから構成されている。 なお、その他の構成については、前出第４図乃至第６
図に示したNORゲートで同様の部分には同一の番号を付
してその説明は略する。 第１図のようなNANDゲート22に対して、NORゲート24
をできるだけ接近して配置しようとすると、単にNORゲ
ート24をそのまま並べるだけでは、効率的に配置し得な
い。 即ち、第２図に示すように、NANDゲート22とNORゲー
ト24とのＮチヤンネルMOS22B、24B間において、その活
性層26間をデザインルールの最小間隔、例えば１μｍに
しようとする。これは、デザインルール上、信号ライン
12側に生じる制限である。 すると、これらゲート22、24のＰチヤンネルMOS22A、
24Aの各コンタクトウインドウ16の間隔が例えば0.4μｍ
になり、デザインルール上のコンタクトウインドウ最小
間隔、例えば0.8μｍより小さくなつてしまう。これで
は、ＰチヤンネルMOS22A、24Aの各コンタクトウインド
ウ16を0.8μｍ以上とするように配置を変更し、ゲート2
2、24の間隔を広げなければならない。 そこで、各ゲート22、24を隣接させるときに接近する
ソース側のコンタクトウインドウ16、即ち第２図中符号
16Aで示す、ＰチヤンネルMOS22A、24Aのコンタクトウイ
ンドウについては、NORゲート24を配置する前には形成
しておかないようにする。この状態で、NORゲート24を
配置し、ＮチヤンネルMOS22B、24Bの活性層間隔が信号
ライン12側で制限される距離、例えば１μｍになるよう
に配置する。 配置後、ＰチヤンネルMOS22A、24Aのソースを共通に
し、この共通ソース10Aに、第３図のように単一のコン
タクトウインドウ16Bを形成する。このようにすれば、
ＰチヤンネルMOS22A、24Aのデザインルールに制限され
ずにNORゲート24を最小間隔で配置することができる。 なお、前記実施例においては、CMOSからなるNANDゲー
ト、NORゲートを例示して本発明を説明したが、本発明
で配置するスタンダードセルは、このような構成のもの
に限定されるものではなく、他の機能を有するスタンダ
ードセルを配置する際にも採用することができる。 又、この例ではコンタクトウインドウ16Bをあとで形
成しているが、一方のスタンダードセル（例えばNORゲ
ート24）のみソース側のコンタクトウインドウを形成せ
ずに、他方のNANDゲート22のみソース側のコンタクトウ
インドウを形成したものを隣接配置させても良い。
以上説明した通り、本発明によれば、ソース側コンタ
クトウインドウの間隔制限によらずに、信号ライン側で
制限される最小間隔までスタンダードセルを近付けて配
置することができる。従つて、スタンダードセルからな
る集積回路の集積度を向上させ得るという優れた効果が
得られる。
クトウインドウの間隔制限によらずに、信号ライン側で
制限される最小間隔までスタンダードセルを近付けて配
置することができる。従つて、スタンダードセルからな
る集積回路の集積度を向上させ得るという優れた効果が
得られる。
第１図は、本発明の実施例に係る、配置しようとするス
タンダードセルの構成を示す平面図、 第２図は、前記スタンダードセル間を単に近付けた状態
を示す平面図、 第３図は、本発明による配置後のスタンダードセルを示
す平面図、 第４図は、従来の単体のNORゲートからなるスタンダー
ドセルの例を示す平面図、 第５図は、ソース電極を共用したNORゲートの例を示す
平面図、 第６図は、前記NORゲートに他のスタンダードセルを近
接して配置しようとする例を示す平面図である。 10A、10B……電源及び接地線、 12……信号ライン、 14……ポリシリコンゲート、 16、16A、16B……コンタクトウインドウ、 20……中心線、 22……NANDゲート、 22A、24A……ＰチヤンネルMOS、 22B、24B……ＮチヤンネルMOS、 24……NORゲート、 26……活性層。
タンダードセルの構成を示す平面図、 第２図は、前記スタンダードセル間を単に近付けた状態
を示す平面図、 第３図は、本発明による配置後のスタンダードセルを示
す平面図、 第４図は、従来の単体のNORゲートからなるスタンダー
ドセルの例を示す平面図、 第５図は、ソース電極を共用したNORゲートの例を示す
平面図、 第６図は、前記NORゲートに他のスタンダードセルを近
接して配置しようとする例を示す平面図である。 10A、10B……電源及び接地線、 12……信号ライン、 14……ポリシリコンゲート、 16、16A、16B……コンタクトウインドウ、 20……中心線、 22……NANDゲート、 22A、24A……ＰチヤンネルMOS、 22B、24B……ＮチヤンネルMOS、 24……NORゲート、 26……活性層。
Claims (2)
- 【請求項１】高さが一定の複数のスタンダードセルを、
ソース側コンタクトウインドウの最小間隔に制限のある
デザインルールに従い、横方向に隣接させて配置する方
法において、 スタンダードセル同士を、ソース側にコンタクトウイン
ドウを設けない状態で接近させて配置し、 配置後、隣り合うスタンダードセルのソース側を共通化
すると共に、 共通化したソース側にコンタクトウインドウを形成する
ことを特徴とするスタンダードセルの配置方法。 - 【請求項２】高さが一定の複数のスタンダードセルを、
ソース側コンタクトウインドウの最小間隔に制限のある
デザインルールに従い、横方向に隣接させて配置する方
法において、 一方のスタンダードセルのソース側にはコンタクトウイ
ンドウを設けず、他方のスタンダードセルのソース側の
みにコンタクトウインドウを設けた状態で接近させて配
置し、 隣り合うスタンダードセルのソース側を共通化すること
を特徴とするスタンダードセルの配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233990A JP2761052B2 (ja) | 1989-09-08 | 1989-09-08 | スタンダードセルの配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233990A JP2761052B2 (ja) | 1989-09-08 | 1989-09-08 | スタンダードセルの配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396250A JPH0396250A (ja) | 1991-04-22 |
| JP2761052B2 true JP2761052B2 (ja) | 1998-06-04 |
Family
ID=16963818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233990A Expired - Lifetime JP2761052B2 (ja) | 1989-09-08 | 1989-09-08 | スタンダードセルの配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2761052B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410972B1 (en) | 1999-09-22 | 2002-06-25 | Kabushiki Kaisha Toshiba | Standard cell having a special region and semiconductor integrated circuit containing the standard cells |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4521088B2 (ja) * | 2000-03-27 | 2010-08-11 | 株式会社東芝 | 半導体装置 |
| JP2007134577A (ja) | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215062A (ja) * | 1987-03-04 | 1988-09-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路マスクの設計方法 |
| JPH01199451A (ja) * | 1988-02-03 | 1989-08-10 | Ricoh Co Ltd | スタンダードセル方式による半導体集積回路 |
-
1989
- 1989-09-08 JP JP1233990A patent/JP2761052B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410972B1 (en) | 1999-09-22 | 2002-06-25 | Kabushiki Kaisha Toshiba | Standard cell having a special region and semiconductor integrated circuit containing the standard cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0396250A (ja) | 1991-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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