JPH0158870B2 - - Google Patents

Description

【発明の詳細な説明】 ＜発明の技術分野＞ 本発明は論理回路素子の集積度を飛躍的に向上
させ得る半導体集積回路素子に関するものであ
り、更に詳細には素子構造の三次元化に伴なう素
子設計作業の煩雑化、膨大化を大幅に軽減させ得
る素子構造を有する半導体集積回路素子に関する
ものである。

＜発明の技術的背景とその問題点＞ 一般に半導体論理回路素子、特にMOS型論理
回路素子は半導体メモリ素子の微細加工技術の進
歩に先導された形で、高速化、高集積化が進み、
大型コンピユータからパーソナルコンピユータに
至るまで、演算処理部、制御部及び入出力制御論
理回路部には、ゲートアレイ方式やポリセル（ス
タンダードセル）方式の論理回路素子が多用され
るようになつて来た。

二次元CMOS構造を有する従来のポリセル方
式の論理回路素子は、第１０図に示すように能動
素子領域は一定の幅Ｗを持つ基本論理セルで構成
されると共にこの論理セル間の信号授受のために
入出力端子として等価な端子をセル中に少なくと
も２個有し、更にこの端子間結線のために配線専
用の領域を有するといつた特徴点を有している。

なお、第１０図においてＡ乃至Ｇは各々同一論
理機能を有する基本セルを表わしている。

また第１０図のａ，ｂで示す領域は、二本の互
いに直交する信号線が交叉する部分であり、実線
で示す第１の配線層と、点線で示す第２の配線層
及びそれらの二層間を接続するスルーホールで構
成されている。

論理回路素子内での上記の基本論理セルの配置
及び割り付けられたセル間の結線は、マスクパタ
ーン設計時にCAD処理によつて自動化されてい
る。

しかし、一素子内に実現される論理回路規模が
増大し、論理ゲート数が増加すれば、素子面積が
増大するのみならず、交錯する配線を少なくとも
二層以上の多層配線に展開しなければならない。
即ちシリコン基板のみを能動層とし、上部には非
活性層である配線層しか形成されないため、一定
水準の微細加工技術を用いる限り、能動素子数は
面積に比例して増加することに留まる。

また、従来の二次元ポリセル方式において、ゲ
ート数、即ち能動素子数を増加させ得る唯一の要
因は、実装上の制約による素子面積の上限を一定
とする限り、微細加工技術による配線チヤネル領
域の縮小化にあるといえる。

しかし、素子数の増加は、配線数の増加、換言
すれば配線領域の拡大を意味し、能動素子領域と
配線領域の最適化による妥協が不可避になる。

＜発明の目的＞ 本発明は上記諸点に鑑み、従来の二次元構造ポ
リセル方式に比して能動素子数の実質的増加を可
能にする複数能動層をSOI（Silicon on
Insulator）構造で実現した三次元構造ポリセル
方式の論理回路素子を提供することを目的として
成されたものであり、この目的を達成するため本
発明の半導体集積回路素子は単結晶シリコン基板
上に形成した第１の能動層と、この第１の能動層
を電気的に絶縁する絶縁層の上部でビーム照射に
よつて多結晶シリコンを溶融成長させて得られる
第２の能動層の積層構造を有する三次元構造半導
体素子であつて、前記の各能動層は各層内が任意
の幅を有する単結晶能動素子領域及びこの領域を
所定の間隔で絶縁する素子分離領域とから成り、
前記の単結晶能動素子領域を基本論理回路セル領
域に充て、前記の素子分離領域を同一層内乃至は
異なる層間のセル結線用の配線チヤネル領域に充
てるように構成されている。

また、本発明の一実施例によれば上記の単結晶
能動素子領域をPMOS或いはNMOS乃至は
CMOSFETで構成した基本論理回路セル領域に
充てるように成された半導体集積回路素子が提供
され、更に本発明の他の実施例によれば上記の単
結晶能動素子領域をFET及び着目する能動層の
上または下の層に属する上記のFETを垂直方向
に接続するスルーホールで構成した基本論理回路
セル領域に充てるように成された半導体集積回路
素子が提供される。

＜発明の実施例＞ 以下、図面を参照して本発明の実施例を詳細に
説明する。

第１図は本発明の一実施例の概念図であり、基
本論理セルをSOI（Silicon on Insulator）構造二
層能動層で実現するポリセル方式論理回路素子の
構造を示す概念図である。

第１図において、各単一能動層には同一チヤネ
ルのMOSトランジスタ、即ちPMOSあるいは
NMOSトランジスタを形成する。例えば単一能
動層１１にはPMOSトランジスタを形成し、単
一能動層１２にはNMOSトランジスタを形成す
る。そして極性が異なり、かつ互いに垂直方向に
隣接する能動層二層１１及び１２でCMOS構造
基本論理回路セルを構築する。ここで基本論理セ
ルＡ乃至Ｇは第１０図に示したセルと同一論理機
能を有するが能動層１１，１２間を接続するスル
ーホール１３をセル内に形成した三次元構造セル
になつている。

第２図は本発明の他の実施例の概念図であり、
基本論理セルをSOI構造一層能動層で実現し、論
理機能を複数能動層に展開するポリセル方式論理
回路素子の構造を示す概念図である。

第２図において、単一能動層２１及び２２に
CMOSトランジスタを形成し、配線チヤンネル
領域において、層状に隣接する能動層２１，２２
間をスルーホール２３，２４で接続する。ここ
で、基本セルＡ乃至Ｇは第１０図に示したセルと
同一論理機能を有している。

三次元ポリセル方式のうち、上記第１図に示し
た方式に基づく実施例として、二入力ORゲート
の基本セルの構造を第３図乃至第６図に示す。

第３図はシリコン基板上のPMOSトランジス
タで形成される第２の能動層の構造を示す平面図
であり、第４図はその回路図である。また第５図
はシリコン基板上のNMOSトランジスタで形成
される第１の能動層の構造を示す平面図であり、
第６図はその回路図である。

また第３図乃至第６図において、４０は電源用
配線、４１〜４４は能動層間スルーホール、４５
は接地用配線、４６はＰチヤネルトランジスタ形
成領域、４７は素子分離領域であり、第６図に示
すシリコン基板上のNMOSトランジスタで形成
される第１の能動層がスルーホール４３及び４４
によつてSOI（Silicon on Insulator）構造に従つ
て形成される第３図に示すPMOSトランジスタ
の第２の能動層と縦方向に接続される。

従来の二次元ポリセル方式では、基本セル中で
電源及び接地用の配線を同一配線層で実現してい
たため、入出力信号線が電源及び接地用の二本の
配線と交叉し、マスクパターン設計に大きな制約
となつていたが、本実施例では基本セルを構成す
る上下各層に、電源または接地用の各配線４０ま
たは４５だけが必要であり、不要な配線領域分だ
けセル幅を縮小することができる。

また本実施例による最大の利点は、一本の入力
または出力信号に対し、４個の等価端子Ａ，Ｂ，
Ｙが与えられる点である。即ち、等価端子数が多
い程、基本セル間の同一信号に対する結線の自由
度が増加し、配線が相互に交叉する場合の数が減
り、結局スルーホール数の低減による配線チヤネ
ル領域を減少させることが出来る。

第３図及び第５図に示す例では第２の能動層で
ポリシリコンと金属の二層配線を行ない、第１の
能動層でポリシリコンの二層配線を行なつてい
る。

なお、ゲートの高速動作を期待するのであれ
ば、各能動層での高融点金属による二層配線によ
つて実現可能である。

二入力ORゲートの本発明における上記第２図
に示した方式による実施例を第７図及び第８図に
示す。

第７図はSOI構造でCMOSトランジスタを形成
した能動層のマスクパターンを示す図であり、第
８図はその回路図である。

第７図において、５０は電源用配線、５１は接
地用配線、５２及び５３は、各々ポリシリコンを
例えばレーザーあるいは電子ビーム照射によつて
溶融成長させて得られる単結晶能動素子領域であ
り、それぞれＰチヤネル領域及びＮチヤネル領域
に対応する。また５４は素子分離領域である。

第７図に示す実施例においては、SOI構造上で
基本論理セルを具現化する点を除けば、セルレイ
アウト上、従来の二次元方式のものと大差はない
が、第１０図及び第２図の概念図からも明らかな
ように、集積度の点では格段に優れている。

簡単なモデル計算に従えば、同一ゲート数を仮
定して、従来の二次元ポリセル方式の素子面積を
１とすれば、本発明における素子の底面積は、第
３図乃至第６図に示す実施例の場合には約1/3に
なり、第７図に示す実施例の場合は1/3以下にな
ることが定量的に判る。

第９図は本発明における上記第１図に示した方
式に基づく基本セルの配置及び配線の実施例を示
したものであり、約70ゲートから成る本素子は、
端子６１から入力した基本クロツクφを64分周す
る論理回路素子を例にして示している。

第９図において端子６２及び６３はリセツト入
力端子であり、端子６５は基本クロツク反転出力
端子であり信号が出力される。また64分周され
たクロツクは端子６４から出力される。６６は接
地用配線、６７は電源用配線であり、各々異なる
能動層に属している。６００〜６０５は各々基本
能動セルであり、基本論理セル６００は入出力バ
ツフアセル、６０２は入力バツフアセル、６０６
は出力バツフアセル、６０１はリセツト付Ｄ型フ
リツプフロツプセル、６０３〜６０５は論理ゲー
トセルである。また実線及び破線で示すセル間結
線はそれぞれ同一能動層内での接続を表わし、本
実施例では配線チヤネル領域に於て、異なる能動
層間をスルーホールで接続する結線が存在しな
い。

＜発明の効果＞ 以上のように、本発明の半導体集積回路素子は
単結晶シリコン基板上に形成した第１の能動層
と、この第１の能動層を電気的に絶縁する絶縁層
の上部にビーム照射によつて多結晶シリコンを溶
融成長させて得られる第２の能動層の積層構造を
有する三次元構造半導体素子であつて、上記の各
能動層は各層内が任意の幅を有する単結晶能動素
子領域及びこの領域を所定の間隔で絶縁する素子
分離領域とから成り、上記の単結晶能動素子領域
を基本論理回路セル領域に充て、上記の素子分離
領域を同一層内乃至は異なる層間のセル結線用の
配線チヤネル領域に充てるように成しているた
め、論理回路素子の能動素子数を増加させ、かつ
配線チヤネル領域を縮少することが出来る。特に
SOI（Silicon on Insulator）構造で能動層を形成
する場合には、一定幅を有する基本論理セル部分
に該当するポリシリコン領域のみをレーザーある
いは電子ビーム照射して、島状の単結晶領域を成
長させれば良く、ビーム走査回数の大幅低減によ
る素子作成期間の短縮を計ることが可能となる。

【図面の簡単な説明】

第１図は基本論理セルをSOI構造二層能動層で
実現するポリセル方式論理回路素子の構造を示す
概念図、第２図は基本論理セルをSOI構造一層能
動層で実現し、論理機能を複数能動層に展開する
ポリセル方式論理回路素子の構造を示す概念図、
第３図乃至第６図は本発明の一実施例を示し、第
３図は第２の能動層の構造を示す平面図、第４図
はその回路図、第５図は第１の能動層の構造を示
す平面図、第６図はその回路図、第７図は本発明
の他の実施例を示し、二入力ORゲートのSOI構
造基本論理セルの構造を示す平面図、第８図はそ
の回路図、第９図は三次元構造基本論理セルを用
いた分周器素子におけるセル配置及び配線構造を
示す平面図、第１０図は従来の二次元構造ポリセ
ル方式論理回路素子の構造を示す概念図である。 １１……第２の能動層、１２……第１の能動
層、１３……スルーホール、４０……電源用配
線、４１〜４４……能動層間スルーホール、４５
……接地用配線、４６……Ｐチヤネルトランジス
タ形成領域、４７……素子分離領域、５０……電
源用配線、５１……接地用配線、５２……Ｐチヤ
ネルトランジスタ形成領域、５３……Ｎチヤネル
トランジスタ形成領域、５４……素子分離領域、
Ａ〜Ｇ……基本論理セル。

Claims (1)

1. 【特許請求の範囲】 １ 単結晶シリコン基板上に形成した第１の能動
   層と、該第１の能動層を電気的に絶縁する絶縁層
   の上部にビーム照射によつて多結晶シリコンを溶
   融成長させて得られる第２の能動層の積層構造を
   有する三次元構造半導体素子であつて、 前記各能動層は各層内が任意の幅を有する単結
   晶能動素子領域及び該領域を所定の間隔で絶縁す
   る素子分離領域とから成り、 前記単結晶能動素子領域を基本論理回路セル領
   域に充て、前記素子分離領域を同一層内乃至は異
   なる層間のセル結線用の配線チヤネル領域に充て
   るように成したことを特徴とする半導体集積回路
   素子。 ２ 上記単結晶能動素子領域をPMOS或いは
   NMOS乃至はCMOS FETで構成した基本論理回
   路セル領域に充てるように成したことを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路素
   子。 ３ 上記単結晶能動素子領域をFET及び着目す
   る能動層の上または下の層に属する前記FETを
   垂直方向に接続するスルーホールで構成した基本
   論理回路セル領域に充てるように成したことを特
   徴とする特許請求の範囲第１項記載の半導体集積
   回路素子。 ４ 上記三次元構造半導体素子は上記積層構造を
   更に上部複数層にわたつて有して成る特許請求の
   範囲第１項記載の半導体集積回路素子。