JPS59181643A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59181643A JPS59181643A JP5594483A JP5594483A JPS59181643A JP S59181643 A JPS59181643 A JP S59181643A JP 5594483 A JP5594483 A JP 5594483A JP 5594483 A JP5594483 A JP 5594483A JP S59181643 A JPS59181643 A JP S59181643A
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 17
- 238000013461 design Methods 0.000 abstract description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はマスタースライス方式の半導体集積回路に関
する。
する。
マスタースライス方式の半導体集積回路は、第１図に示
すようにＭＯＳ）ランジスタ等の能動素子が複数形成さ
れた基本素子集合体（以下ベニシックセルと称する）１
を複数個配列してなるカラム２がさらに複数形成された
いわゆるマスターチップを用いて製造される。
すようにＭＯＳ）ランジスタ等の能動素子が複数形成さ
れた基本素子集合体（以下ベニシックセルと称する）１
を複数個配列してなるカラム２がさらに複数形成された
いわゆるマスターチップを用いて製造される。
なお、カラム２相互間の空間は製造工程の途中で配線領
域３として用いられる。
域３として用いられる。
第２図は上記第Ｉ図中のベーシックセルｌの１例を示す
パターン平面図であり、ＣＭＯ８（相補λ１０Ｓ）構成
のものが示めされている。図においてＩＩＡ〜１１Ｃは
Ｎ型拡散領域、１２Ａ〜１２ＣはＰ型拡散領域であり、
たとえばＰ 壓拡散領域１２Ａ〜１２Ｃは図示しないＮ
型ウェハ内に形成され、またＮ型拡散領域１１Ａ〜１１
ＣはＮ型ウェハ内に形成された図示しないＰ型ウェル領
域内にそれぞれ形成されている。
パターン平面図であり、ＣＭＯ８（相補λ１０Ｓ）構成
のものが示めされている。図においてＩＩＡ〜１１Ｃは
Ｎ型拡散領域、１２Ａ〜１２ＣはＰ型拡散領域であり、
たとえばＰ 壓拡散領域１２Ａ〜１２Ｃは図示しないＮ
型ウェハ内に形成され、またＮ型拡散領域１１Ａ〜１１
ＣはＮ型ウェハ内に形成された図示しないＰ型ウェル領
域内にそれぞれ形成されている。
上記Ｎ型拡散領域１１に〜１１Ｃ相互間およびＰ型拡散
領域１２Ａ〜１２Ｃ相互間それぞれには、ゲート電極と
なるポリシリコン層１３が図示しないゲート絶縁膜を介
して形成されている。
領域１２Ａ〜１２Ｃ相互間それぞれには、ゲート電極と
なるポリシリコン層１３が図示しないゲート絶縁膜を介
して形成されている。
このようなパターンを有するベーシックセルでは、第３
図の等何回路に示すように、それぞれられ、それぞれ一
方のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｎ 、 、 Ｑ Ｐ
、のゲートが共通に接続されている。
図の等何回路に示すように、それぞれられ、それぞれ一
方のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｎ 、 、 Ｑ Ｐ
、のゲートが共通に接続されている。
マスタースライス方式の半導体集積回路では、予め第２
図のような工程まで進められて※るマスターチップを用
い、この後、たとえば２層金属配線形成工程を経てベー
シックセル１内での配線およびベーシックセル１相互間
の配線を施こすことにより所望の機能回路を実現してい
る。
図のような工程まで進められて※るマスターチップを用
い、この後、たとえば２層金属配線形成工程を経てベー
シックセル１内での配線およびベーシックセル１相互間
の配線を施こすことにより所望の機能回路を実現してい
る。
第４図は上記金属配線形成工程を経て、１つのベーシッ
クセルを用いてＮＡＮＤゲートを構成した場合のパター
ン平面図である。図において斜線を施こした部分は第１
層目のアルミニウム配線１４であり、１５はこの第】層
目のアルミニウム配線と各拡散領域１１．１２またはポ
リシリコン層１３それぞれとの間に形成されるコンタク
トホール、１６は第２層目のアルミニウム配線、１７は
第１層目のアルミニウム配線１４と第２層目のアルミニ
ウム配線１６との間に形成されるスルーホールである。
クセルを用いてＮＡＮＤゲートを構成した場合のパター
ン平面図である。図において斜線を施こした部分は第１
層目のアルミニウム配線１４であり、１５はこの第】層
目のアルミニウム配線と各拡散領域１１．１２またはポ
リシリコン層１３それぞれとの間に形成されるコンタク
トホール、１６は第２層目のアルミニウム配線、１７は
第１層目のアルミニウム配線１４と第２層目のアルミニ
ウム配線１６との間に形成されるスルーホールである。
そして第４図中、Ｎ型拡散領域１１Ａ〜ＩＩＣのほぼ中
央部で上下方向に延長形成された第１層目のアルミニウ
ム配線１４には低電圧ｖ！Ｉ！＋が印加され、またＰ型
拡散領域１２に−１２Ｃのほぼ中央部で上下方向に延長
形成された第１．ｉｔ目のアルミニウム配線１４には高
電位’Ｉ／ｎｎが印加される。
央部で上下方向に延長形成された第１層目のアルミニウ
ム配線１４には低電圧ｖ！Ｉ！＋が印加され、またＰ型
拡散領域１２に−１２Ｃのほぼ中央部で上下方向に延長
形成された第１．ｉｔ目のアルミニウム配線１４には高
電位’Ｉ／ｎｎが印加される。
第４図のように配線が施こされたベーシックセルの等価
回路図は第５図に示す通りである。
回路図は第５図に示す通りである。
このように、マスタースライス方式の半導体集積回路で
はマスターチップと呼ばれるベーシックセルヒの集合に
対して、必要とする丸論理ゲート（ライブラリー）を自
装置し、それぞれを相互接続する。ことによ−って所望
の機能回路を得るようにしている。
はマスターチップと呼ばれるベーシックセルヒの集合に
対して、必要とする丸論理ゲート（ライブラリー）を自
装置し、それぞれを相互接続する。ことによ−って所望
の機能回路を得るようにしている。
ところが、従来のものでは、金属配線を施こした後にマ
スターチップ内には未使用のベーシックセルが多数残っ
ている。第６図は金属配線形成後の、従来のマスタース
ライス方式（（よる半導体集積回路を示すブロック図で
ある。図において２１〜２４はベーシックセルを用いて
構成さ、Ｉするフリップフロップ、インバータ、ＮＡＮ
Ｄゲート等の論理ゲートである。これらの論理ゲート２
１〜２４は第ｉ １ｒｉｉ目のアルミニウム配線１４お
よび第２層目のアルミニウム配線１６をそ、ｉｔぞれ用
いて相互に接続されている。なお、１７はＭ４図と同、
苺のスルーホールである。
スターチップ内には未使用のベーシックセルが多数残っ
ている。第６図は金属配線形成後の、従来のマスタース
ライス方式（（よる半導体集積回路を示すブロック図で
ある。図において２１〜２４はベーシックセルを用いて
構成さ、Ｉするフリップフロップ、インバータ、ＮＡＮ
Ｄゲート等の論理ゲートである。これらの論理ゲート２
１〜２４は第ｉ １ｒｉｉ目のアルミニウム配線１４お
よび第２層目のアルミニウム配線１６をそ、ｉｔぞれ用
いて相互に接続されている。なお、１７はＭ４図と同、
苺のスルーホールである。
ここで各カラム２には未使用のベーシックセル１が多数
存在している。
存在している。
ところで、従来のマスタースライス方式の半導体集積回
路で（・才、すでに製作されたものに対して機能の変更
あるいは設計ミスに対する逢正等を目的としＣ新たな論
理ゲートを追加する場合には、再度、コンタクトマスク
、スルーホールマスクおよび金属配線用マスクを設計し
直さなけλしばならない。
路で（・才、すでに製作されたものに対して機能の変更
あるいは設計ミスに対する逢正等を目的としＣ新たな論
理ゲートを追加する場合には、再度、コンタクトマスク
、スルーホールマスクおよび金属配線用マスクを設計し
直さなけλしばならない。
しかもこれら設計し直された各マスクを用いてウェハ一
工程を第２回の状態から行なう必要があるのて゛、製造
費用お工びＭｉｊｉともに多大なものｔ必要とする。
工程を第２回の状態から行なう必要があるのて゛、製造
費用お工びＭｉｊｉともに多大なものｔ必要とする。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、未使用の基本素子集合体（ベーシッ
クセル）を有効に利用することによって、短期間でしが
も安い費用で機能の変更、修正が実現できるマスタース
ライス方式による半導体集積回路を提供することにある
。
あり、その目的は、未使用の基本素子集合体（ベーシッ
クセル）を有効に利用することによって、短期間でしが
も安い費用で機能の変更、修正が実現できるマスタース
ライス方式による半導体集積回路を提供することにある
。
この発明によれば、未使用の基本素子集合体を用いて、
他の論理ゲートとは相互接続されない論理ゲートを余分
に配置しておくようにした半導体集積回路が提供されて
いる。
他の論理ゲートとは相互接続されない論理ゲートを余分
に配置しておくようにした半導体集積回路が提供されて
いる。
以下図面を参照してこの発明の一実施例を説明する。こ
の発明による半導体集積回路は、第７図のブロック図に
示すように第１層目のアルミニウム配線１４お工び第２
層目のアルミニウム配線１６をそれぞれ用いて相互に接
続されている７リツブフロツプ、インバータ、ＮＡＮＤ
ゲート等の前記論理ゲート２１〜２４の他に、他の論理
ゲートとは相互接続されない、未使用のベーシックセル
を用いて構成されるフリップフロツプ、インバータ等の
論理ゲート２５〜２８を任意の位置に予め配置するよう
にしたものである。
の発明による半導体集積回路は、第７図のブロック図に
示すように第１層目のアルミニウム配線１４お工び第２
層目のアルミニウム配線１６をそれぞれ用いて相互に接
続されている７リツブフロツプ、インバータ、ＮＡＮＤ
ゲート等の前記論理ゲート２１〜２４の他に、他の論理
ゲートとは相互接続されない、未使用のベーシックセル
を用いて構成されるフリップフロツプ、インバータ等の
論理ゲート２５〜２８を任意の位置に予め配置するよう
にしたものである。
このようにすれば、ある機能を持った集積回路を製作し
た後、機能変更や設計ミスの修正が生じて論理ゲートを
追加する場合には、たとえば最終の第２層目のアルミニ
ウム配線１６のみの修正で、第８図のブロック図に示す
ようにインバータとしての論理ゲート２６，２８を簡単
に追加することができる。これに対して従来では、所た
な論理ゲートを追加する場合、２層金属配線工程を採用
すれば、コンタクトマスク、第１層目の金属配線用マス
ク、スルーホールマスクおＬび第２層目の金属配線用マ
スクのずべでをそれぞれ再設計、再作成しなけ九ばなら
ないが、この実施例の場合には最終の金属配線用のマス
クすなオフし第２層目のアルミニウム配線１６用のマス
クのみの修正で実現することができ、従来に比らべて製
作費用と期１ｍの大幅な消滅が実現できる。
た後、機能変更や設計ミスの修正が生じて論理ゲートを
追加する場合には、たとえば最終の第２層目のアルミニ
ウム配線１６のみの修正で、第８図のブロック図に示す
ようにインバータとしての論理ゲート２６，２８を簡単
に追加することができる。これに対して従来では、所た
な論理ゲートを追加する場合、２層金属配線工程を採用
すれば、コンタクトマスク、第１層目の金属配線用マス
ク、スルーホールマスクおＬび第２層目の金属配線用マ
スクのずべでをそれぞれ再設計、再作成しなけ九ばなら
ないが、この実施例の場合には最終の金属配線用のマス
クすなオフし第２層目のアルミニウム配線１６用のマス
クのみの修正で実現することができ、従来に比らべて製
作費用と期１ｍの大幅な消滅が実現できる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば上記実施例では金回
配線が２層のアルミニウム配線である場合ＩＣついて説
明したが、これは今後の多層配線技術の向とに伴なって
３層もしくはこ、ｔ″ＬＬ以上層配線構造のもの（７て
も実殉→；可能であり、このＬうな場合に機能の変更、
修正の必要性が生じても、最終層の金属配線用マスクの
みの修正で実現で藤る０また配線用金属もアルミニウム
の他の各種金属単体やこれらの金属とシリコンとの化合
物等を用いるようにしてもよい。
種々の変形が可能である。たとえば上記実施例では金回
配線が２層のアルミニウム配線である場合ＩＣついて説
明したが、これは今後の多層配線技術の向とに伴なって
３層もしくはこ、ｔ″ＬＬ以上層配線構造のもの（７て
も実殉→；可能であり、このＬうな場合に機能の変更、
修正の必要性が生じても、最終層の金属配線用マスクの
みの修正で実現で藤る０また配線用金属もアルミニウム
の他の各種金属単体やこれらの金属とシリコンとの化合
物等を用いるようにしてもよい。
以上説明したようにこの発明に裏、包ば、短期間でしか
も安い費用で機能の変更、修正が実現できるマスタース
ライス方式による半導体集積回路が提供できる。
も安い費用で機能の変更、修正が実現できるマスタース
ライス方式による半導体集積回路が提供できる。
第１図はマスタースライス方式の半導体集積回路に用い
られるマスターチップを示す図、第２図は第１図中の１
つのベーシックセルの１ 例を示すパターン平面図、第
３図は第２図の等価回路図、第４図は第２図のベーシッ
クセルを用いて梠成されるＮＡＮＤゲートのパターン平
面図、第５図は第４図の等価回路図、第６図゛は従来の
半導体集積回路のブロック図、第７図はこの発明の一実
施例による半導体集積回路を示すブロック図、第８図は
第７図回路に対して論理ゲートが追加された状態を示す
ブロック図である。 １・・・基本累子集合体（ベーシックセル）、２・・・
カラム、３・・・配線領域、１１・・Ｎ型拡散領域、１
２・・・Ｐ型拡散領域、１３・・−ポリシリコン層、１
４・・第１層目のアルミニウム配線、１５・・・コンタ
クトホール、１６・・・第２層目のアルミニウム配線、
１７・・−スルーホール、２１〜２４・・・相互接続さ
れた論理ゲート、２５〜２８・・・相互接続されない論
理ゲート。
られるマスターチップを示す図、第２図は第１図中の１
つのベーシックセルの１ 例を示すパターン平面図、第
３図は第２図の等価回路図、第４図は第２図のベーシッ
クセルを用いて梠成されるＮＡＮＤゲートのパターン平
面図、第５図は第４図の等価回路図、第６図゛は従来の
半導体集積回路のブロック図、第７図はこの発明の一実
施例による半導体集積回路を示すブロック図、第８図は
第７図回路に対して論理ゲートが追加された状態を示す
ブロック図である。 １・・・基本累子集合体（ベーシックセル）、２・・・
カラム、３・・・配線領域、１１・・Ｎ型拡散領域、１
２・・・Ｐ型拡散領域、１３・・−ポリシリコン層、１
４・・第１層目のアルミニウム配線、１５・・・コンタ
クトホール、１６・・・第２層目のアルミニウム配線、
１７・・−スルーホール、２１〜２４・・・相互接続さ
れた論理ゲート、２５〜２８・・・相互接続されない論
理ゲート。
Claims (1)
- マスクスライス方式の半導体集積回路において、相互接
続された複数の論理ゲートと、相互接続されていない少
なくとも１つの論理ゲートとを具備してなることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5594483A JPS59181643A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5594483A JPS59181643A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181643A true JPS59181643A (ja) | 1984-10-16 |
Family
ID=13013180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5594483A Pending JPS59181643A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841352A (en) * | 1985-11-13 | 1989-06-20 | Nec Corporation | Semi-custom integrated circuit provided with standardized capacitor cells |
| JPH027542A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | 半導体集積回路 |
| JPH0720147U (ja) * | 1993-09-17 | 1995-04-11 | 株式会社タイガークラウン | 水切り笊付きボール |
-
1983
- 1983-03-31 JP JP5594483A patent/JPS59181643A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841352A (en) * | 1985-11-13 | 1989-06-20 | Nec Corporation | Semi-custom integrated circuit provided with standardized capacitor cells |
| JPH027542A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | 半導体集積回路 |
| JPH0720147U (ja) * | 1993-09-17 | 1995-04-11 | 株式会社タイガークラウン | 水切り笊付きボール |
| JP2555580Y2 (ja) * | 1993-09-17 | 1997-11-26 | 株式会社 タイガークラウン | 水切り笊付きボール |
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