JPS5943548A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5943548A JPS5943548A JP57153921A JP15392182A JPS5943548A JP S5943548 A JPS5943548 A JP S5943548A JP 57153921 A JP57153921 A JP 57153921A JP 15392182 A JP15392182 A JP 15392182A JP S5943548 A JPS5943548 A JP S5943548A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の対象）
本発明は、半導体集積回路装置、特に多品種少量生産品
のＬＳＩ化に適するセミカスタムＬＳＩ、換言すればゲ
ートアレイＬＳＩに関し、特にＲＡＭ、レジスタなどの
記憶回路に好適な高集積ゲートアレイを対象とする。
のＬＳＩ化に適するセミカスタムＬＳＩ、換言すればゲ
ートアレイＬＳＩに関し、特にＲＡＭ、レジスタなどの
記憶回路に好適な高集積ゲートアレイを対象とする。
（従来技術）
マスタスライスＬＳＩとは、ＬＳＩを製造する時に用い
る１０数枚のマスクのうちで配線に相当するマスクのみ
全開発品種に応じて作成して所望の電気回路動作を有す
るＬＳＩを製造するものである。
る１０数枚のマスクのうちで配線に相当するマスクのみ
全開発品種に応じて作成して所望の電気回路動作を有す
るＬＳＩを製造するものである。
従来のマスタスライスＬＳＩの構成を第１図に示す。Ｌ
ＳＩチップ１は、その外周にボンディングバッドおよび
入出力回路領域５を持ち、内部にはトランジスタ等の素
子から成る活本セル２をＸ軸方向に配列した基本セル列
３を配線領域４をはさんで繰返し配置した構成を採って
いる。所望の電気回路動作を得るために、隣接した基本
セル２を１個あるいは数個結線してＮＡＮＤゲートやフ
リップフロップなどを形成する。そして複数個の基本セ
ル２で形成した各種論理ゲーム間を論理図に従って結線
することによって１つのＬＳＩを形成する。
ＳＩチップ１は、その外周にボンディングバッドおよび
入出力回路領域５を持ち、内部にはトランジスタ等の素
子から成る活本セル２をＸ軸方向に配列した基本セル列
３を配線領域４をはさんで繰返し配置した構成を採って
いる。所望の電気回路動作を得るために、隣接した基本
セル２を１個あるいは数個結線してＮＡＮＤゲートやフ
リップフロップなどを形成する。そして複数個の基本セ
ル２で形成した各種論理ゲーム間を論理図に従って結線
することによって１つのＬＳＩを形成する。
第２図に一例として基本セル２の平面図を示す。
基本セル２は、Ｐ形ＭＯＳトランジスタのソースあるい
はドレインとなるＰ＋形領城６、Ｎ形ＭＯＳトランジス
タのソースあるいはドレインとなるＮ＋形領域７、Ｎ＋
形領域７を形成するためにＮ形基板内に形成されるＰ−
ＷＥＬＬ領域１２、Ｐ及びＮ形ＭＯＳトランジスタで共
有する２本のポリＳｉゲート電極８、両トランジスタに
電源を供給するＶＣＣ電源線１０、ＧＮＤ電源線１１、
ソースあるいはドレインとなるＰ＋、Ｎ＋拡散層６、７
とＡｌ配線（図示せず）とを接続するためのコンタクト
孔９及びゲート電極８とＡｌ配線とを接続するためのコ
ンタクト孔９′から構成されている。
はドレインとなるＰ＋形領城６、Ｎ形ＭＯＳトランジス
タのソースあるいはドレインとなるＮ＋形領域７、Ｎ＋
形領域７を形成するためにＮ形基板内に形成されるＰ−
ＷＥＬＬ領域１２、Ｐ及びＮ形ＭＯＳトランジスタで共
有する２本のポリＳｉゲート電極８、両トランジスタに
電源を供給するＶＣＣ電源線１０、ＧＮＤ電源線１１、
ソースあるいはドレインとなるＰ＋、Ｎ＋拡散層６、７
とＡｌ配線（図示せず）とを接続するためのコンタクト
孔９及びゲート電極８とＡｌ配線とを接続するためのコ
ンタクト孔９′から構成されている。
第３図は基本セル２の断面構造、配線領城４及び配線層
の構造を展開して示したものである。第２図と同じもの
に同じ符号で示す。Ｎ形基板２０の一方の表面側にトラ
ンジスタ等の素子が形成される。フィールド酸化膜２１
は基板２０の一方の表面上に存在し、１μｍ程度の膜厚
である。トランジスタのゲート電極８の下にはゲート酸
化膜３１があり、膜厚は５００〜１０００Åである。ゲ
ート電極８等を構成するポリＳｉ配線の上には絶縁膜２
２があり、この上にＡｌで畏手力向をセル列と平行に電
源配線１０、１１やＡｌ配線２５及び２６等の第１配線
が形成される。ポリＳｉ配線８或いは拡散層６，７と第
１配線とを接続する必要のある時は絶縁膜２２にコンタ
クト孔９，９′を開ける。第１配線層上には絶縁膜２３
が、更にその上に長手方向がセル列と直交するようにＡ
ｌの第２配線２９、３０がそれぞれ形成されている。
の構造を展開して示したものである。第２図と同じもの
に同じ符号で示す。Ｎ形基板２０の一方の表面側にトラ
ンジスタ等の素子が形成される。フィールド酸化膜２１
は基板２０の一方の表面上に存在し、１μｍ程度の膜厚
である。トランジスタのゲート電極８の下にはゲート酸
化膜３１があり、膜厚は５００〜１０００Åである。ゲ
ート電極８等を構成するポリＳｉ配線の上には絶縁膜２
２があり、この上にＡｌで畏手力向をセル列と平行に電
源配線１０、１１やＡｌ配線２５及び２６等の第１配線
が形成される。ポリＳｉ配線８或いは拡散層６，７と第
１配線とを接続する必要のある時は絶縁膜２２にコンタ
クト孔９，９′を開ける。第１配線層上には絶縁膜２３
が、更にその上に長手方向がセル列と直交するようにＡ
ｌの第２配線２９、３０がそれぞれ形成されている。
第１配線と第２配線とを接続する必要のある時には絶縁
膜２３にコンタクト孔２８を開ける。最上層には絶縁膜
２４がありトランジスタ、配線を保護している。通常の
ゲートアレイＬＳＩでは第１配線、第２配線両者を接続
するために必要な部分にコンタクト孔２８を設けた絶縁
膜２３を、マスクを変更することにより品種毎に変えて
所望のＬＳＩを得る。また、第１配線とポリＳｉ配線、
凱拡散層を接続するために必要な部分にコンタクト孔９
、９′を設けた絶縁膜２２も変えている例もある。
膜２３にコンタクト孔２８を開ける。最上層には絶縁膜
２４がありトランジスタ、配線を保護している。通常の
ゲートアレイＬＳＩでは第１配線、第２配線両者を接続
するために必要な部分にコンタクト孔２８を設けた絶縁
膜２３を、マスクを変更することにより品種毎に変えて
所望のＬＳＩを得る。また、第１配線とポリＳｉ配線、
凱拡散層を接続するために必要な部分にコンタクト孔９
、９′を設けた絶縁膜２２も変えている例もある。
次に、第４図は第２図に示した基本セルで構成した基本
セル列を示したものである。ただし、論理的なシンボル
で表わしており、第２図と同一物および同等物には同一
番号を付けてある。基本セルの大きさ（横寸法ＬＢＣ、
縦寸法ＹＢＣ）は、集積度を上げるため小型にすること
が望ましい。
セル列を示したものである。ただし、論理的なシンボル
で表わしており、第２図と同一物および同等物には同一
番号を付けてある。基本セルの大きさ（横寸法ＬＢＣ、
縦寸法ＹＢＣ）は、集積度を上げるため小型にすること
が望ましい。
ＸＢＣは第２層金属配線（以下Ａｌ２と略す）のピッチ
幅と、横方向に何個のＭＯＳトランジスタを並べるか、
すなわち基本セルで形成する論理ゲート種によって規定
される。通常、第２図、第４図の例に示すように、１基
本セルは２入力ＮＡＮＤ１個を構成し、ＸＢＣは５ピッ
チ程度である。
幅と、横方向に何個のＭＯＳトランジスタを並べるか、
すなわち基本セルで形成する論理ゲート種によって規定
される。通常、第２図、第４図の例に示すように、１基
本セルは２入力ＮＡＮＤ１個を構成し、ＸＢＣは５ピッ
チ程度である。
一方、ＹＢＣはＭＯＳトランジスタのチャンネル幅とブ
ロック設計用配線（通常はＡｌ１が使われるが、一部Ａ
ｌ２を使うこともある）のチャンネル数によってほぼ決
る。チャンネル幅は要求されるゲート遅延によって決定
される。従来の基本セルでは第２図にＰ、Ｑ、Ｒ、Ｓ、
Ｔ、Ｕの矢印で示すように６〜８本のチャンネル（Ａｌ
１配線用スルー）、を確保しているが、カウンタやＪＫ
フリップフロップなどの大型で配線が混雑しているブロ
ックを設計する場合、基本セルが基本セル列方向に１０
〜１６個程度も並び、はみ出し配線が多くなる欠点があ
った。なお、はみ出し配線とは、ブロック内配線が内部
では困難のため、一部がブロックセル外（Ａｌ１の配線
領域４）へ飛び出ることを言う。そのため、Ａｌ１用ブ
ロック内チャンネルを充分取らねばならず、基本セルサ
イズの増大、集積度の低下をもたらした。
ロック設計用配線（通常はＡｌ１が使われるが、一部Ａ
ｌ２を使うこともある）のチャンネル数によってほぼ決
る。チャンネル幅は要求されるゲート遅延によって決定
される。従来の基本セルでは第２図にＰ、Ｑ、Ｒ、Ｓ、
Ｔ、Ｕの矢印で示すように６〜８本のチャンネル（Ａｌ
１配線用スルー）、を確保しているが、カウンタやＪＫ
フリップフロップなどの大型で配線が混雑しているブロ
ックを設計する場合、基本セルが基本セル列方向に１０
〜１６個程度も並び、はみ出し配線が多くなる欠点があ
った。なお、はみ出し配線とは、ブロック内配線が内部
では困難のため、一部がブロックセル外（Ａｌ１の配線
領域４）へ飛び出ることを言う。そのため、Ａｌ１用ブ
ロック内チャンネルを充分取らねばならず、基本セルサ
イズの増大、集積度の低下をもたらした。
さらに従来の基本セルではＲＡＭ、ＲＯＭ、ＰＬＡなど
の規則セル群を構成する場合、レジスタ、メモリ類に適
した基本セルになっていないとと、およびアドレス線と
データ線が規則的に走るのみでランダムゲート間の雑多
な相互配線が不要であることのため、配線領域４の大部
分が無駄になり面積効率が悪かった。
の規則セル群を構成する場合、レジスタ、メモリ類に適
した基本セルになっていないとと、およびアドレス線と
データ線が規則的に走るのみでランダムゲート間の雑多
な相互配線が不要であることのため、配線領域４の大部
分が無駄になり面積効率が悪かった。
本発明の目的は、ＲＡＭ、レジスタそれにカウンタなど
の大型ブロックが容易に、しかも小型に配線設計できる
ゲートアレイＬＳＩのマスター方式を提供するにある。
の大型ブロックが容易に、しかも小型に配線設計できる
ゲートアレイＬＳＩのマスター方式を提供するにある。
もう一点は上記マスター方式において、可変調ブロック
方式（１ブロックあたり１機能論理ゲート）が可能で、
２ＮＡＮＤなどの小型ブロックを無駄なく効率よく構成
できるマスター方式を提供するにある）。
方式（１ブロックあたり１機能論理ゲート）が可能で、
２ＮＡＮＤなどの小型ブロックを無駄なく効率よく構成
できるマスター方式を提供するにある）。
本発明は基本セル列を２段ないし複数段構成方式にすれ
ば、大型ブロックの配線パターン設計が容易で、はみ出
し配線も少なく小型化が得られることに着目したもので
ある。
ば、大型ブロックの配線パターン設計が容易で、はみ出
し配線も少なく小型化が得られることに着目したもので
ある。
第５図に、２段構成の場合の効果を説明するため、マス
ターの構成を示す。なお、前出のものと同一物および相
当物は同一番号で表わす（今後も特に断わらない限り、
この原則に従うものとする）。
ターの構成を示す。なお、前出のものと同一物および相
当物は同一番号で表わす（今後も特に断わらない限り、
この原則に従うものとする）。
第５図（ａ）は従来の１段構成のマスター方式、第５図
（ｂ）は本発明による２段構成のマスター方式である。
（ｂ）は本発明による２段構成のマスター方式である。
前者の場合、通常１個の基本セルは２入力ＮＡＮＤ１個
のブロック５０−１を構成するようになっている。しか
し、大型ブロックの場合、５０−２のように基本セルを
多数個組み合わせて形成する必要があるのに対し、基本
セル間の配線は第５図（ａ）の矢印で示す基本セル列方
向に限られるため、ブロック内配線が非常に困難になる
。基本セルの縦方向寸法ＹＢＣの増加はチップサイズを
増大させることは自明である。
のブロック５０−１を構成するようになっている。しか
し、大型ブロックの場合、５０−２のように基本セルを
多数個組み合わせて形成する必要があるのに対し、基本
セル間の配線は第５図（ａ）の矢印で示す基本セル列方
向に限られるため、ブロック内配線が非常に困難になる
。基本セルの縦方向寸法ＹＢＣの増加はチップサイズを
増大させることは自明である。
一方、第５図（ｂ）の場合は、単位セル５２が２個隣接
して並設され、基本セル列３を形成する。なお、隣接す
る単位セルの下地パターンは同一でも、あるいは互いに
異なってもよい。たとえば、論理ブロック５１−１は基
本セル２が１個から構成され、５１−２は２個で構成さ
れる。論理ブロック５１−２は４個の単位セルで構成さ
れるが、各単位セル間の配線は矢印で示すように４つの
方向に分散され、配線の混み具合が緩和される。また、
配線をブロック境界上端子位置まで引き延すための面積
余裕（オーバーヘッド）が第５図（ａ）に比して１／２
程度に低減できる。これは、同一機能論理ブロックの配
線領域４に面している長さが、第５図（５）の方が第５
図（ａ）の場合よりも５０％ほど短いためである。以上
の点から、ＲＡＭ、レジスタやカウンタなどの大型ブロ
ックが面積効率よく構成できる。
して並設され、基本セル列３を形成する。なお、隣接す
る単位セルの下地パターンは同一でも、あるいは互いに
異なってもよい。たとえば、論理ブロック５１−１は基
本セル２が１個から構成され、５１−２は２個で構成さ
れる。論理ブロック５１−２は４個の単位セルで構成さ
れるが、各単位セル間の配線は矢印で示すように４つの
方向に分散され、配線の混み具合が緩和される。また、
配線をブロック境界上端子位置まで引き延すための面積
余裕（オーバーヘッド）が第５図（ａ）に比して１／２
程度に低減できる。これは、同一機能論理ブロックの配
線領域４に面している長さが、第５図（５）の方が第５
図（ａ）の場合よりも５０％ほど短いためである。以上
の点から、ＲＡＭ、レジスタやカウンタなどの大型ブロ
ックが面積効率よく構成できる。
なお、上記では２段マスター方式を述べたが、複数段の
マスター方式も同様の効果があることに明らかである。
マスター方式も同様の効果があることに明らかである。
特に、ＲＡＭ、ＲＯＭ、レジスタファイルなどでは、デ
コードライン、アドレスラインそれにセル間の配線が規
則的に走り、本方式は好適である。
コードライン、アドレスラインそれにセル間の配線が規
則的に走り、本方式は好適である。
ところで、複数段マスター方式はＲＡＭ、レジスタなど
比較的大型のブロックの機能、配線しやすさに合致した
基本セル下地パターンを採用するので、面積効率はアッ
プする。一方、この場合１基本セルあたり１機能論理ゲ
ートを維持し、ゲート使用効率を上げるためには、基本
セルのサイズより基本ゲートの論理ブロックのサイズを
小さくする必要もある。以下、この点に対する解決策の
動作原理について示す。
比較的大型のブロックの機能、配線しやすさに合致した
基本セル下地パターンを採用するので、面積効率はアッ
プする。一方、この場合１基本セルあたり１機能論理ゲ
ートを維持し、ゲート使用効率を上げるためには、基本
セルのサイズより基本ゲートの論理ブロックのサイズを
小さくする必要もある。以下、この点に対する解決策の
動作原理について示す。
第６図は１解決策を示すマスター構成を示す。
第６図（ａ）において、３−１は基本セル２から成る基
本セル列であり、金属配線を施す前の下地パターンであ
る。第６図（ｂ）において、３−２は下地パターンの上
に配線工程を施して形成した論理ブロックセル列である
。基本セル２は、Ｙ軸方向の線分によって２等分割され
たとき、分割セル２−１、２−２はＸ軸に関して線対称
の関係にあるように設計する。すなわち、上記分割セル
はそれぞれ、（対称、回転）が（０、０）、（２、０）
の関係にあるようにする。そして、同一論理機能ゲート
につき、分割セル２−１用と２−２用の２個のブロック
を登録しておき、分割セルを単位として数えて偶数番目
のときは前者のブロックを奇数番目のときは後者のセル
を配置して使いわける。これらの一連の番号は第６図（
ａ）に示してある。なお、２種類のブロックを用意しな
ければならないのは、ＶＣＣ、ＧＮＤ電源線それぞれ１
０、１１が固定されているため、両電源線に接続される
配線パターンを変える必要があるためである。通常、配
置配線プログラムによって、ブロックは自動的に配置さ
れ、ブロック間の配線も自動的に実施される。
本セル列であり、金属配線を施す前の下地パターンであ
る。第６図（ｂ）において、３−２は下地パターンの上
に配線工程を施して形成した論理ブロックセル列である
。基本セル２は、Ｙ軸方向の線分によって２等分割され
たとき、分割セル２−１、２−２はＸ軸に関して線対称
の関係にあるように設計する。すなわち、上記分割セル
はそれぞれ、（対称、回転）が（０、０）、（２、０）
の関係にあるようにする。そして、同一論理機能ゲート
につき、分割セル２−１用と２−２用の２個のブロック
を登録しておき、分割セルを単位として数えて偶数番目
のときは前者のブロックを奇数番目のときは後者のセル
を配置して使いわける。これらの一連の番号は第６図（
ａ）に示してある。なお、２種類のブロックを用意しな
ければならないのは、ＶＣＣ、ＧＮＤ電源線それぞれ１
０、１１が固定されているため、両電源線に接続される
配線パターンを変える必要があるためである。通常、配
置配線プログラムによって、ブロックは自動的に配置さ
れ、ブロック間の配線も自動的に実施される。
２入力ＮＡＮＤなどの基本ゲートが１ブロックすなわち
、１個ごとに自動配置されるのでゲート使用効率がアッ
プする。第６図（ｂ）はブロック配置結果の一例を示し
たもので、６０−１、６０−２はそれぞれ基本セル２−
１用、２−２用の２入力ＮＡＮＤのブロックセルであり
、６１−１、６１−２はそれぞれ２−１用、２−２用の
４入力ＮＡＮＤのブロックである。また、６２−２は２
−２用のＥＯＲゲートである。
、１個ごとに自動配置されるのでゲート使用効率がアッ
プする。第６図（ｂ）はブロック配置結果の一例を示し
たもので、６０−１、６０−２はそれぞれ基本セル２−
１用、２−２用の２入力ＮＡＮＤのブロックセルであり
、６１−１、６１−２はそれぞれ２−１用、２−２用の
４入力ＮＡＮＤのブロックである。また、６２−２は２
−２用のＥＯＲゲートである。
第７図はもう一つの解決策を示すもので、第６図と同一
物、同等物は同一番号で示す。第６図（ａ）基本セル２
から成る基本セル列３−１（下地パターン）を示し、第
６図（ｂ）は論理ブロックのセル列３−２を示す。
物、同等物は同一番号で示す。第６図（ａ）基本セル２
から成る基本セル列３−１（下地パターン）を示し、第
６図（ｂ）は論理ブロックのセル列３−２を示す。
基本セル２はＹ軸方向の線分で２等分したとき分割セル
２−３、２−４がＹ軸に関して線対称の関係にあるよう
に設計する。すなわち、両分割セルはそれぞれ、（０、
０）、（２、２）の関係にある。この場合は、分割セル
２−３用のブロックを登録しておき、分割セルサイズの
単位で数えて偶数番目のときは、該ブロックをそのまま
配置し、奇数番目のときは、（２、２）の対称、回転動
作を施して、すなわち該ブロックをＹ軸に関して折返し
て配置する。一連の番号は第６図（ａ）に示してある。
２−３、２−４がＹ軸に関して線対称の関係にあるよう
に設計する。すなわち、両分割セルはそれぞれ、（０、
０）、（２、２）の関係にある。この場合は、分割セル
２−３用のブロックを登録しておき、分割セルサイズの
単位で数えて偶数番目のときは、該ブロックをそのまま
配置し、奇数番目のときは、（２、２）の対称、回転動
作を施して、すなわち該ブロックをＹ軸に関して折返し
て配置する。一連の番号は第６図（ａ）に示してある。
ブロックセル列３−２は、配置の一例を示したもので、
６５−１、６５−２はそれぞれ、対称、回転が（０、０
）、（２、２）の２入力ＮＡＮＤブロック、６６−１、
６６−２は同様の関係にある４入力ＮＡＮＤのブロック
、６７−２は（２、２）変換後のＥＯＲゲートのブロッ
クである。本実施例では同一論理ゲートに対し１個のブ
ロックの登録でよい。
６５−１、６５−２はそれぞれ、対称、回転が（０、０
）、（２、２）の２入力ＮＡＮＤブロック、６６−１、
６６−２は同様の関係にある４入力ＮＡＮＤのブロック
、６７−２は（２、２）変換後のＥＯＲゲートのブロッ
クである。本実施例では同一論理ゲートに対し１個のブ
ロックの登録でよい。
以上の２例では、２等分割したとき一定の回転対称関係
にある基本セルパターンについて説明したが、何もこれ
に限定されることはなく、複数分割したとき、各分割セ
ルの間に同様の対称、回転関係が存在する場合にも適用
できることは明らかである。この場合も分割セルサイズ
を最小基本ゲートのブロックとすることができる。
にある基本セルパターンについて説明したが、何もこれ
に限定されることはなく、複数分割したとき、各分割セ
ルの間に同様の対称、回転関係が存在する場合にも適用
できることは明らかである。この場合も分割セルサイズ
を最小基本ゲートのブロックとすることができる。
第８図は本発明の一実施例を示すもので、第８図（ａ）
は８入力ＮＡＮＤゲートの回路を、第８図（ｂ）は該ゲ
ートのブロックを本発明のマスターで実施した場合のブ
ロック構成を示す。
は８入力ＮＡＮＤゲートの回路を、第８図（ｂ）は該ゲ
ートのブロックを本発明のマスターで実施した場合のブ
ロック構成を示す。
８入力ＮＡＮＤ７３は入力Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ
、Ｈ、出力■を持ち、４入力ＮＡＮＤ７０−１、７０−
２、２入力ＮＯＲ７１、インバータ７２に分解される。
、Ｈ、出力■を持ち、４入力ＮＡＮＤ７０−１、７０−
２、２入力ＮＯＲ７１、インバータ７２に分解される。
通常、直接８入力ＮＡＮＤを構成すると論理的しきい電
圧が高くなりまずいため、分解された形でブロック設計
される。第８図（ｂ）に示すマスターは第４図に示した
基本セル列を２段に並設したもので、違う点は２連のＰ
またはＮチャンネル型ＭＯＳトランジスタ間にポリＳｉ
のアンダーパス７５が配置されており、１段目と２段目
の間にスルー用ポリ−Ｓｉ７６が配信してある点である
。黒太の実線７７はＡｌ１配線であり、第８図（ｂ）は
上記８入力ＮＡＮＤを構成したブロック配線パターンを
示す。Ａ、Ｂ〜Ｉは入出力端子であり、第８図（ａ）の
記号に対応する。
圧が高くなりまずいため、分解された形でブロック設計
される。第８図（ｂ）に示すマスターは第４図に示した
基本セル列を２段に並設したもので、違う点は２連のＰ
またはＮチャンネル型ＭＯＳトランジスタ間にポリＳｉ
のアンダーパス７５が配置されており、１段目と２段目
の間にスルー用ポリ−Ｓｉ７６が配信してある点である
。黒太の実線７７はＡｌ１配線であり、第８図（ｂ）は
上記８入力ＮＡＮＤを構成したブロック配線パターンを
示す。Ａ、Ｂ〜Ｉは入出力端子であり、第８図（ａ）の
記号に対応する。
その他の実施例を表わす基本セル列およびその回路配置
図を第９図に示す。
図を第９図に示す。
６はＰＭＯＳトランジスタのソースまたはドレイン電極
を形成するＰ＋形拡散層、７はＮＭＯＳトランジスタの
ソースまたはドレイン電極を形成するＮ＋形拡散層であ
る。８−１、８−２はポリ−Ｓｉゲート電極、８−３は
ポリ−Ｓｉのアンダーパス、９は拡散層上コンタクト孔
、９′はポリ−Ｓｉ上コンタクト孔、１０、１１はそれ
ぞれＶＣＣＧＮＤ電源線である。基本セルは区間ＸＢＣ
、区間ＹＢＣで表わされる領域であり、２連のＰＭＯＳ
と３連のＮＭＯＳおよび１本のポリ−Ｓｉスル−８−３
から成る単位セルで構成される単位セル列を２段に隣接
して対向させ、かつ該単位セル列がＸ軸方向にＸＢＣ／
２だけ互いにずれた位置関係を保持している。すなわち
、単位セルのパターンは千鳥状に配置されている。した
がって、基本セルをＹ軸方向の線分で２等分割したとき
、分割セル７８、７９はＸ軸に対して対称である。
を形成するＰ＋形拡散層、７はＮＭＯＳトランジスタの
ソースまたはドレイン電極を形成するＮ＋形拡散層であ
る。８−１、８−２はポリ−Ｓｉゲート電極、８−３は
ポリ−Ｓｉのアンダーパス、９は拡散層上コンタクト孔
、９′はポリ−Ｓｉ上コンタクト孔、１０、１１はそれ
ぞれＶＣＣＧＮＤ電源線である。基本セルは区間ＸＢＣ
、区間ＹＢＣで表わされる領域であり、２連のＰＭＯＳ
と３連のＮＭＯＳおよび１本のポリ−Ｓｉスル−８−３
から成る単位セルで構成される単位セル列を２段に隣接
して対向させ、かつ該単位セル列がＸ軸方向にＸＢＣ／
２だけ互いにずれた位置関係を保持している。すなわち
、単位セルのパターンは千鳥状に配置されている。した
がって、基本セルをＹ軸方向の線分で２等分割したとき
、分割セル７８、７９はＸ軸に対して対称である。
千鳥状に配置してあるため、通常のゲートブロック形成
する場合、ポリ−Ｓｉ８−２、８−３の２本に等電位面
端子を出すためのスルーとして使うことができる。そし
て、後述するようにＲＡＭのブロックを構成する場合は
、８−２は小サイズのＮＭＯＳトランジスタ（ＲＡＭの
構成要素）のゲート電極として使う。該ＮＭＯＳトラン
ジスタは小サイズのため、ゲート容量は小さくスルーと
兼用ができる。
する場合、ポリ−Ｓｉ８−２、８−３の２本に等電位面
端子を出すためのスルーとして使うことができる。そし
て、後述するようにＲＡＭのブロックを構成する場合は
、８−２は小サイズのＮＭＯＳトランジスタ（ＲＡＭの
構成要素）のゲート電極として使う。該ＮＭＯＳトラン
ジスタは小サイズのため、ゲート容量は小さくスルーと
兼用ができる。
さらに、電源線１０、１１は内側のＮＭＯＳトランジス
タの上を走っている（電源線からＭＯＳトシンジスタへ
の給電はＡｌ１だけでなくＡｌ２も使う）。まだ、外側
のＰＭＯＳトランジスタのドレインまたはソース電極上
のコンタクト孔が基本セルの内側へ寄せてあるので、Ｐ
ＭＯＳトランジスタ上の一部を配線領域４として使え、
基本セルの小型化ができる。
タの上を走っている（電源線からＭＯＳトシンジスタへ
の給電はＡｌ１だけでなくＡｌ２も使う）。まだ、外側
のＰＭＯＳトランジスタのドレインまたはソース電極上
のコンタクト孔が基本セルの内側へ寄せてあるので、Ｐ
ＭＯＳトランジスタ上の一部を配線領域４として使え、
基本セルの小型化ができる。
次に、第９図のマスタを使って種々の論理ゲートを構成
した例について説明していく。第１０図はブロック内配
線の構成図であり、第１１図はそのブロックシンボル図
である。
した例について説明していく。第１０図はブロック内配
線の構成図であり、第１１図はそのブロックシンボル図
である。
第１０図において、黒太の実線７７はＡｌ１配線、通常
の実線８３はＡｌ２配線、Ｘ印８４はＡｌ１、Ａｌ２接
続用のコンタクト孔、一点鎖線はブロック間のレイアウ
ト上の境界である。下地基本セルは６ピッチで、最小論
理ブロック（２ＮＡＮＤ１個）は３ピッチで構成する（
格子状の黒丸の間隔は１ピッチ幅）。なお、Ａｌ２配線
８３はＸ印８４から始まってＸ印８４に終る。
の実線８３はＡｌ２配線、Ｘ印８４はＡｌ１、Ａｌ２接
続用のコンタクト孔、一点鎖線はブロック間のレイアウ
ト上の境界である。下地基本セルは６ピッチで、最小論
理ブロック（２ＮＡＮＤ１個）は３ピッチで構成する（
格子状の黒丸の間隔は１ピッチ幅）。なお、Ａｌ２配線
８３はＸ印８４から始まってＸ印８４に終る。
領域８０、８１は２入力ＮＡＮＤの偶数番目配置用、奇
数番目配置用ブロックである。領域８２は偶数番目配置
用Ｄタイプフリップフロップのブロックであり、２入力
ＮＡＮＤ換算６ゲートで構成される。Ａ、Ｂ、Ｃ、Ｄ、
ＣＫ、ＲＥＳ、Ｑ、Ｑは出力端子名であり、第１１図の
それらと対応する。
数番目配置用ブロックである。領域８２は偶数番目配置
用Ｄタイプフリップフロップのブロックであり、２入力
ＮＡＮＤ換算６ゲートで構成される。Ａ、Ｂ、Ｃ、Ｄ、
ＣＫ、ＲＥＳ、Ｑ、Ｑは出力端子名であり、第１１図の
それらと対応する。
第１０図からわかるように、Ａｌ２配線のはみ出し配線
１２入力ＮＡＮＤで１本、Ｄタイプフリップフロップで
３本だけと少なく、等電位面も確保されている。Ｄタイ
プフリップフロップはインバータ８６−１、８６−２、
８９−１、８９−２、アンドゲート８７−１、８７−２
、ＮＯＲゲート８８−１、８８−２で形成される。ＣＫ
＝“１”のタイミングで８８−１、８８−２で構成され
るフリップフロップに、データ入力Ｄ＝“１”のときは
“１”を、Ｄ＝“０”のときは“０”をラッチする。
１２入力ＮＡＮＤで１本、Ｄタイプフリップフロップで
３本だけと少なく、等電位面も確保されている。Ｄタイ
プフリップフロップはインバータ８６−１、８６−２、
８９−１、８９−２、アンドゲート８７−１、８７−２
、ＮＯＲゲート８８−１、８８−２で形成される。ＣＫ
＝“１”のタイミングで８８−１、８８−２で構成され
るフリップフロップに、データ入力Ｄ＝“１”のときは
“１”を、Ｄ＝“０”のときは“０”をラッチする。
次に、ＲＡＭのブロックを構成した例について説明する
。第１２図にＲＡＭ１ビットの回路を示す。９０はＮＭ
ＯＳトランジスタ、９１はインバータ、９２はクロック
ドインバータ、９３はデータバスライン９４に付く負荷
容量である。また、１００はグランド、９６はリードラ
イト信号である。クロックドインバータ９２について説
明する。
。第１２図にＲＡＭ１ビットの回路を示す。９０はＮＭ
ＯＳトランジスタ、９１はインバータ、９２はクロック
ドインバータ、９３はデータバスライン９４に付く負荷
容量である。また、１００はグランド、９６はリードラ
イト信号である。クロックドインバータ９２について説
明する。
第１３図はクロックドインバータの回路を示すもので、
ＮＭＯＳトランジスタＭ３、Ｍ４、ＰＭＯＳトランジス
タＭ１、Ｍ２から成る。１００はグランド、１０１はＶ
ＣＣ電源線である。９７はライトイネーブル信号で、９
８は該信号の反転信号であり、９９はデータ入力である
。ライトイネーブル信号９７がＨレベルのとき（９８は
Ｌレベル）、データ入力９９のいかんによらず、出力９
５はオフ状態すなわちハイインピーダンス状態となる。
ＮＭＯＳトランジスタＭ３、Ｍ４、ＰＭＯＳトランジス
タＭ１、Ｍ２から成る。１００はグランド、１０１はＶ
ＣＣ電源線である。９７はライトイネーブル信号で、９
８は該信号の反転信号であり、９９はデータ入力である
。ライトイネーブル信号９７がＨレベルのとき（９８は
Ｌレベル）、データ入力９９のいかんによらず、出力９
５はオフ状態すなわちハイインピーダンス状態となる。
ＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタへＭ
２がオフとなるためである。一方、ライトイネーブル信
号９７がＬレベルのとき（９８はＨレベル）は、ＮＭＯ
ＳトランジスタＭ３とＰＭＯＳトランジスタＭ２がとも
にオンとなるので、出力９５はデータ入力９９に応じて
その反転レベルの出力となる。
２がオフとなるためである。一方、ライトイネーブル信
号９７がＬレベルのとき（９８はＨレベル）は、ＮＭＯ
ＳトランジスタＭ３とＰＭＯＳトランジスタＭ２がとも
にオンとなるので、出力９５はデータ入力９９に応じて
その反転レベルの出力となる。
さて、第１２図のＲＡＭ１ピットにおいて書込みは、ラ
イトイネーブル信号９７がＨレベルとなり、リードライ
ト信号９６がＨレベルのときに行なわれる。このとき、
クロックドゲート９２はオフとなりループが切れ、デー
タバスライン９４上のデータはライン９５および９９の
容量に電荷となって書込まれる。書込みが終れば、信号
９６、９７はレベルに戻る。データはインバータ９１、
クロックドインバータ９２で形成されるループに保持さ
れる。一方、読出しは、リードライト信号９６がＨレベ
ル（ライトイネーブル信号９７はＬレベルのまま）にな
って、ライン９５上の信号レベルが、容量９３を充電あ
るいは放電することによりデータバスライト９４へ伝達
される。
イトイネーブル信号９７がＨレベルとなり、リードライ
ト信号９６がＨレベルのときに行なわれる。このとき、
クロックドゲート９２はオフとなりループが切れ、デー
タバスライン９４上のデータはライン９５および９９の
容量に電荷となって書込まれる。書込みが終れば、信号
９６、９７はレベルに戻る。データはインバータ９１、
クロックドインバータ９２で形成されるループに保持さ
れる。一方、読出しは、リードライト信号９６がＨレベ
ル（ライトイネーブル信号９７はＬレベルのまま）にな
って、ライン９５上の信号レベルが、容量９３を充電あ
るいは放電することによりデータバスライト９４へ伝達
される。
読出し時は、保持データが反転しないようにＮＭＯＳト
ランジスタ９０はチャンネル比を小さくオン抵抗を大き
く）設計する必要がある。なぜなら、たとえばライン９
５の信号がＨレベル、ライン９４の信号がＬレベルの状
態で読出したとき、ライン９５の信号は、ＰＭＯＳトラ
ンジスタへＭ１、Ｍ２とＮＭＯＳトランジスタ９０の直
列接続された抵抗により電圧分圧され、レベルが低下す
るためである。読出す前の状態が上記と反対レベルのと
きも同様の理由で、ＮＭＯＳトランジスタ９０のオン抵
抗を大きくする必要がある。
ランジスタ９０はチャンネル比を小さくオン抵抗を大き
く）設計する必要がある。なぜなら、たとえばライン９
５の信号がＨレベル、ライン９４の信号がＬレベルの状
態で読出したとき、ライン９５の信号は、ＰＭＯＳトラ
ンジスタへＭ１、Ｍ２とＮＭＯＳトランジスタ９０の直
列接続された抵抗により電圧分圧され、レベルが低下す
るためである。読出す前の状態が上記と反対レベルのと
きも同様の理由で、ＮＭＯＳトランジスタ９０のオン抵
抗を大きくする必要がある。
第１４図はＲＡＭブロックの配線構成を、第１５図はそ
のブロックシンボル図を示す。本ブロックはデータバス
ラインＤ１、Ｄ２（Ａｌ１配線）に接がれた２ビット×
２ワードのＲＡＭである。
のブロックシンボル図を示す。本ブロックはデータバス
ラインＤ１、Ｄ２（Ａｌ１配線）に接がれた２ビット×
２ワードのＲＡＭである。
１ワードはリードライト信号ＲＷ１、ライトイネーブル
信号Ｗ１、その反転信号Ｗ１で制御され、もう１ワード
はリードライト信号ＲＷ２、ライトイネーブル信号Ｗ２
、その反転信号Ｗ２で制御される。以上の６本のデコー
ドラインは、基本セル列に直角の方向にＡｌ２で配線さ
れる。
信号Ｗ１、その反転信号Ｗ１で制御され、もう１ワード
はリードライト信号ＲＷ２、ライトイネーブル信号Ｗ２
、その反転信号Ｗ２で制御される。以上の６本のデコー
ドラインは、基本セル列に直角の方向にＡｌ２で配線さ
れる。
第１４図において、配線上のルールおよび番号で指示さ
れたものは第１０図のものと同じである。
れたものは第１０図のものと同じである。
データバスラインＤ１、Ｄ２は基本セル列の両側、フィ
ールド酸化膜上をＡｌ１配線で走っている。
ールド酸化膜上をＡｌ１配線で走っている。
そして、６本のデコードラインは基本セル列と直角方向
にＡｌ２配線で規則正しく走っている。
にＡｌ２配線で規則正しく走っている。
本実施例では、ＲＡＭブロックが６ゲートから成り、Ｒ
ＡＭ１ビットは２入力ＮＡＮＤ換算で１．５ゲート（基
本セル０．７５個）だけで構成でき、集積度を上げるこ
とができる。
ＡＭ１ビットは２入力ＮＡＮＤ換算で１．５ゲート（基
本セル０．７５個）だけで構成でき、集積度を上げるこ
とができる。
本発明によれば、ＲＡＭ、レジスタやＪＫクリップフロ
ップなどの大型で複雑なブロックが容易に、しかも小型
に構成できるマスター方式が得られる。一方、２入力Ｎ
ＡＮＤなどの基本ゲート用小型ブロックに対しても１ブ
ロックあたり１ゲートに構成でき、無駄なく効率よくゲ
ートを使用することができる。
ップなどの大型で複雑なブロックが容易に、しかも小型
に構成できるマスター方式が得られる。一方、２入力Ｎ
ＡＮＤなどの基本ゲート用小型ブロックに対しても１ブ
ロックあたり１ゲートに構成でき、無駄なく効率よくゲ
ートを使用することができる。
以上の点から、本マスター方式によれば大型ブロックに
対しても基本小型ブロックに対しても面積効率のよいゲ
ートアレイを実現できる。
対しても基本小型ブロックに対しても面積効率のよいゲ
ートアレイを実現できる。
第１図は従来のマスタチップの平面図、第２図は従来の
基本セルの平面図、第３図は従来のゲートアレイＬＳＩ
の断面図と層構成を示す展開図、第４図は従来のマスタ
ー方式を示す回路配置図、第５図は従来例と本発明のマ
スター方式の有異差を示す平面図、第６、７図は本発明
のマスター方式を示す平面図、第８図は本発明の一実施
例を示す回路図および構成図、第９図は他の実施例を示
す平面図および構成図、第１０、１１図はそれぞれ、第
９図の基本セルを使って設計した論理ブロックの構成図
、該論理ブロックのシンボル図、第１２図はＲＡＭ１ビ
ットの回路図、第１３図は第１２図を説明する回路図、
第１４図はＲＡＭブロックの構成図、第１５図はＲＡＭ
ブロックのシンボル図。 ２・・・基本セル、３・・・基本セル列。
基本セルの平面図、第３図は従来のゲートアレイＬＳＩ
の断面図と層構成を示す展開図、第４図は従来のマスタ
ー方式を示す回路配置図、第５図は従来例と本発明のマ
スター方式の有異差を示す平面図、第６、７図は本発明
のマスター方式を示す平面図、第８図は本発明の一実施
例を示す回路図および構成図、第９図は他の実施例を示
す平面図および構成図、第１０、１１図はそれぞれ、第
９図の基本セルを使って設計した論理ブロックの構成図
、該論理ブロックのシンボル図、第１２図はＲＡＭ１ビ
ットの回路図、第１３図は第１２図を説明する回路図、
第１４図はＲＡＭブロックの構成図、第１５図はＲＡＭ
ブロックのシンボル図。 ２・・・基本セル、３・・・基本セル列。
Claims (5)
- １．マスクスライス方式による半導体集積回路において
、半導体基板の一方の主面側に少なくとも基本トランジ
スタ素子を固定配置した単位セルを一方向に多数個並設
して成る単位セル列を、少なくとも２個以上にお互いに
隣接、並設したものを基本セル列とし、該基本セル列を
列間に所定の間隔の配線領域を有して、該基本セル列と
直角方向に複数個並設してなることを特徴とする半導体
集積回路装置。 - ２．特許請求の範囲第１項において、該基本セルを基本
セル列に直角方向の線分で複数に等分割したときに、該
分割セルが基本セル列の方向に関して線対称の関係にあ
ることを特徴とする半導体集積回路装置。 - ３．特許請求の範囲第１項において、該基本セルを基本
セル列に直角方向の線分で複数に等分割したときに、該
分割セルが基本セル列方向の直角方向に関して線対称の
関係にあることを特徴とする半導体集積回路装置。 - ４．特許請求の範囲第２項または第３項において、上記
基本セル列が通常の１個の単位セル列から成ることを特
徴とする半導体集積回路装置。 - ５．特許請求の範囲第１項または第２項において、隣接
する上記基本セル列内のセルパターンが千鳥状に配置し
て身ることを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153921A JPS5943548A (ja) | 1982-09-06 | 1982-09-06 | 半導体集積回路装置 |
| EP83108768A EP0102644B1 (en) | 1982-09-06 | 1983-09-06 | Semiconductor integrated circuit device |
| DE8383108768T DE3380242D1 (en) | 1982-09-06 | 1983-09-06 | Semiconductor integrated circuit device |
| US06/529,764 US4589007A (en) | 1982-09-06 | 1983-09-06 | Semiconductor integrated circuit device |
| KR1019830004188A KR860000970B1 (ko) | 1982-09-06 | 1983-09-06 | 반도체 집적회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153921A JPS5943548A (ja) | 1982-09-06 | 1982-09-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5943548A true JPS5943548A (ja) | 1984-03-10 |
| JPH0135501B2 JPH0135501B2 (ja) | 1989-07-25 |
Family
ID=15573000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57153921A Granted JPS5943548A (ja) | 1982-09-06 | 1982-09-06 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4589007A (ja) |
| EP (1) | EP0102644B1 (ja) |
| JP (1) | JPS5943548A (ja) |
| KR (1) | KR860000970B1 (ja) |
| DE (1) | DE3380242D1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783749A (en) * | 1985-05-21 | 1988-11-08 | Siemens Aktiengesellschaft | Basic cell realized in the CMOS technique and a method for the automatic generation of such a basic cell |
| US5051917A (en) * | 1987-02-24 | 1991-09-24 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
| US4786613A (en) * | 1987-02-24 | 1988-11-22 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
| JP2516962B2 (ja) * | 1987-03-18 | 1996-07-24 | 三菱電機株式会社 | マスタ−スライスｌｓｉ |
| US4949149A (en) * | 1987-03-31 | 1990-08-14 | Unisys Corporation | Semicustom chip whose logic cells have narrow tops and wide bottoms |
| EP0288688A3 (en) * | 1987-04-30 | 1990-07-11 | International Business Machines Corporation | Porous circuit macro for semiconductor integrated circuits |
| GB8722414D0 (en) * | 1987-09-23 | 1987-10-28 | Veeder Root Ltd | Determining amount of material in tank |
| US5369595A (en) * | 1988-03-18 | 1994-11-29 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
| DE4002780C2 (de) * | 1990-01-31 | 1995-01-19 | Fraunhofer Ges Forschung | Basiszelle für eine kanallose Gate-Array-Anordnung |
| US20050127399A1 (en) * | 2003-12-12 | 2005-06-16 | Meadows Ronald C. | Non-uniform gate pitch semiconductor devices |
| US7135747B2 (en) * | 2004-02-25 | 2006-11-14 | Cree, Inc. | Semiconductor devices having thermal spacers |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US7888705B2 (en) | 2007-08-02 | 2011-02-15 | Tela Innovations, Inc. | Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101903975B1 (ko) | 2008-07-16 | 2018-10-04 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125085A (ja) * | 1974-06-26 | 1976-03-01 | Ibm | Bureenahandotaishusekikairochitsupukozo |
| JPS5874052A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | マスタ−スライス半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1440512A (en) * | 1973-04-30 | 1976-06-23 | Rca Corp | Universal array using complementary transistors |
| US3999214A (en) * | 1974-06-26 | 1976-12-21 | Ibm Corporation | Wireable planar integrated circuit chip structure |
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5897847A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 集積回路装置 |
-
1982
- 1982-09-06 JP JP57153921A patent/JPS5943548A/ja active Granted
-
1983
- 1983-09-06 KR KR1019830004188A patent/KR860000970B1/ko not_active IP Right Cessation
- 1983-09-06 US US06/529,764 patent/US4589007A/en not_active Expired - Lifetime
- 1983-09-06 EP EP83108768A patent/EP0102644B1/en not_active Expired
- 1983-09-06 DE DE8383108768T patent/DE3380242D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125085A (ja) * | 1974-06-26 | 1976-03-01 | Ibm | Bureenahandotaishusekikairochitsupukozo |
| JPS5874052A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | マスタ−スライス半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US4589007A (en) | 1986-05-13 |
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