JPS5874052A - マスタ−スライス半導体集積回路装置 - Google Patents
マスタ−スライス半導体集積回路装置Info
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- JPS5874052A JPS5874052A JP17430181A JP17430181A JPS5874052A JP S5874052 A JPS5874052 A JP S5874052A JP 17430181 A JP17430181 A JP 17430181A JP 17430181 A JP17430181 A JP 17430181A JP S5874052 A JPS5874052 A JP S5874052A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係ハ特に全体の配線性の
よいマスタースライス方式による大規模半導体集積回路
装置の構造に関する。
よいマスタースライス方式による大規模半導体集積回路
装置の構造に関する。
近年、通信機及び計算機等にマスタースライス方式によ
る大規模半導体集積回路装置ｋ（以下、ＬＳＩと称す）
の利用が増加している。マスタースライス方式のＬＳＩ
は、例えばＭＯＳ）ランジスタ及びポリシリコン層によ
る導体層を規則的に配置しておき、それらをコンタクト
穴を通して結線して種々の回路を実現する亀のである。
る大規模半導体集積回路装置ｋ（以下、ＬＳＩと称す）
の利用が増加している。マスタースライス方式のＬＳＩ
は、例えばＭＯＳ）ランジスタ及びポリシリコン層によ
る導体層を規則的に配置しておき、それらをコンタクト
穴を通して結線して種々の回路を実現する亀のである。
第１図に従来の０ＭＯ８タイプのマスタースライス方式
Ｌ８Ｉの基本セルの平面図を示す。この例は、Ｎ型シリ
コン基板ｌ上に形成された２個のＰ型ソース、ドレイン
層３で直列となるＰ型ＭＯ８トランジスタのゲートポリ
シリコン層７ｍ、７ｂと、このＰｌｉＭＯ８トランジス
タＯＮ＋サブストレートコンタクトＦ／ｉｉｓ、及びＰ
ウェル層２内に形成された２個のＮ型ソース、ドレイン
Ｊｉｉ４で直列となるＮ型ＭＯ８）ランジスタのタート
ポリシリコン層７ｍ、７ｂ（この例ではＰｌ！ＭＯ８）
ランジスタのゲートポリシリコン層と同一）と、このＮ
ｌ！ＭＯ８）ランジスタのＰ＋サブストレートコンタク
ト層４からなシ、コンタクト穴ｌＯによ〕これらの各層
を％Ｘ格手８とｙ格子９上の一定幅のアルミニウム導電
膜（図示せず）Ｋよって結線をすることにより、マスタ
ースライス方式によるＬＳＩを実現している。そして、
このようなマスタースライス方式ＬＳＩの基本セルは、
第２図に示されるように配列される。すなわち、ＬＳＩ
チップ１６は、人出力バッファ一部１１１周辺配線部１
２．内部配線部１５と、基本セル配列部からなる。基本
セル配列部は、Ｘ方向にｍ個（１４１゜１４諺、・・・
・・・、１４ｍ）、ｙ方向にｎ個（１３１，１３ｍ。
Ｌ８Ｉの基本セルの平面図を示す。この例は、Ｎ型シリ
コン基板ｌ上に形成された２個のＰ型ソース、ドレイン
層３で直列となるＰ型ＭＯ８トランジスタのゲートポリ
シリコン層７ｍ、７ｂと、このＰｌｉＭＯ８トランジス
タＯＮ＋サブストレートコンタクトＦ／ｉｉｓ、及びＰ
ウェル層２内に形成された２個のＮ型ソース、ドレイン
Ｊｉｉ４で直列となるＮ型ＭＯ８）ランジスタのタート
ポリシリコン層７ｍ、７ｂ（この例ではＰｌ！ＭＯ８）
ランジスタのゲートポリシリコン層と同一）と、このＮ
ｌ！ＭＯ８）ランジスタのＰ＋サブストレートコンタク
ト層４からなシ、コンタクト穴ｌＯによ〕これらの各層
を％Ｘ格手８とｙ格子９上の一定幅のアルミニウム導電
膜（図示せず）Ｋよって結線をすることにより、マスタ
ースライス方式によるＬＳＩを実現している。そして、
このようなマスタースライス方式ＬＳＩの基本セルは、
第２図に示されるように配列される。すなわち、ＬＳＩ
チップ１６は、人出力バッファ一部１１１周辺配線部１
２．内部配線部１５と、基本セル配列部からなる。基本
セル配列部は、Ｘ方向にｍ個（１４１゜１４諺、・・・
・・・、１４ｍ）、ｙ方向にｎ個（１３１，１３ｍ。
・・・・・・、１３”）の基本セル１７が配列される０
ここで従来のマスタースライス方式ＬＳＩの場合、Ｘ方
向に走る内部配線部１５の配線のために、例えば（１４
”、ｘ３１）ｔｃ配列された基本セル１７の出力が（１
４４，１３−）（ｍ＞５）に配列された基本セル１７に
結線される場合、内部配線の引き回しが非常に＠雑とな
シ、配線長の増加による特性の劣化、配線制約による集
積度制約、レイアウト工数増加によ逮コスト増、配線の
複雑さによるデジタイズはス尋、種々の欠点があった。
ここで従来のマスタースライス方式ＬＳＩの場合、Ｘ方
向に走る内部配線部１５の配線のために、例えば（１４
”、ｘ３１）ｔｃ配列された基本セル１７の出力が（１
４４，１３−）（ｍ＞５）に配列された基本セル１７に
結線される場合、内部配線の引き回しが非常に＠雑とな
シ、配線長の増加による特性の劣化、配線制約による集
積度制約、レイアウト工数増加によ逮コスト増、配線の
複雑さによるデジタイズはス尋、種々の欠点があった。
本発明の目的は一配線手法を簡単にして従来の欠点を除
くと共に、基本セル自身の配列の集積度を４上けること
が出来るマスタースライス方式Ｌ８Ｉの構造を提供する
Ｋある。
くと共に、基本セル自身の配列の集積度を４上けること
が出来るマスタースライス方式Ｌ８Ｉの構造を提供する
Ｋある。
本発明の特徴は、基板上のあらかじめ定められた位置に
規則的に素子が配置され、これらの素子のうち所望な素
子に＆！線を接続して回路を構成するマスタースライス
半導体集積回路装置において。
規則的に素子が配置され、これらの素子のうち所望な素
子に＆！線を接続して回路を構成するマスタースライス
半導体集積回路装置において。
素子領域に！在し端部に少なくとも第１の接続部が設け
られた第１の配線と、端部に少なくとも第２の接続部が
設けられた第２の配線とが形成され、第１の接続部と第
２の接地部とが第１の配ＩＩＩＫ対して直角方向の一直
線上に配置され、かつ第１の配線と第２の配線とが各々
平行で互いにこの一直線を中心として反対方向に！＃在
しているマスタースライス半導体集積回路製蓋にある。
られた第１の配線と、端部に少なくとも第２の接続部が
設けられた第２の配線とが形成され、第１の接続部と第
２の接地部とが第１の配ＩＩＩＫ対して直角方向の一直
線上に配置され、かつ第１の配線と第２の配線とが各々
平行で互いにこの一直線を中心として反対方向に！＃在
しているマスタースライス半導体集積回路製蓋にある。
さらに本発明の他の特徴は％基本上のあらかじめ定めら
れた位置に規則的に素子が配置され、これらの素子のう
ち所望な素子に配線を接続して回路を構成するマスター
スライス半導体集積回路装置において、素子領域に延在
し少なくともフィ−ルド領域に第１の接続部が設けられ
た第１の配線と、この第１の配線が設けられ危い素子５
ｔｉｌｌ！に延在し少なくともその給１の接続部が設け
られたこのフィールド領域に第２の接続部が設けられた
第２の配線が形成され、その第１の接続部と第２の接続
部とが第１の配線に対して直角方向の一直線上に形成さ
れているマスタースライス半導体集積回路装置にある。
れた位置に規則的に素子が配置され、これらの素子のう
ち所望な素子に配線を接続して回路を構成するマスター
スライス半導体集積回路装置において、素子領域に延在
し少なくともフィ−ルド領域に第１の接続部が設けられ
た第１の配線と、この第１の配線が設けられ危い素子５
ｔｉｌｌ！に延在し少なくともその給１の接続部が設け
られたこのフィールド領域に第２の接続部が設けられた
第２の配線が形成され、その第１の接続部と第２の接続
部とが第１の配線に対して直角方向の一直線上に形成さ
れているマスタースライス半導体集積回路装置にある。
例えば、規則的に拡散鳩、ポリシリコン層に代表される
埋込導電体およびコンタクト穴を配し、定められたＸ格
子及びｙ格子上にアルミニウム膜を配するマスタースラ
イス方式において、シリコン基板上に少なくとも２個の
コンタクト穴で終端された少なくとも第１群及び第２群
の埋込導電体が形成され、これらの第１群及び第２ＩＮ
：の埋込導電体□の各群各々のコンタクト穴のＸ格子が
全て同一でＴｏ６．且つ第１群の埋込導電体のひとつ及
び第２群の埋込導電体のひとつのコンタクト穴の。
埋込導電体およびコンタクト穴を配し、定められたＸ格
子及びｙ格子上にアルミニウム膜を配するマスタースラ
イス方式において、シリコン基板上に少なくとも２個の
コンタクト穴で終端された少なくとも第１群及び第２群
の埋込導電体が形成され、これらの第１群及び第２ＩＮ
：の埋込導電体□の各群各々のコンタクト穴のＸ格子が
全て同一でＴｏ６．且つ第１群の埋込導電体のひとつ及
び第２群の埋込導電体のひとつのコンタクト穴の。
格子は少なくとも１個が共通であるように交互に配置さ
れていることを特徴とするマスタースライス半導体集積
回路装置である。
れていることを特徴とするマスタースライス半導体集積
回路装置である。
そして第１群の埋込導電体を第１導電型シリコン基板上
に形成された第２導電型ソースドレイン層で直列となる
ｍ（≧１）個の第２導電型ＭＯ８トランジスタのゲート
用埋込導電体とし、第２群の埋込導電体を第１導電型シ
リコン基板上の第２導電型ウェル層内に形成された第１
導電型ソースドレイン層で直列となるｍ個の第１導電型
ＭＯ８トランジスタのゲート用埋込４１体とすることが
好ましい。また、第１群の埋込導電体を少なくとも第１
導電型シリコン基板上に形成された第２導電型ソースド
レイン層で直列となるｍ（≧１）個の第２導電型ＭＯ８
）ランジスタのゲート用埋込導電体として構成すること
亀できる。
に形成された第２導電型ソースドレイン層で直列となる
ｍ（≧１）個の第２導電型ＭＯ８トランジスタのゲート
用埋込導電体とし、第２群の埋込導電体を第１導電型シ
リコン基板上の第２導電型ウェル層内に形成された第１
導電型ソースドレイン層で直列となるｍ個の第１導電型
ＭＯ８トランジスタのゲート用埋込４１体とすることが
好ましい。また、第１群の埋込導電体を少なくとも第１
導電型シリコン基板上に形成された第２導電型ソースド
レイン層で直列となるｍ（≧１）個の第２導電型ＭＯ８
）ランジスタのゲート用埋込導電体として構成すること
亀できる。
さらに、第２群の埋込導電体のコーンタクト穴のＸ格子
が少なくと４第１導電型シリコン基板上に形成された第
２導電型ソースドレイン層のコンタクト穴のＸ格子と共
通の位置に構成されることも好ましい。
が少なくと４第１導電型シリコン基板上に形成された第
２導電型ソースドレイン層のコンタクト穴のＸ格子と共
通の位置に構成されることも好ましい。
次に本発明の実施例を図面を参照して説明する。
第３図（ａ）は本発明の第１の実施例のマスタースライ
ス半導体集積回路装置を説明するためのセル部分の平面
図、第３図（ｂ） 、 （Ｃ））はその配置図である。
ス半導体集積回路装置を説明するためのセル部分の平面
図、第３図（ｂ） 、 （Ｃ））はその配置図である。
基本セル１７０１部分にシリコン基板上に形成された酸
化膜上にポリシリコン層７ｃ、７ｄ、”７ｕをｙ格子８
１上にポリシリコン層７ｃ 、７ｕのコンタクト穴、ｙ
格子８３上にポリシリコンＮｌｌ７ｃ。
化膜上にポリシリコン層７ｃ、７ｄ、”７ｕをｙ格子８
１上にポリシリコン層７ｃ 、７ｕのコンタクト穴、ｙ
格子８３上にポリシリコンＮｌｌ７ｃ。
７ｄのコンタクト穴があシ、ポリシリコンＪＩ７ｃの；
ンタクト穴はＸ格子９亀上、ポリシリコン層７ｕ 、７
ｄのコンタクト穴はＸ格子９ｓ上にあるように設ける。
ンタクト穴はＸ格子９亀上、ポリシリコン層７ｕ 、７
ｄのコンタクト穴はＸ格子９ｓ上にあるように設ける。
第２図（ｂ）の配置に対しては第３図（ｂ）のようにな
シ、ポリシリコン層７Ｃは第１群のポリシリコン層７ｄ
、ポリシリコン層７ｕ、７ｄは合成されて第２群のポリ
シリコン層７βとなシ、周辺配線部１２では、ポリシリ
コン層７ｕ、７ｄが他のポリシリコン層と合成され第２
群のポリシリコン層７ｒとなシ、ポリシリコンＮＩ７α
、７β、７Ｆは２個のコンタクト穴１（ＩＦ端され、ポ
リシリコン゛“□； 層７αのコンタクト穴はＸ格子９１上、ポリシリコン層
７β、７ｒのコンタクト穴はＸ格子９８上Ｋ ＴｏＤ
ｈポリシリコン７ｒ、７α、７β、７α。
シ、ポリシリコン層７Ｃは第１群のポリシリコン層７ｄ
、ポリシリコン層７ｕ、７ｄは合成されて第２群のポリ
シリコン層７βとなシ、周辺配線部１２では、ポリシリ
コン層７ｕ、７ｄが他のポリシリコン層と合成され第２
群のポリシリコン層７ｒとなシ、ポリシリコンＮＩ７α
、７β、７Ｆは２個のコンタクト穴１（ＩＦ端され、ポ
リシリコン゛“□； 層７αのコンタクト穴はＸ格子９１上、ポリシリコン層
７β、７ｒのコンタクト穴はＸ格子９８上Ｋ ＴｏＤ
ｈポリシリコン７ｒ、７α、７β、７α。
７β・・・・・・、７α、７ｒと交互に配列され、交互
に配列されたポリシリコン層７α、７β、７ｒの各＊２
（ｌａ共１Ｍ０ｙ格子８１”、ｓｌ”、ａｍ”、ｓｌ”
。
に配列されたポリシリコン層７α、７β、７ｒの各＊２
（ｌａ共１Ｍ０ｙ格子８１”、ｓｌ”、ａｍ”、ｓｌ”
。
・・・・・・ ｇｎｌ、 ｇｎｌを有する。
第２図（ａ）の配置に対しては前述のポリシリコン層７
ｕと７ｄの間をつなぐポリシリコン層とで第２群のポリ
シリコン層７βとなる以外は第３図（ｃ）は１３図（ｂ
）と同様である。
ｕと７ｄの間をつなぐポリシリコン層とで第２群のポリ
シリコン層７βとなる以外は第３図（ｃ）は１３図（ｂ
）と同様である。
このような配置によれば任意のＸ方向の配線は館１群と
詑２群の共通ｙ格子を避けて配線するだけで、ｙ方向の
結１１１ｊ！は第１群と第２群のポリシリコン層７（１
，’Ｉβ、７ｒを任意のｙ格子位置からオＩＩ用してＸ
方向の配線に餉まされず形成できる。
詑２群の共通ｙ格子を避けて配線するだけで、ｙ方向の
結１１１ｊ！は第１群と第２群のポリシリコン層７（１
，’Ｉβ、７ｒを任意のｙ格子位置からオＩＩ用してＸ
方向の配線に餉まされず形成できる。
本構成で、ポリシリコン層７α、７β、７ｒの各々のコ
ンタクト穴１ｔ３ｙ格子以上離され（すなわちポリシリ
コン層７α、７β、７ＦをＸ方向の１本以上の配線が横
切り）、勢にポリシリコン７α。
ンタクト穴１ｔ３ｙ格子以上離され（すなわちポリシリ
コン層７α、７β、７ＦをＸ方向の１本以上の配線が横
切り）、勢にポリシリコン７α。
７β、７Ｆが４ｙ格子離れている（２本Ｘ方向の配線が
横切る）ときが有効である。又、ｙ方向の配線に対する
制約を減らすため、Ｘ格子ｇｌ、ｇ＊はなるべく接近し
ている方が良く隣シ合った格子であることが最も望まし
い。
横切る）ときが有効である。又、ｙ方向の配線に対する
制約を減らすため、Ｘ格子ｇｌ、ｇ＊はなるべく接近し
ている方が良く隣シ合った格子であることが最も望まし
い。
第４図は本発明の第２０寮施例を示す平面図である。す
なわち第３図（ａ）のポリシリコン層７ｃ。
なわち第３図（ａ）のポリシリコン層７ｃ。
７ｕ、７ｄを２α以上のコンタクト穴で接続できるよう
Ｋした結合で１例えばポリシリコン層７Ｃと７ｄの共通
ｙ格子は６１１．Ｂ１１．ポリシリコン層７Ｃと７ｄの
それはＢｍｌ、６１ｍにした結合である・これによ、ｉ
ｌｌの実施例よシもつと配線の自由度を上けることがで
きる。
Ｋした結合で１例えばポリシリコン層７Ｃと７ｄの共通
ｙ格子は６１１．Ｂ１１．ポリシリコン層７Ｃと７ｄの
それはＢｍｌ、６１ｍにした結合である・これによ、ｉ
ｌｌの実施例よシもつと配線の自由度を上けることがで
きる。
第５図（ａ）は本発明の第３の実施例を示す部分平面図
、第５図（ｂ）はその配置、構成を示す図である。
、第５図（ｂ）はその配置、構成を示す図である。
基本セル１フ０１部に構成される酸化膜上のポリシリコ
ン層７はコンタクト穴１０のｙ格子８１１゜８１を終端
とし、とのｙ格子Ｂ１１．Ｂｍｌが基本セル１７の境界
線と一致している。この基本セルをＸ格子が９１及び９
ｓ上に前述の第５図（ａ）のポリシリコン７のＸ格子９
を重ねて交互Ｋｌ ７１．１７”・・・・・・１７４の
ように第５図（ｂ）に示すように配列する。仁の２結果
奇数番目のポリシリコン層は第１のポリシリコン層７α
、偶数番目のポリシリコン層は第２のポリシリコン層７
βとなシ、周辺配線部１２のポリシリコンＭＴｉ第３の
ポリシリコンＲＩｉ７ｒと偶数個並べたときは第４のポ
リシリコン層７δ（奇数個並べたときは発生せず）とが
発生する。
ン層７はコンタクト穴１０のｙ格子８１１゜８１を終端
とし、とのｙ格子Ｂ１１．Ｂｍｌが基本セル１７の境界
線と一致している。この基本セルをＸ格子が９１及び９
ｓ上に前述の第５図（ａ）のポリシリコン７のＸ格子９
を重ねて交互Ｋｌ ７１．１７”・・・・・・１７４の
ように第５図（ｂ）に示すように配列する。仁の２結果
奇数番目のポリシリコン層は第１のポリシリコン層７α
、偶数番目のポリシリコン層は第２のポリシリコン層７
βとなシ、周辺配線部１２のポリシリコンＭＴｉ第３の
ポリシリコンＲＩｉ７ｒと偶数個並べたときは第４のポ
リシリコン層７δ（奇数個並べたときは発生せず）とが
発生する。
ポリシリコン層７α、７β、７１．７ａのポリシリコン
層のコンタクト穴はポリシリコンＮ７α。
層のコンタクト穴はポリシリコンＮ７α。
７−はＸ格子９１上、°ポリシリコンＮ７β、７ｒはＸ
格子９ｓ上にあハボリシリコン層は７ｒ。
格子９ｓ上にあハボリシリコン層は７ｒ。
７α、７β、７α、７β、・・・・・・、７β、７ａ又
は７ｒ、７（！、７β、７ａ、７β ｍ−” 、 ７
ｃｔ ｔ ７γと交互に並べられ、交互に並べられたポ
リシリコン層のコンタクト穴は基本セル６１．Ｂ！、・
・・・・・の境界上に７γと７αＩ７αと７β、７βと
７δが共通に形成される。： 以上述べた本発明の蘇１〜第３の実施例はポリシリコン
層であれげど兄なタイプでもよいからゲートポリシリコ
ン層を含んでいてもよい。
は７ｒ、７（！、７β、７ａ、７β ｍ−” 、 ７
ｃｔ ｔ ７γと交互に並べられ、交互に並べられたポ
リシリコン層のコンタクト穴は基本セル６１．Ｂ！、・
・・・・・の境界上に７γと７αＩ７αと７β、７βと
７δが共通に形成される。： 以上述べた本発明の蘇１〜第３の実施例はポリシリコン
層であれげど兄なタイプでもよいからゲートポリシリコ
ン層を含んでいてもよい。
第６図（ｉｚ）は本発明の第４の実施例の基本セルの平
面図、＃Ｌ６図（ｂ）はそのＪ−にでの断面図、第６図
（ｃ）はＬ−Ｍでの断面図である。
面図、＃Ｌ６図（ｂ）はそのＪ−にでの断面図、第６図
（ｃ）はＬ−Ｍでの断面図である。
Ｎ型シリコン基板１上のＰ型ンースドレイン層３で直列
となる２個のＰＭＯ８Ｔのゲートポリシリ−ｔンＪ＠７
’、７” （！：、Ｐ ｆｙ ｘｈ）Ｈ２内（ＤＮＦｍ
ソースドレイン層で直列となる２個のＮＭＯ８Ｔのゲ
ートポリシリコン＆７１．７８が共通で、このゲートｙ
Ｎ ＩＪ ’／ ９ ：ｌンヘ内にポリシーＪ：Ｉ／）
１７”、７”。
となる２個のＰＭＯ８Ｔのゲートポリシリ−ｔンＪ＠７
’、７” （！：、Ｐ ｆｙ ｘｈ）Ｈ２内（ＤＮＦｍ
ソースドレイン層で直列となる２個のＮＭＯ８Ｔのゲ
ートポリシリコン＆７１．７８が共通で、このゲートｙ
Ｎ ＩＪ ’／ ９ ：ｌンヘ内にポリシーＪ：Ｉ／）
１７”、７”。
７１１．７４１かあシ％第３図（ａ）と対比させるとポ
リシリコン層７１が７（，７ａ雪が７１１ 、７１１が
７ｄに対応し、第３図（ｂｌ 、 （Ｃ）の形に並べら
れる。このとき、第２図ｒａｌ 、 （ｂ）のほかに第
７図の形で並べることもできる（同時にポリシリコン旭
７８が７ｃ。
リシリコン層７１が７（，７ａ雪が７１１ 、７１１が
７ｄに対応し、第３図（ｂｌ 、 （Ｃ）の形に並べら
れる。このとき、第２図ｒａｌ 、 （ｂ）のほかに第
７図の形で並べることもできる（同時にポリシリコン旭
７８が７ｃ。
７４８が７Ｌｌ、７４１が７ｄとなる。）。なお、第３
図（ｂ） 、 ｔｃ）においては第３図（ａｔでは簡単
化のために図示しなかった絶縁膜をも含めて起部しであ
る。こ６．、： れらの図を参照すると、このセル部分の輪造がよシｉａ
籟となる。
図（ｂ） 、 ｔｃ）においては第３図（ａｔでは簡単
化のために図示しなかった絶縁膜をも含めて起部しであ
る。こ６．、： れらの図を参照すると、このセル部分の輪造がよシｉａ
籟となる。
第４の実施例でＮＭＯ８ＴがなくてテプレッションＰＭ
Ｏ８Ｔの負荷が別のエリヤにあってもよく。
Ｏ８Ｔの負荷が別のエリヤにあってもよく。
ポリシリコン層７”、７”がなくても、ポリシリコン層
７１１，７富富と同様のものがポリシリコン層７１の左
とな９にあって屯よい。又、２個のトランジスタでなく
１個でも３個以上でもよく、ソースドレイン−のコンタ
クト穴のＸ格°子とポリシリコン層７ｍ１，７１ｍ、又
は７４１，７４１のコンタクト穴のＸ格子と一致してい
てもよい。
７１１，７富富と同様のものがポリシリコン層７１の左
とな９にあって屯よい。又、２個のトランジスタでなく
１個でも３個以上でもよく、ソースドレイン−のコンタ
クト穴のＸ格°子とポリシリコン層７ｍ１，７１ｍ、又
は７４１，７４１のコンタクト穴のＸ格子と一致してい
てもよい。
本発明のＴｈ５の実施例の平面図を第８Ｈ（ａ）に、そ
のＳ−Ｔでの断面図を第８図（ｂ）に、Ｕ−Ｖでの断面
図を第８図（ｃ）に各々示す。
のＳ−Ｔでの断面図を第８図（ｂ）に、Ｕ−Ｖでの断面
図を第８図（ｃ）に各々示す。
菓５図に示す第３の実施例において奇数番目の基本セル
１７’、１７−・・・・・・がＮ型シリコン基板１上の
２ケのＰＭＯ８Ｔのゲートポリシリコ７層７１゜７１の
７１が７α（又は７３が７α）、偶数番目の基本セル１
７”、１７’、・・・・・・はＰウェル層２上の２ケの
ＮＭＯ８Ｔのゲートポリシリコン層７”。
１７’、１７−・・・・・・がＮ型シリコン基板１上の
２ケのＰＭＯ８Ｔのゲートポリシリコ７層７１゜７１の
７１が７α（又は７３が７α）、偶数番目の基本セル１
７”、１７’、・・・・・・はＰウェル層２上の２ケの
ＮＭＯ８Ｔのゲートポリシリコン層７”。
７４の７８が７β（又は７４が７β）として構成される
。
。
本実診例ではゲートポリシリシン層７に、７畠を可訃な
限シ短かくして配置すればしきつめ型の０ＭＯ８タイプ
マスタースライス構造となり、基本セルの集積度を大幅
に上けることができる。なお本実施例においても、その
断面図は第６図の場合と同様に、平面図で図示省略した
絶縁膜まで示しである。
限シ短かくして配置すればしきつめ型の０ＭＯ８タイプ
マスタースライス構造となり、基本セルの集積度を大幅
に上けることができる。なお本実施例においても、その
断面図は第６図の場合と同様に、平面図で図示省略した
絶縁膜まで示しである。
本例では２個のトランジスタ構成としたが１個でも３個
以上でもよい。又、ポリシリコン層の代りにＭｏ、Ｖｖ
、Ａ／ＩＩ＃の導電膜にして、配線のアルミニウムとの
２Ｎ構造にしてもよい０以上述べたように本発明によれ
ば配線の自由度を上げレイアウトが簡単になシ、内部配
線の引き回しが々〈なシ、配線長の減少による特性の向
上、実効集積度の向上、レイアウト工数の低下、ゲイジ
タイズミスの減少、基本セル集積度の向上轡の長所を得
る。
以上でもよい。又、ポリシリコン層の代りにＭｏ、Ｖｖ
、Ａ／ＩＩ＃の導電膜にして、配線のアルミニウムとの
２Ｎ構造にしてもよい０以上述べたように本発明によれ
ば配線の自由度を上げレイアウトが簡単になシ、内部配
線の引き回しが々〈なシ、配線長の減少による特性の向
上、実効集積度の向上、レイアウト工数の低下、ゲイジ
タイズミスの減少、基本セル集積度の向上轡の長所を得
る。
第１図は従来のＣＭＯ８タイプマスタースライス方式Ｌ
ＳＩの基本セルの平面図、第２図は基本セルの配列の様
子を示す図、第３図（ａ）は本発明の第１の実施例を説
明するための基本セルの１部を示す平面図、第３図（ｂ
） 、 （ｃ）はその配列の様子を示す図、［４図は本
発明の第２の実施例を説明するための基本セルの１部を
示す平面図゛、第５図（１）は本発明の第３の実施例を
説明するための基本セルの１部分を示す平面図、第５図
ｔｂ）はその配列図、第６図（ａ）は本発明の第４の実
施例を説明するための基本セルの一例を示す平面図、第
６図（ｂ）、 （ｃ）は各々第６図（ａ）のＪ−に、Ｌ
−ＭＫ沿った断面図。 ＃！７図は第６図（ａ）の基本セル配列の別の例を示す
図、第８図（ａ）は本発明の第５の実施例を説明するた
めの基本セル及びその配列の一例を示す平面図、第８図
（ｂ） 、 （ｃ）は各々第８図（ａ）の８−Ｔ 、Ｕ
−ＶＫ沿りた断面図、である。 なお図において、１・・・・・・Ｎ型シリコン基板、２
・・・・・・Ｐウェル層、３・・・・・・Ｐ ソースド
レイン層、４・・・・・・Ｎ＋ソースドレイン層、５・
・・・・・Ｎ＋サブストレートコンタクト鳩、６・・・
・・・Ｐ＋サブストレートコンタクト層、７・・・・・
・ポリシリコン層、８・・・・・・ｙ格子、９・・・・
・・Ｘ格子、１０・・・・・・コンタクト穴、１１・・
・・・・入出力バッファ一部、１２・・・・・・周辺配
線部、１５・・・・・・内部配線部、１６・・・・・・
チップ、１７・・・・・・基本セル、１８・・・・・・
フィールド絶縁膜、１９・・・・・・ゲート絶縁膜、２
０・・・・・・層間絶縁膜、１００・・・・・・ＶＤＤ
＃％２００・・・・・・ＶＢ Ｂ １１１ ＊ である
。 ′Ｕ 第１図 第３図 （ｂ） （Ｃ） ’１５ｓ 図 （ｂ）躬６図 ￥７図
ＳＩの基本セルの平面図、第２図は基本セルの配列の様
子を示す図、第３図（ａ）は本発明の第１の実施例を説
明するための基本セルの１部を示す平面図、第３図（ｂ
） 、 （ｃ）はその配列の様子を示す図、［４図は本
発明の第２の実施例を説明するための基本セルの１部を
示す平面図゛、第５図（１）は本発明の第３の実施例を
説明するための基本セルの１部分を示す平面図、第５図
ｔｂ）はその配列図、第６図（ａ）は本発明の第４の実
施例を説明するための基本セルの一例を示す平面図、第
６図（ｂ）、 （ｃ）は各々第６図（ａ）のＪ−に、Ｌ
−ＭＫ沿った断面図。 ＃！７図は第６図（ａ）の基本セル配列の別の例を示す
図、第８図（ａ）は本発明の第５の実施例を説明するた
めの基本セル及びその配列の一例を示す平面図、第８図
（ｂ） 、 （ｃ）は各々第８図（ａ）の８−Ｔ 、Ｕ
−ＶＫ沿りた断面図、である。 なお図において、１・・・・・・Ｎ型シリコン基板、２
・・・・・・Ｐウェル層、３・・・・・・Ｐ ソースド
レイン層、４・・・・・・Ｎ＋ソースドレイン層、５・
・・・・・Ｎ＋サブストレートコンタクト鳩、６・・・
・・・Ｐ＋サブストレートコンタクト層、７・・・・・
・ポリシリコン層、８・・・・・・ｙ格子、９・・・・
・・Ｘ格子、１０・・・・・・コンタクト穴、１１・・
・・・・入出力バッファ一部、１２・・・・・・周辺配
線部、１５・・・・・・内部配線部、１６・・・・・・
チップ、１７・・・・・・基本セル、１８・・・・・・
フィールド絶縁膜、１９・・・・・・ゲート絶縁膜、２
０・・・・・・層間絶縁膜、１００・・・・・・ＶＤＤ
＃％２００・・・・・・ＶＢ Ｂ １１１ ＊ である
。 ′Ｕ 第１図 第３図 （ｂ） （Ｃ） ’１５ｓ 図 （ｂ）躬６図 ￥７図
Claims (2)
- （１）基板上のあらかじめ定められた位置に規則的に素
子が配置され、該素子のうち所望な素子に配線を接続し
て回路を構成するマスタースライス半導体集積回路装置
において、前記素子領域に延在し端部に少なくと４第１
の接続部が設けられた第１の配線と、端部に少なくとも
第２の接続部が設けられた第２の配線とが形成され、前
記第１の接続部と前記第２の接続部とが前記第１の配線
に対して直角方向の一直線上に配置され、かつ前記第１
の配線と前記第２の配線とが各々平行で互いに前記−直
Ｉｌを中心として反対方向に延在していることをＩ！＃
徴とするマスタースライス半導体集積回路装置。 - （２）基板上のあらかじめ定められた位置に規則的に素
子が配置され、核素子のうち所望な素子に配線を接続し
て回路を構成するマスタースライス半導体集積回路装置
において、前記素子領域に延在し少なくともフィールド
領域に第１の接続部が設けられた第１の配線と、該第１
の配線が設けられない前記素子領域に延在し少なくとも
前記第１の接続部が設けられた前記フィールド領域に第
２の接続部が設けられた第２の配線が形成され、前記第
１の接続部生第２の接続部とが前記第１の配線に対して
直角方向の一直線上に形成されていることを特許とする
マスタースライス半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430181A JPS5874052A (ja) | 1981-10-29 | 1981-10-29 | マスタ−スライス半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430181A JPS5874052A (ja) | 1981-10-29 | 1981-10-29 | マスタ−スライス半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5874052A true JPS5874052A (ja) | 1983-05-04 |
| JPH0140499B2 JPH0140499B2 (ja) | 1989-08-29 |
Family
ID=15976266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430181A Granted JPS5874052A (ja) | 1981-10-29 | 1981-10-29 | マスタ−スライス半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5874052A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943548A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6119146A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPS62248237A (ja) * | 1986-02-06 | 1987-10-29 | ノ−ザン・テレコム・リミテツド | 集積回路チツプ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
| JPS56108242A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Master slice semiconductor device |
-
1981
- 1981-10-29 JP JP17430181A patent/JPS5874052A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
| JPS56108242A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Master slice semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943548A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0135501B2 (ja) * | 1982-09-06 | 1989-07-25 | Hitachi Seisakusho Kk | |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPH0520910B2 (ja) * | 1983-08-26 | 1993-03-22 | Fujitsu Ltd | |
| JPS6119146A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPS62248237A (ja) * | 1986-02-06 | 1987-10-29 | ノ−ザン・テレコム・リミテツド | 集積回路チツプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0140499B2 (ja) | 1989-08-29 |
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