JPS6047441A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS6047441A
JPS6047441A JP58155005A JP15500583A JPS6047441A JP S6047441 A JPS6047441 A JP S6047441A JP 58155005 A JP58155005 A JP 58155005A JP 15500583 A JP15500583 A JP 15500583A JP S6047441 A JPS6047441 A JP S6047441A
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channel transistor
gate electrode
transistors
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佐藤　眞司
Gensuke Goto
後藤　源助
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    • H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、マスク・スライス方式を適用して作成される
半導体集積回路（ＬＳＩ）の改良に関する。
従来技術と問題点 マスク・スライス方式は、一つの半導体チップ中に複数
のトランジスタや抵抗からなる基本セルを予め大量に形
成したセル・ブロックを作成しておき、必要品種に応じ
て配線マスクを作成し、その配線マスクを用いてトラン
ジスタや抵抗間を接続する加工を施して所望の動作をす
るＬＳＩを完成させるものである。
第１図はマスク・スライス方式を適用して形成した一般
的なＬＳＩのパターンを表わす要部平面図である。
図から判るように、チップの周辺部にパッドＰＤの領域
と入力／出力（Ｉｌｏ）用セルＩＯＣの為のバルク・パ
ターンの領域とが存在し、その内側に基本セルを縦方向
に連ねて形成した基本セル列ＢＬＩ、ＢＬ２・・・・Ｂ
Ｌｎが間隔をおいて並べられている。尚、基本セル列間
は配線領域となる。
第２図は第１図に於いて基本セル列を構成している基本
セルを具体的なバルク・パターンとして表わした要部平
面図である。
図に於いて、■はｎ型不純物拡散領域、２ばｎ型不純物
拡散領域、３Ｇ１及び３Ｇ２は多結晶シリコン・ゲート
電極、４ＣＮはｎ型基板コンタクト・パターン、４ＣＰ
はｎ型基板コンタクト・パターン、ＱＰＩ及びＱＰ２は
ｎチャネル・トランジスタ、ＱＮＩ及びＱＮ２はｎチャ
ネル・トランジスタをそれぞれ示している。尚、ｎ型不
純物拡散領域１はｎチャネル・トランジスタＱＰＩ及び
ＱＰ２のソース領域或いはドレイン領域を構成するもの
である、そして、ｎ型不純物拡散領域２はｎチャネル・
トランジスタＱＮＩ及びＱＮ２のソース領域或いはドレ
イン領域を構成するものであ第３図は第２図に関して説
明した基本セルの要部等価回路図である。
図に於いて、ＱＰＩ及びＱＰ２はｎチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタを
それぞれ示している。
さて、前記説明した基本セルを用いて回路を構成するに
は、或基本セル列に於いて縦に並ぶ基本セルのうちの所
要間を以てユニット・セルと呼ばれる小規模な回路、例
えば２人力ＮＡＮＤ回路、２人力ＮＯＲ回路、フリップ
・フロップ回路などを構成し、それ等を基本セル列間に
在る配線領域にアルミニウム（Ａｊｌり配線を２層に亙
り形成することに依り接続して完成するものである。
ところで、第２図及び第３図に関して説明した基本セル
は、２人力ＮＡＮＤ或いは２人力ＮＯＲ等の論理回路を
作成する場合には有効であるが、ＲＡＭ　（ｒａｎｄｏ
ｍ　ａｃｃｅｓｓ　ｍｅｍ。
ｒｙ）、トランスミッション・ゲート回路、クロックド
　（ｃｌｏｃｋｅｄ）ゲート回路、（Ｃ２ＭＯＳ回路）
等の回路を構成する場合は、多数を必要としたり、余剰
トランジスタが生じたりする欠点がある。
例えば’、ＲＡＭセルを形成するには、前記基本セルで
は４１１１ｊを必要とし、しかも、使用しないトランジ
スタが６個も生ずる。また、トランスミッション・ゲー
ト回路を形成する場合、前記基本セルでは、常に２個の
組でしか作れなかったので、必要でないトランスミッシ
ョン・ゲートが作成されてしまうことが多く、無駄であ
った。更にまた、クロックド・ゲート回路を形成する場
合では、前記基本セルを２ＩＩｌｉ！必要とし、そして
、そこに含まれるトランジスタのうち半分は使用される
ことなく余剰のものとな９てしまう。
発明の目的 本発明は、前記の如きマスク・スライス方式を適用して
製造されるＬＳＩを構成する為の基本セルに改良を加え
、従来可能であったＮＡＮＤ或いはＮＯＲ等の論理回路
の作製は勿論のこと、ＲＡＭ、トランスミッション・ゲ
ート回路、クロソクド・ゲート回路等を少ない基本セル
数で容易に構成することができるように、また、余剰ト
ランジスタが生じないようにし、従来技術に依る場合に
比較して、占有面積を少なくしようとするものである。
発明の構成 本発明の半導体集積回路では、チャネルが一方向に並ぶ
ように配列され且つゲート電極の引き出し部分はソース
領域或いはドレイン領域の周囲を外方に迂回してそのゲ
ート電極と略平行になるまで延在された２個のｎチャネ
ル・トランジスタを有してなるｎチャネル・トランジス
タ領域、チャネルが一方向に並ぶように配列され且つゲ
ート電極の引き出し部分はソース領域或いはドレイン領
域の周囲を外方に迂回してそのゲート電極と略平行にな
るまで延在された２個のｎチャネル・トランジスタを有
してなると共に前記ｎチャネル・トランジスタ領域と平
行して配設されたｎチャネル・トランジスタ領域のそれ
ぞれを備えた基本セルが含まれてなることを基本構成と
し、また、チャネルが一方向に並ぶように配列され且つ
ゲート電極の引き出し部分はソース領域或いはドレイン
領域の周囲を外方に迂回してそのゲート電極と略平行に
なるまで延在された２個のｎチャネル・トランジスタを
有してなる第１のｎチャネル・トランジスタ領域、チャ
ネルが一方向に並ぶように配列され且つゲート電極の引
き出し部分はソース領域或いはドレイン領域の周囲を外
方に迂回してそのゲート電極と略平行になるまで延在さ
れた２個のｎチャネル・トランジスタを有してなると共
に前記第１のｎチャネル・トランジスタ領域と平行して
配設された第１のｎチャネル・トランジスタ領域、前記
第１のｎチャネル・トランジスタ領域に並設されソース
領域或いはドレイン領域を共有する２（固のｐチャネル
（或いはｎチャネル）トランジスタを有してなる第２の
ｎチャネル（或いはｎチャネル）トランジスタ領域、前
記第１のｎチャネル・トランジスタ領域に並設されソー
ス領域或いはドレイン領域を共有する２個のｎチャネル
（或いはｎチャネル）トランジスタを有してなる第２の
ｎチャネル（或いはｎチャネル）トランジスタ領域のそ
れぞれを備えた基本セルが含まれてなる構成を採ること
に依り、従来の基本セルで有効に形成することができた
ＮＡＮＤ或いはＮＯＲなどの論理回路は勿論のこと、Ｒ
ＡＭ、トランスミッション・ゲート回路、クロックド・
ゲート回路□　なども少ない基本セル数で、しかも、余
剰トランジスタが生じない状態で構成することができ、
従って、それ等を小さな占有面積で実現することが可能
となる。
発明の実施例 第４図は本発明に適用する基本セルの一実施例を具体的
なバルク・パターンとして表した要部平面図である。
図に於いて、ＱＰＩＩ、ＱＰ１２．ＱＰ１３゜ＱＰ１４
はｎチャネル・トランジスタ、ＱＮＩＩ。
ＱＮＩ　２．ＱＮＩ　３．ＱＮＩ　４はｎチャネル・ト
ランジスタ、１１，１２．１３はｐ型不純物拡散領域、
１４，１５．１６はｎ型不純物拡散領域、１７．１８，
１９．２０はｎチャネル・トランジスタＱＰ　１１−Ｑ
Ｐ　１４の多結晶シリコン・ゲート電極、１７Ａ及び１
８Ａは多結晶シリコン・ゲート電極１７及び１８の引き
出し部分、２１，２２．２３．２４はｎチャネル・トラ
ンジスタＱＮ１１〜ＱＮ１４の多結晶シリコン・ゲート
電極、２１Ａ及び２２Ａは多結晶シリコン・ゲート電極
２１及び２２の引き出し部分、２５はｎ型基板コンタク
ト領域、２６はｎ型基板コンタクト領域、ＲＰＩは第１
のｎチャネル・トランジスタ領域、ＲＰ２は第２のｎチ
ャネル・トランジスタ領域、ＲＮＩは第１のｎチャネル
・トランジスタ領域、ＲＮ２は第２のｎチャネル・トラ
ンジスタ領域をそれぞれ示している。尚、ｐ型不純物拡
散領域１１はｎチャネル・トランジスタＱＰｉｌの、ｐ
型不純物拡散領域１２はｎチャネル・トランジスタＱＰ
１２の、ｐ型不純物拡散領域１３はｎチャネル・トラン
ジスタＱＰ１３及びＱＰ１４のそれぞれのソース領域或
いはドレイン領域を構成し、ｎ型不純物拡散領域１４は
ｎチャネル・トランジスタＱＮＩＩの、ｎ型不純物拡散
領域１５はｎチャネル・トランジスタＱＮ１２の、ｎ型
不純物拡散領域１６はｎチャネル・トランジスタＱＮ１
３及びＱＮ１４のそれぞれのソース領域或いはドレイン
領域を構成するものである。また、ｎチャネル・Ｉ−ラ
ンリスタＱＰ　１３及びＱＰ１４とｎチャネル・Ｉ・ラ
ンリスタＱＮ１３及びＱＮ１４との位置を反対にしても
良い。
第５図は第４図に示した基本セルの要部等価回路図であ
り、第４図に関して説明した部分と同部分は同記号で指
示しである。
第４図及び第５図に関して説明した本発明に於ける基本
セルと第２図及び第３図に関して説明した従来の基本セ
ルと比較した場合の主たる相違点は、ｎチャネル・トラ
ンジスタＱＰＩＩ、ＱＰＩ２或いはｎチャネル・トラン
ジスタＱＮＩＩ、ＱＮ１２それぞれが全て独立している
こと、トランジスタＱＰＩＬ、ＱＰ１２．ＱＮ１１．Ｑ
Ｎ１２に於けるゲート電極引き出し部分１７Ａ、１８Ａ
。
２１Ａ、２２Ａがソース領域或いはドレイン領域を外方
に迂回してそれぞれのゲート電極１７．１８．２１．２
２に略平行になるまで延在していること、第１のｎチャ
ネル・トランジスタ領域ＲＰ１の外側方に第２のｎチャ
ネル・トランジスタ領域ＲＰ２が、また、第１のｎチャ
ネル・トランジスタ領域ＲＮＩの外側方に第２のｎチャ
ネル・トランジスタ領域ＲＮ２がそれぞれ付加されてい
ること、等である。
次に、前記第４図及び第５図に関して説明した基本セル
を用いて種々の回路を構成する場合を例示して解説する
。
第６図は２人力ＮＡＮＤ回路を構成した場合のバルク・
パターンを表わす要部平面図であり、第４図及び第５図
に関して説明した部分と同部分は同記号で指示しである
。
図に於いて、Ｌ　Ａは第１層目の７Ｂ配線（実線ニー−
））、ＮＡは第１層目のＡｌ配線ＬＡと半導体基板との
コンタクト部分（白丸：○）、Ａ１及びＡ２は入力信号
、Ｘは出力信号、ＶＤＤは正側電源レベル、ＶＳＳは接
地側電源レベルをそれぞれ示している。
第７図は第６図に示した実施例の要部等価回路図であり
、第６図に関して説明した部分と同部分は同記号で指示
しである。
図から判るように、本実施例では、基本セルの中央部分
を使用して２人力ＮＡＮＤ回路を構成しである。この場
合、破線で示しである第２のｎチャネル・トランジスタ
領域Ｒ，Ｐ２及び第２のｎチャネル・トランジスタ領域
ＲＮ２は使用されないが、その部分をセル同志の配線領
域として使用することができるから無駄になることはな
い。
第６図及び第７図に関して前記説明したところから、本
発明に於ける基本セルが従来の基本セルと同様に２人力
ＮＡＮＩ）回路などを構成できることが理解されよう。
さて、ここで、本発明に於ける基本セルを、第８図に示
されているように、ａ、ｂ、ｃの各部分に分けて検討し
て見よう。
部分ａ、ｂでは、図の上下方向にソース領域或いはドレ
イン領域と多結晶シリコン・ゲート電極が規則的に配列
された構造になっている。
このような構造を採ると、第１図に示したような基本セ
ル列上で、大きなユニット・セルを作成することが容易
になる。
一般に、ユニット・セルは、２人力ＮＡＮＤ回路や２人
力ＮＯＲ回路を基本セル列上にＡｎ配線を施すことに依
って作成し、更に、それ等相互を結ぶＡＩ！、配線も基
本セル列上からできる限り逸脱しないように形成される
。
従って、多数の基本セルを必要とする規模が大きいユニ
ット・セルを構成するには、ユニット・セル内のザブ・
ブロック同志の配線が多くなり、設計は甚だ厄介である
。
然し乍ら、本発明に於ける基本セルでは、ザブ・ブロッ
クである２人力ＮＡＮＤ回路或いは２人力ＮＯＲ回路に
ついては第８図に見られる部分Ｃで作成することができ
、また、サブ・ブロック同志の配線も近接しているよう
な場合に於いては部分Ｃに含めることが可能である。そ
して、大きなユニット・セルを構成する場合のサブ・ブ
ロック同志の多くの配線を形成するには部分ａ及びｂを
有効に使用することができる。即ち、部分ａ及びｂに於
いては、各トランジスタの多結晶シリコン・ゲート電極
、ソース領域、ドレイン領域が規則的に並んだ構造にな
っているから、配線としてはＡβ配線を図の上下に形成
するだけで良く、基本セルのバルク・パターンに由来す
る特別な配慮は全く必要とせず、また、同程度の配線で
あれば、必要な縦方向のチャネル数は少なくて済むもの
である。これを第９図及び第１０図を参照しつつ説明し
よう。
第９図及び第１０図は何れも基本セル列の右側部分を表
わすバルク・パターンの要部平面図であり、第９図は本
発明に於ける基本セルを用いた場合、第１０図は従来に
於ける基本セルを用いた場合をそれぞれ示している。
図に於いて、矢印は縦方向の使用チャネルを表わしてい
る。従って、同じ配線を施す場合に於いて、第９図では
チャネル数は３であり、第１０図では４であることが判
る。尚、同一プロセスで作成した場合、本発明に於ける
基本セルは従来の基本セルに比較して縦方向の長さが少
し大きくなるが、これは、本発明に於ける基本セルでは
各１−ランジスタが分離され“ζいる為であり、前記説
明した内容に関しては同一の大きさで実現できる。
即ち、本発明に於ける基本セルが、従来のそれに比較し
て大きくなった原因は、トランジスタのソース領域及び
ドレイン領域を分離した為であって、ゲート電極を迂回
させたことに依るものではない。従って、ソース領域及
びドレイン領域の分離をせずに、ゲート電極の迂回のみ
を行なえば、前記したような利点があり、しかも、大き
さは変りないものにすることができるのである。
前記説明から判るように、従来の基本セルで実現可能で
あった回路であっても、本発明に於りる基本セルを適用
すれば、より良いパターンで実現することができる。
次に、従来の基本セルで構成するには問題があったＲＡ
Ｍを本発明に於ける基本セルで構成する場合について説
明する。
第１１図はＲＡＭを構成した場合のバルク・パターンを
表わす要部平面図であり、第４図乃至第１０図に関して
説明した部分と同部分は同記号で指示しである。
図に於いて、ＬＢは第２層目のＡｊ！配線（破線：　−
−＞　、ＮＢは第１層目のＡＡ配線ＬＡと第２層目のＡ
Ａ配線ＬしＢとのコンタクト部分（二重丸：◎）、Ｄｉ
は入力データ信号、σ了は反転入力データ信号、テアは
反転出力データ信号、ＷＲＤは読み出しワード線、ＷＷ
は書き込みワード線、ＱＰＩＩ’、ＱＰ１２’、ＱＰ１
３’、ＱＰ１４’は他の基本セル列に属している基本セ
ルに於けるｎチャネル・トランジスタ、ＲＰＩ′は他の
基本セル列に属している基本セルに於＆Ｊる第１のｎチ
ャネル・トランジスタ領域、ＲＰ２’は他の基本セル列
に属している基本セルの第２のｎチャネル・トランジス
タ領域をそれぞれ示している。　第１２図は第１１図に
示した実施例の要部等価回路図であり、第４図乃至第１
１図に関して説明した部分と同部分は同記号で指示しで
ある。
図に於いて、ＩＮＶＩ及びＩＮＶ２はインバータを示し
ている。
図から判るように、この回路では、相隣る基本セルの半
分宛を用いて１ビット分のＲＡＭセルを構成するもので
あり、インバータＩＮＶＩ及びＩＮＶ２はｎチャネル・
トランジスタＱＰ１３′。
ＱＰ１４’及びｎチャネル・トランジスタＱＮＩ３、Ｑ
Ｎ１４で構成され、無駄は全く生しない。
第１３図はトランスミッション・ゲート回路を構成した
場合のバルク・パターンを表わす要部平面図であり、第
４図乃至第１２図に関して説明した部分と同部分は同記
号で指示しである。
図に於いて、Ａは入力信号、Ｘは出力信号、ＣＫはクロ
ック信号、Ｃ玉は反転クロック信号をそれぞれ示してい
る。
第１４図は第１３図に示した実施例の要部等価回路図で
あり、第４図乃至第１３図に関して説明した部分と同部
分は同記号で指示しである。
図示されたところから明らかなように、Ｉ・ランスミッ
ション・ゲート回路を構成するには、第１のｎチャネル
・トランジスタ領域ＲＰＩに於りるｎチャネル・トラン
ジスタの１個、例えばＱＰＬｌと、第１のｎチャネル・
トランジスタ領域ＲＮ１に於けるｎチャネル・トランジ
スタの１個、例えばＱＮＩＩを用いて構成することがで
き、この実施例でも、トランスミッション・ゲート回路
が必要な数だけ無駄なく形成できることが理解できよう
。
第１５図はクロックド・ゲート回路を構成した場合のバ
ルク・パターンを表わす要部平面図であり、第４図乃至
第１４図に関して説明した部分と同部分は同記号で指示
しである。
第１６図は第１５図に示した実施例の要部等価回路図で
あり、第４図乃至第１５図に関して説明した部分と同部
分は同記号で指示しである。
この場合は、第１のｎチャネル・トランジスタ領域ＲＰ
Ｉ及び第１のｎチャネル・トランジスタ領域ＲＮＩに含
まれる４個のトランジスタを用いて構成することができ
る。因に、従来の基本セルを用いてクロックド・ゲート
回路を構成するには２個を必要とする。
尚、前記各実施例では、ゲート電極に多結晶シリコンを
用いた場合について説明したが、これ以外にも、例えば
高融点金属シリサイドなども使用することができる。
発明の効果 本発明に依る半導体集積回路では、チャネルが一方向に
並ぶように配列され且つゲート電極の引き出し部分はソ
ース領域或いはドレイン領域の周囲を外方に迂回してそ
のゲート電極と略平行になるまで延在された２個のｎチ
ャネル・トランジスタを有してなるｎチャネル・トラン
ジスタ領域、チャネルが一方向に並ぶように配列され且
つゲート電極の引き出し部分はソース領域或いはドレイ
ン領域の周囲を外方に迂回してそのデーｌ−電極と略平
行になるまで延在された２個のｎチャネル・トランジス
タ領域と平行して配設されたｎチ→・ネル・トランジス
タ領域からなる基本セルが含まれてなることを基本構成
とし、また、この基本構成に、前記ｎチャネル・トラン
ジスタ領域に並設されソース領域或いはドレイン領域を
共有する２個のｎチャネル（或いはｎチャネル）トラン
ジスタを育してなる第２のｎチャネル（或いはｎチャネ
ル）トランジスタ領域、前記ｎチャネル・トランジスタ
領域に並設されソース領域或いはドレイン領域を共有す
る２個のｎチャネル（或いはｎチャネル）トランジスタ
を有してなる第２のｎチャネル（或いはｎチャネル）ト
ランジスタ領域を備えた基本セルを含んだ構成を加える
ことに依り、従来の基本セルで都合良く作成できた２人
力ＮＡＮＤ回路や２人力ＮＯＲ回路は勿論のこと、ＲＡ
Ｍ、トランスミッション・ゲート回路、クロックド・ゲ
ート回路も容易に構成することができ、そして、前記基
本セルを配列した基本セル列に於いてユニット・セルを
構成する場合、前記各トランジスタに於けるソース領域
、ドレイン領域、ゲート電極の配列及びパターンが適切
である為、配線のチャネル数が少なくて済み、しかも、
使用しないトランジスタが生じ°ζも、そ９部分を他の
配線を形成する領域として使用することができる等多様
な使い方をすることができ、また、余剰のトランジスタ
が発生することは殆どない。
【図面の簡単な説明】
第１図はゲート・アレイの要部平面図、第２図は従来の
基本セルのバルク・パターンを表わす要部平面図、第３
図は第２図に示した基本セルの要部等価回路図、第４図
は本発明に於ける基本セルのバルク・パターンを表わす
要部平面図、第５図は第４図に示した基本セルの要部等
価回路図、第６図は２人力ＮＡＮＤ回路のバルク・パタ
ーンを表わす要部平面図、第７図は第６図に示した２人
力Ｎ　Ａ　Ｎ　Ｄ回路の要部等価回路図、第８図は第４
図に示した基本セルの利用方法を説明する為の要部平面
図、第９図及び第１０図は基本セル列に於ける配線のチ
ャネル数を説明する為のバルク・パターンを表わす要部
平面図、第１１図はＲＡ、Ｍを構成した場合のバルク・
パターンを表わす要部平面図、第１２図は第１１図に示
した実施例の要部等価回路図、第１３図はトランスミッ
ション・ゲート回路を構成した場合のバルク・パターン
を表わす要部平面図、第１４図は第１３図に示した実施
例の要部等価回路図、第１５図はクロックド・ゲート回
路を構成した場合のバルク・パターンを表わす要部平面
図、第１６図は第１５図に示した実施例の要部等価回路
図である。 図に於いて、ＱＰＩ　１．ＱＰ１’２．ＱＰＩ３゜ＱＰ
Ｉ４はｐチャネル・トランジスタ、ＱＮＩＩ。 ＱＮＩ　２．ＱＮｌ、３．ＱＮＩ　４はｎチャネル・ト
ランジスタ、ＬＬ　１２．１３はｐ型不純物拡散領域、
１４．１５．１６はｎ型不純物拡散領域、１７．１８，
１９．２０はｐチャネル・トランジスタＱＰＩＩ〜ＱＰ
１４に於ける多結晶シリコン・ゲート電極、１７Ａ及び
１８Ａは多結晶シリコン・ゲート電極１７及び１８の引
き出し部分、２１．２２，２３．２４はｎチャネル・ト
ランジスタＱＮＩＩ〜ＱＮ１４に於ける多結晶シリコン
・ゲート電極、２１Ａ及び２２Ａは多結晶シリコン・ゲ
ート電極２１及び２２の引き出し部分、２５はｎ型基板
コンタクト領域、２６はｐ型基板コンタクト領域、ＲＰ
Ｉは第１のｐチャネル・トランジスタ領域ｎ域、ＲＰ２
は第２のＤ　＋ｈネル・トランジスタ領域、ＲＮＩは第
１のｎチャネル・１−ランリスタ領域、ＲＮ２は第２の
ｎチャネル・トランジスタ領域、ＬＡは第１層目のＡβ
配線、ＬＢは第２層目のＡβ配線、ＮＡは第１層目のＡ
ｊ２配線ＬＡと半導体基板とのコンタクト部分、ＮＢは
第１Ｎ目のＡＩ！、配線ＬＡと第２層目のＡ７！配線Ｌ
Ｂとのコンタクト部分、Ａ、Ａｉ、Ａ２は入力信号、Ｘ
は出力信号、ＶＤＤは正側電源レベル、ＶＳＳは接地側
電源レベル、ａ、ｂ、ｃは基本セルの各部分、Ｄｉは入
力データ信号、Ｄｉは反転入力データ信号、■τは反転
出力データ信号、ＷＲＤは読み出しワード線、ＷＷは書
き込みワード線、ＱＰＩＩ’、ＱＰ１２′、ＱＰ１３’
、ＱＰ１４′は他の基本セル列に属する基本セルのｐチ
ャネル・トランジスタ、ＲＰＩ’は他の基本セル列に属
する基本セルの第２のｐチャネル・トランジスタ領域、
■ＮＶＩ及びＩＮＶ２はインパーク、ＣＫはクロック信
号、ＣＫは反転クロック信号である。 第１図 第２図 Ｑ白２０〜２ 第３図 第４図 一一−Ｙ−一　−一一ν−−ノ ＲＰ２　ＲＰＩ　ＲＮＩ　ＲＮ２ 第５図 第７図 第８図 第９図　第１０図 第１１図 第１２図 第１３図 第１４図 第１５図 第１６図 手続′ネ甫正宿： 昭和５９年７り／３日 特許庁長官、志　賀　学　殿 （特許庁審査官　殿） １　事件の表示 昭和５８年特許願第１５５００５号 ２　発明の名称 半導体集積回路 ３　補正をする者 事件との関係　特許出願人 住　所　神奈川県用崎市中原区上小田中１０１５番地名
称（５２２）富士通株式会社 代表者　山　本　卓　眞 ４　代理人 住　所　東京都港区虎ノ門−丁目２０番７号６　補正の
対象　明細書の特許請求の範囲、発明の詳細な説明の欄 ７　補正の内容　別紙の通り （１）特許請求の範囲の記載を、 １襄れ工粒本ことを特徴とする半導体集積回路。 （２）チャネルが一方向に並ぶように配列され且つゲー
ト電極の引き出し部分はソース領域或いはドレイン領域
の周囲を外方に迂回してそのゲート電極と略平行になる
まで延在された２個のｐチャネル・トランジスタを有し
てなる第１のｐチャネル・トランジスタ領域、チャネル
が前記一方向と同方向に並ぶように配列され且つゲート
電極の引き出し１部分はソース領域或いはドレイン領域
の周囲を外方に迂回してそのゲート電極と略平行になる
まで延在された２個のｎチャネル・トランジスタを有し
てなると共に前記第１のｐチャネル・トランジスタ領域
と平行して配設された第１のｎチャネル・トランジスタ
領域、前記第１のｎチャネル・トランジスタ領域に並設
されソース領域或いはドレイン領域を共有する２個のｎ
チャネル（或い畔ｎチャネル）トランジスタを有してな
る第２のｎチャネル（或いはｎチャネル）トランジスタ
領域、前記第１のｎチャネル・トランジスタ領域に並設
されソース領域或いはドレイン領域を共有する２個のｎ
チャネル（或いはｎチャネル）トランジスタを有してな
る第２のｎチャネル（或いはｎチャネル）トランジスタ
領域のそれぞれを備えた基本セルが含まれてなることを
特徴とする半導体集積回路。ｊ、 と補正する。 （２）明細書第７頁第７行乃至２０行の記載を、［本発
明の半導体集積回路では、ゲート電極の一端が複数個所
で配線と接続できるように延長されたゲート電極引き出
し部分を有するＭｏＳトランジスタを含む基本セルを複
数個具備し、それぞれのゲート電極引き出し部分は、各
基本セル内のＭＯＳトランジスタのソース或いはドレイ
ン領域と直線配線で接続できるように配置されているこ
とを基本構成とし、また、チャ」、 と補正する。 （３）同第２０頁第６行乃至第１８行の記載を、［本発
明に依る半導体集積回路では、ゲート電極の一端が複数
個所で配線と接続できるように延長されたゲート電極引
き出し部分を有するＭＯ３＋−ランリスタを含む基本セ
ルを複数個具備し、それぞれのゲート電極引き出し部分
は、各基本セル内のＭｏＳトランジスタのソース或いは
ドレイン領域と直線配線で接続できるように！［！置さ
れていることを基本構成とし、また、この基本構成１、
と補正する。

Claims (2)

    【特許請求の範囲】
  1. （１）チャネルが一方向に並ぶように配列され且つゲー
    ト電極の引き出し部分はソース領域或いはドレイン領域
    の周囲を外方に迂回してそのゲート電極と略平行になる
    まで延在された２個のｎチャネル・トランジスタを有し
    てなるｎチャネル・トランジスタ領域、チャネルが前記
    一方向と同方向に並ぶように配列され五つゲート電極の
    引き出し部分はソース領域或いはドレイン領域の周囲を
    外方に迂回してそのゲート電極と略平行になるまで延在
    された２個のｎチャネル・トランジスタを有してなると
    共に前記ｎチャネル・トランジスタ領域と平行して配設
    されたｎチャネル・トランジスタ領域のそれぞれを備え
    た基本セルが含まれてなることを特徴とする半導体集積
    回路。
  2. （２）チャネルが一方向に並ぶように配列され且つゲー
    ト電極の引き出し部分はソース領域或いはドレイン領域
    の周囲を外方に迂回してそのゲート電極と略平行になる
    まで延在された２個のｎチャネル・トランジスタを有し
    てなる第１のｎチャネル・トランジスタ領域、チャネル
    が前記一方向と同方向に並ぶように配列され且つゲート
    電極の引き出し部分はソース領域或いはドレイン領域の
    周囲を外方に迂回してそのゲート電極と略平行になるま
    で延在された２１１！ｉ１のｎチャネル・トランジスタ
    を有してなると共に前記第１のｎチャネル・トランジス
    タ領域と平行して配設された第１のｎチャネル・トラン
    ジスタ領域、前記第１のｎチャネル・トランジスタ領域
    に並設されソース領域或いはドレイン領域を共有する２
    個のｎチャネル（或いはｎチャネル）トランジスタを有
    してなる第２のｎチャネル（或いはｎチャネル）トラン
    ジスタ領域、前記第１のｎチャネル・トランジスタ領域
    に並設されソース領域或いはドレイン領域を共有する２
    １固のｎチャネル（或いはｐチャネル）トランジスタを
    有してなる第２のｎチャネル（或いはｎチャネル）トラ
    ンジスタ領域のそれぞれを備えた基本セルが含まれてな
    ることを特徴とする半導体集積回路。
JP58155005A 1983-08-26 1983-08-26 半導体集積回路 Granted JPS6047441A (ja)

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DE8484108860T DE3479943D1 (de) 1983-08-26 1984-07-26 A masterslice semiconductor device
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