JPS58107648A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアル建ニウム配線が引き易く、かつセル利用率
の高いｉスタースライス方式の集積回路装置に関する。

近年計算機や通信機にマスタースライス方式の集積回路
装置を利用することが多くなった。これは開発費の削減
、１４発日数の短縮に合致するためである。マスタスラ
イス方式の集積回路装置は、トランジスタ等を規則的に
配置しておき、規則的な位置に形成される拡散層及びポ
リシリーン層のコンタクト穴を介してアルミニウム導電
膜で結線することによシ回路を実現するものである。

第１図は従来ＯＮＭＯ８聾のマスタースライスの一例の
平面図である。

この基本セルはＮＷシリーン基板１にＰ“ソース・ドレ
イン層３　（３Ａ１．３Ａｌ）、ゲートボリク’５　コ
アＦｆＪ’ｌ　（７Ａ　ｔ〜７ム４）、コンタクト穴８
、アルミニウム導電膜９（９Ａ、９Ｂ）から成る４個の
ＭＮＯ８）ランジスタ會含む。この基本セルを実際の回
路に使われる場合、３個が駆動ＭＯ８）ランジスタ、１
個が負荷ＭＯ８）ランジスタとまる。　ＩＭｉｌ：ＪＭ
ｏ！Ａ　）　９ｙジｘｐｏグー）　４１　Ｑ　Ｖ　ｔＪ
　ｗン電極７Ａｘ、　７Ａ４．７Ａ３、負荷ＭＯＳトラ
ンジスタのゲートポリシリコン電極７Ａ２．Ｎ＋ソース
ドレイン層Ｓｉｔ、　３＆ｚ　　及びコンタクト穴８等
で形成される。それ自身のノ（ターンは非対称形である
。

このような基本セルがそれぞれ平行移動された関係で、
第１の基本セルのサブ４ｙ２１人の）（ターンとサブィ
ックスＢで示される。第２の基本セルのパターンとが配
置される。

第２＠は従来のＣＭＯｇ型のマスタースライスの一例の
平面図である。

この基本セルは、Ｎ屋シリコン基板１にＰウェル２、Ｐ
　ソース・ドレインＪｉＢＡ％Ｎ　　：／−ス・ドレイ
ン層４Ａ、ゲートポリシリコン層？（７Ａ１゜７Ａ２）
％コンタクト穴８％ＶＤＤ　　アルミニウム導電膜９Ａ
％ＶＧアルミ異ウム導電１１９Ｂを設けることによって
構成される。即ち、２個のＰ型ＭＯ８トランジスタと２
個のＮ型ＭＯ８）ランジスタがゲートポリシリコン層７
人１．７ＡＪでつな力！つておシ、またＰ型及びＮ型の
各ＭＯ８）う／ジスタは　　　　　　［ノース・トルイ
ア層３（３Ａ、　３Ｂ）Ｃ直列ｍ続され友形になってい
る。このような基本セル力五半導体基板上に繰返して配
置される。第２図にはそのうちの二つを示す。

第３図（ａＬ　（ｂｌは第２図に示した基本セルを使用
し次マスタースライスの配置図である。

第３図（ａｌは、ＩＣチップｌＯに入出力Ｉ（ツファ一
部１１、周辺配線部１２％中央配線部１３．基本セル１
４’を配置することによシ構成され食倒であシ、中央配
線部１３はなくてもよい。

第３図ｔｂｌは、第３図（１）と同様であるが、基本セ
ルの向きを互いに１８０°一回転した関係にあるこの基
本セル１４Ａ、１４Ｂｔ’設けた点において異っている
。尚、第３図（１）、　（ｂ）において、Ｆは一つの機
能を有する回路であること管示す。

上記例のような従来のマスタースライスは、ＩＣ化され
ることが多いシリアル・四シック系に対して配線が複雑
になるという欠点がある。すなわち、１本セルの果合で
ある機能ｆ！Ｉ回路ブーツクはＦｒ・・・・・・Ｆで形
成され、その左端に入力端子、右端に出力端子が存在す
るように形成される九め、第２図（ａｌに示すマスター
スライスにおいては、任意の夕１ｊの左端から米食信号
に対しては結線ｆ）Ｅ複雑にならないが、右端から来九
信号に対しては結線カニ非常に複雑になる。第３図（ｂ
ｌに示すマスタースライスにおいては、この点が改善さ
れる力；、やはシ奇数列の右端からの信号及び偶数列の
左端妙１らの信号に対しては結線が複雑になる。

第４図は従来のダイナミック・）１】ツブフローツブ回
路の一例の回路図である。

このダイナミ、り・フリップフロップ回路を第２図に示
す基本セルを使用して実現しようとしても信号の入力端
子が１つ不足する九め、実現することができない。

第５図は従来のスタティック・メモ１】の−例の回路図
である。

このメモリを第２図に示す基本セルを用いて実現しよう
とするとき、Ｎチャンネルトランジスタ’１’　ｊ　、
　　ｉ’　１１／Ｃ）ｔｊＬぞノｌ、ゲートにり〜通び
ＪＰプヤ／ネルトランジスタがくっついた形となシ、セ
ル利用率が低下し、不必要なチップ面積ｔ−要するのみ
ならず、遊休Ｐチャンネルトランジスタの浮遊容量等の
悪影響がでてくるという欠点がある。

このように、第１図に示した基本セルを配列したマスタ
ースライスにおいては、ある種の回路ヲ実現できないと
か、あるいは実現できても遊休素子を生じ、セル利用率
を低下させ、チップ面積を増大させると匹う欠点があっ
た。

本発明は上記欠点を除き、アルζニウム鎗線が容易で、
かつ実現不可能な回路がなくセル利用率の高い！スター
スライス方式、＋７）集積回路装置を提供するものであ
る。

本発明の集積回路装置は、第１導電型牛導体基板上に形
成されｔ第２導電型ソース・ドレイン層で直列となる複
数個のトランジスタの群を設け、核トランジスタのゲー
トポリシリコン層及びソース・ドレイン層上のコンタク
ト穴の形成位置がチャネル長方向に非対称に配置されて
成る基本セルを規則的に配置し、定められ九Ｘ格子及び
Ｙ格子上にアルミニウム導電膜を配置し九マスタースラ
イス方式の集積回路装置において、前記基本セルを第１
の基本セルとし、該第１の基本セルとチャネル長方向に
間隔を置き該間隔を通る中心線に対して線対称の関係で
配置される基本セルを第２の基本セルとし、前記第１の
基本セルとｆｓ２０基本セルとから成る基本セルの組を
少くとも一組含んで構成される。

上記構成において、前記第１の基本セルは１前記第１導
電型半導体基板に形成された第２導電型ウエル内に形成
された第１導電型ソース・ドレイン層で直列接続となる
２個の第１導電型トランジスメと前記ウェル以外の前記
半導体基板に形成された第２導電型ソース・ドレイン層
で直列接続となる２個の第２導電型トランジスタとを含
んで構成され、前記線対称の対称軸に近い側の前記第１
導電型トランジスタ及び第２導電型トランジスタは一つ
のゲートポリシリコン層で接続され前記トランジスタ以
外の第１導電型トランジスタ及び第２導電型トランジス
タは各々一つの独立したゲートポリシリコン層を有する
ように構成される。　　　　　　　　　　９本発明の実
施例について図面を用いて説明する。

第６図は本発明の第１の実施例の基本セルの平面図であ
る。

第１の組の基本セルはＮ型シリコン基板１にＰ＋ソース
・ドレイン層３Ａｌ、　３ム２、ゲートポリシリコン層
７Ａｌ〜７ム４を含んで構成され、第２の基本セルはＰ
＋ソース・ドレイン層３Ｂ１．３Ｂ！、ポリシリコンゲ
ート層７Ｂ１〜７Ｂｉｔ含んで構成され、第１の基本セ
ルと第２の基本セルとは間隔をおいて設けられ、その間
隔を通る中心軸Ａ−Ａ’に対して線対称である。

第７図は本発明の第２の実施例の基本セルの平面図であ
る。

この実施例はＮ型シリコン基板１にＰウェル２、ｐ”ノ
ーｘ・トレイン層３Ａ％Ｎ＋ソース・ドレイン層４Ａ、
ゲートポリシリコン層ｌｘ、　７Ａ２、コンタクト穴８
、アルミニウム導電膜９Ａ、９Ｂを設けた直列接続され
７ｊＰ型ＭＯ８）ラジジスタとＮｆｆ１Ｍ０８）ランジ
スタからなるＣＭＯ８）ランジスタを第１の基本セルと
し、間隔をおいてその間隔を通る中心線Ａ−Ａ’に対し
て線対称の関係に第２の基本セルを設は友ものである。

第２０基本セルはＰウニ８２、Ｐ＋ソース・ドレイン層
３Ｂ。

Ｎ＋ソース・ドレイン層４Ｂ、ゲートポリシリコン層７
Ｂ１ｍ　７Ｂ２．コンタクト穴８、アルミニウム導電膜
９Ａ、９Ｂを含んで構成される。

第８図は本発明の第３の実施例の基本セルの平面図であ
る。

この実施例は第２の実施例と同様のＣＭＯ８型であるが
、第２の実施例と異っている点は、ゲートポリシリコン
層７Ａ１．７Ｂｔを二つに分けて７Ａ１１゜７ＡＩＬ　
７Ｂ１１．７Ｂ１２として各々の両端にコンタクト穴８
を設けたこと及びＰ＋サブコンタクト層５、Ｎ＋サブコ
ンタクト層６を設けたことである。この基本セルを使用
すると第４図及び第５図に示した回路が容易に実現でき
る。即ち第４図に示す回路は第１あるいは第２の基本セ
ルのいづれか一方を用いることにより、また第５図に示
す回路は第１及び第２の基本セルの両方を用いることに
よ〕実現できる。しかも遊ぶトランジスタがたくセル利
用率が良い。

本発明は一般的に次のように説明することができる。

今−一つの１能回路１ｐで表示することとし、第９図に
示すように、中心線Ａ−Ａ’を対称軸として第１の基本
セル１４Ａと第２の基本セル１４Ｂｔ線対称の関係に配
置したもの管基本セル１４と表示するものとする。

第１Ｑ−は本発明にかかるマスタースライス方式の集積
回路装置の配置図である。

第９図に示した基本セル１４ｔ−半導体チップ１０に配
置し、周シに入出力バッファ部１１．周辺配線部に内部
配線部１３ｔ−設ける。

このような配置のマスタースライスを作ると、任意の基
本セルの列は右端からの信号に対しても左端からの信号
に対しても同一の基本セル配列となり、アルミニウム結
線を複雑にしなく、好ましからざる浮遊容量カニ加わら
ないという効果のみでなくセル利用率が向上するという
効果が得られる。

以上詳細に説明したように本発明によれば、アルミニウ
ム結線が容易でセル利用率の高いマスタースライス方式
の集積回路装置が得られるのでその効果は大きい。

【図面の簡単な説明】 第１図は従来のＮＭＯ８型のマスタースライスの一例の
平面図、第２図は従来の０ＭＯ８型のマスタースライス
の一例の平面図、第３図（ａ＞、　（ｂｌは第２図に示
した基本セルを使用したマスタースライスの配置図、第
４図は従来のダイナミック・フリ。 プフロ、プ回路の一例の回路図、第５図は従来のスタテ
イ、り・メモリの一例の回路図、第６図は本発明の第１
の実施例の基本セルの平面図、第７図は本発明の第２の
実施例の基本セルの平面図、第８図は本発明の＠３の実
施例の基本セルの平面図、第９図は本発明にかかる基本
セルの模式図、第１０図は本発明にかかるマスタースラ
イス方式の集積回路装”置の配置図である。 １・・・・・・Ｎ型シ１）コン基板、２・・・・・・Ｐ
ウェル、３・・・・・・Ｐ＋ソース・ド”レイン層、４
・・・・・・Ｎ＋ソース・ドレイン層、５・・・・・・
Ｎ　サブコンタクト層、６・・・・・・Ｐ＋サブコンタ
クト層、７・・・・・・ゲートポリシリコン層、８・・
・・・コンタクト穴、９・・・・・・アル電ニウム導電
膜、１０・・・・・・半導体チップ、１１・・・・・・
入出力バッファ部、１２・・・・・・周辺配線部、１３
・・・・・・内部配線部、１４・・・冑基本セル。 第１図 第２図 ＠３図

Claims (2)

【特許請求の範囲】
1. （１）第４導電屋半導体基板上に形成された第２導電型
   ソース・ドレイン層で直列となる複数個のトランジスタ
   の群を設け、該トランジスタのゲートポリシリコン層及
   びソース・ドレイン層上のコンタクト穴の形成位置がチ
   ャネル長方向に非対称に配置されて成る基本セルを規則
   的に配置し、定められたＸ格子及びＹ格子上にアル５ニ
   ウム導電膜を配置した！スタースライス方式の集積回路
   装置において、前記基本セルを第１の基本セルとし、該
   第１の基本セルとチャネル長方向に間隔を置き該間隔を
   通る中心線に対して線対称の関係で配置される基本セル
   を第２の基本セルとし、前記第１の基本セルと第２の基
   本セルとから成る基本セルの組を少くとも一組含むこと
   を特徴とする集積回路ｖｉｃ置。
2. （２）前記第１の基本セルが、前記第１導電屋半導体基
   板に形成された第２導電型ウェル円に形成された第１導
   電屋ソース・ドレイン層で直列接続となる２個の第１導
   電型トランジスタと前記ウェル以外の前記半導体基板に
   形成され次第２導電型ソース・ドレイン層で直列接続と
   なる２個の第２導電型トランジスタとを含んで構成され
   、前記線対称の対称軸に近い側の前記第１導電型トラン
   ジスタ及び第２導電型トランジスタは一つのゲートポリ
   シリコン層で接続され、前記トランジスタ以外の第１導
   電型トランジスタ及び第２導電型トランジスタは各々一
   つの独立し次ゲートボリシ１１コｙ層を有することを特
   徴とする特許請求の範囲第（１）項記載の集積回路装置
   。