JPS639132A - マスタ−スライス型半導体集積回路装置 - Google Patents

マスタ−スライス型半導体集積回路装置

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JPS639132A
JPS639132A JP61151601A JP15160186A JPS639132A JP S639132 A JPS639132 A JP S639132A JP 61151601 A JP61151601 A JP 61151601A JP 15160186 A JP15160186 A JP 15160186A JP S639132 A JPS639132 A JP S639132A
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JP
Japan
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mos transistors
mos
channel
gate
mos transistor
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JP61151601A
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English (en)
Inventor
Takashi Saigo
西郷　孝
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、マスタースライス型半導体集積回路装置に係
り、特にその基本セルの構成に関する。
（従来の技術） マスタースライス型半導体集積回路装置は、複数の素子
（トランジスタ等の能動素子および抵抗等の受動素子を
含む）からなる複数の基本セルが半導体チップ上にマト
リクス状に配列形成され、基本セル内の素子を適宜配線
して所望の論理機能を有する論理セルを構成し、更にこ
れら論理セルを適宜配線して所望の論理動作を実行する
論理回路を実現するものである。これは、需要者の要求
により、配線を変えるだけで所望の論理回路を短期間に
開発できるセミカスタムＬＳＩとして、最近需要が増大
している。
第１３図（ａ）、（ｂ）は従来よりよく知られたマスタ
ースライス型ＬＳＩの基本セルとこれを配列したチップ
を示す。基本セルは第１３図（ａ）に示すように、二つ
のｐチャネルＭＯ８）−ランジスタＱｐ　ｓ　＊　Ｑｐ
　２と二つのｎチャネルＭＯＳトランジスタＱＮ１１Ｏ
Ｎ２により構成される。ｐチャネルＭＯＳトランジスタ
Ｑｐ　ｔ　、　Ｑｐ２は、ソース、ドレイン領域となる
ｐ２型層１３１１〜１３１３のうちｐ＋型層１３１２を
共用し、同様にｎチャネルＭＯＳトランジスタＱＮ１．
ＱＮ２はソース、ドレイン領域となるｎ＋型層１３２１
〜１３２３のうちｎ＋型層１３２２を共用している。ゲ
ート電極１３３１は、ｐチャネルＭＯＳトランジスタＱ
ｐｔとｎチャネルＭＯＳトランジスタＱＮＩに共通に連
続的に配設され、ゲート電極１３３２は同様にｐチャネ
ルＭＯＳトランジスタＱＰ２とｎチャネルＭＯＳトラン
ジスタＱＮ２に共通に連続的に配設されている。この様
な基本セルが１チツプ上に第１３図（ｂ）に示すように
規則的に配列形成され、論理ゼル列１３５と配線領域１
３６が交互に形成される。１３４はボンディング・パッ
ドや周辺回路等からなる周辺回路領域である。
この様な従来の基本セルとその配置法では、ゲート規模
が増大するにつれて配線領域の面積が増大する。ＲＡＭ
やＲＯＭなどのメモリに代表される規則的な回路を実現
する場合を考えると、配線領域をそれ程必要としない。
そこで、基本セルを配ＩＩ域を設けることなく、チップ
上に敷きつめる方法が考えられている。しかし単に従来
型の基本セルを敷きつめるだけでは、十分な回路の高密
度化を図ることは難しい。このため、ＲＡＭやＲＯＭな
どの回路構成に通した基本セル構成がいくつか提案され
ている。その様な基本セル構成例を第１４図および第１
５図に示す。
これらは、第１３図に示した４トランジスタに更に２個
のｐチャネルＭＯＳトランジスタＱＰ３１０Ｐ４を付加
して基本セルを構成したものである。
第１４図の場合は、従来型基本セルでのＭＯＳ）−ラン
ジスタのゲート幅方向に対し、付加したＭＯＳトランジ
スタのゲート幅方向を直交させている。
しかしながら、第１４図および第１５図の構成では、付
加したＭＯＳトランジスタＱＰ３１０Ｐ４のソース、ド
レインｌ１１は個々に独立であり、従って接合容量が大
きく高速化、高性能化が難しい。また第１４図の構成で
は、付加したＭＯＳトランジスタＱｐ　３　、０ｐ　４
のゲート幅を大きくしようとすると、４つのＭＯＳトラ
ンジスタＱｐ　１　＊　Ｑｐ　２１　ＱＮ　１　＊　Ｑ
ｓ　２の領域の縦方向の配列に無駄なスペースを設けな
ければならず、これは高密度化の妨げとなる。
（発明゛が解決しようとする問題点） 以、上のように従来のマスタースライス型ＬＳＩでは、
ＲＡＭやＲＯＭなどの規則的な回路を高密度に実現し、
しかも高速、高性能化を図ることは難しいという問題が
あった。
本発明はこの様な問題を解決したマスタースライス型Ｌ
ＳＩを提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるマスタースライス型ＬＳＩの基本セルは
、ソースまたはドレイン領域を共有するｎチャネルの第
１および第２のＭＯＳトランジスタと、このトランジス
タ領域のゲート幅方向に隣接して配置された。ソースま
たはドレイン領域を共有するｐチャネルの第３および第
４のＭＯＳトランジスタと、これらトランジスタ領域の
ゲート幅方向に隣接して配置された。ゲート幅方向を第
１〜第４のＭＯＳトランジスタのそれと揃えたｎチャネ
ルの第５および第６のＭＯＳトランジスタとを有する。
ここで第１．第２のＭＯＳ　トランジスタの２個のゲー
ト電極とこれらに隣接する第３、第４のＭＯＳトランジ
スタの２個のゲート電極のうち少なくとも一方の組は共
通接続される。
また第５．第６のＭＯＳトランジスタについては、ゲー
ト長方向に隣接する基本セルのそれぞれ第６および第５
のＭＯＳトランジスタとの間でソース。
ドレイン領域を共用させる。
（作用） 上記のような基本セル構成を用いれば、第１〜第４のＭ
ＯＳトランジスタにより２個のＣＭＯＳインバータを構
成し、第５．第６のＭＯＳトランジスタをトランスミッ
ションゲートとして、ＲＡＭセルを１個の基本セルで構
成することができる、更に上記基本セルを敷きつめる構
成を採用すれば、ＲＡＭやＲＯＭを極めて高密度に実現
することができる。
また本発明の構成では、第１〜第６のＭＯＳトランジス
タのゲート幅方向が全て揃っているため、第５．第６の
ＭＯＳトランジスタのゲート幅を太き（することによっ
て、第１〜第４のＭＯＳトランジスタの配列領域に無駄
なスペースが生じることはない。更に第５．第６のＭＯ
Ｓトランジスタは、隣接する基本セルとの間でソース、
ドレイン領域を共用することによって、無駄な接合容量
の増大が防止され、回路の高速化、高性能化が図られる
。
（実施例） 以下、本発明の詳細な説明する。
第１図は一実施例のマスタースライス型ＬＳＩにおける
基本セルとその配置を示す。一点鎖線で示す部分が一つ
の基本セルである。、ｎチャネルの第１のＭＯＳトラン
ジスタＱＮ１．第２（７）ＭＯＳトランジスタＱＮ２と
、ｐチャネルの第３のＭＯＳトランジスタＱＰ１１第４
のＭＯＳトランジスタＱＰ２とからなる部分は、従来よ
りよく知られた基本セルの構成と同じである。ｎ＋型層
１１１〜１１３は第１．第２のＭＯＳトランジスタＱＮ
　Ｉ　Ｉ　ＱＮ　２のソース、ドレイン領域であり、ｎ
＋型層１１２は共用されている。またｐ０型層１２１〜
１２３は第３．第４のＭＯＳトランジスタＱｐ　１＊　
Ｑｐ　２のソース、ドレイン領域であり、ｐ＋型層１２
２は共用されている。ゲート電極１３１は、第１のＭＯ
ＳトランジスタＱＮＩと第３のＭＯＳトランジスタＱｐ
ｔに共通であり、ゲート電極１３２は第２のＭＯＳトラ
ンジスタＱＮ２と第４のＭＯＳトランジスタＱＰ２に共
通である。これら従来型基本セル部分に隣接して、ゲー
ト幅方向をそれらと揃えたｎチャネルの第５のＭＯＳト
ランジスタＱＮ３および第６のＭＯＳトランジスタＱＮ
４が配置されている。これら第５、第６のＭＯＳトラン
ジスタＱＮ　ｓ　＊　ＱＮ　４のゲート電ｆｆ１１３３
．１３＋はそれぞれ独立である。
ソース、ドレイン領域のｎＩ型層１１４〜１１７につい
ては、ゲート電極１３３と１３４の間にあるｎ＋型層１
１４，１１５は分離されており、ｎゝ型層１１５．１１
７は縦方向に隣接する基本セルどの間で共用するように
なっている。ゲート電極１３１〜１３４は多結晶シリコ
ン膜により形成されている。１４はｐ“型ガードリング
層であり、１５はｎゝ型ガードリング層である。
第２図〜第４図は上記のようなマスターチップを用い、
これに金属配線を施してＲＡＭセルを構成した例である
。第２図はパターン図であり、第３図は各トランジスタ
の接続関係を示す因であり、第４図はロジック図である
。第２図の実線は第１層へ℃配線、破線は第２層へ℃配
線である。第１層Ａ２配線によって、電ｔｌ！ＩＩ　（
Ｖｏ　ｏ　）　、接地線（Ｖｓ　ｓ　）　、７’−夕線
（Ｄｔ　、　Ｄ２　）その他主要な配線が形成され、第
１層Ａ２配線によりワード線（Ｗｌ、Ｗ２　、・・・）
が形成されている。第２図のＸ印は第１層配線の拡散層
や多結晶シリコン・ゲート電極との接続位置であり、０
印は第２層配線と第１層配線の接続位置である。
第３図および第４図から明らかなように、第１〜第４の
ＭＯＳトランジスタＱ　ｓ　１　＋　Ｑ　Ｎ２　＊Ｑｐ
　１＊　Ｑｐ　２によりメモリセルの主要部をなす二つ
のＣＭＯＳインバータが構成され、第５．第６のＭＯＳ
トランジスタＱＮ３１ＯＮ４によりトランスミッション
ゲートが構成されている。即ち、一つの基本セルで一つ
のＲＡＭセルが構成されている。
このＲＡＭを、例えば従来の第１４図あるいは第１５図
の基本セルを用いて構成した場合と比較する。第１４図
あるいは第１５図の構成を用いた場合には、データ線は
各ＭＯＳトランジスタ毎に独立のソースまたはドレイン
領域から引出すことになる。これに対しこの実施例の構
成においては、第２図から明らかなように、データ線は
隣接する基本セルの第５．第６のＭＯＳ　トランジスタ
で共有するｎ＋型層から引出される。従ってデータ線の
容量がこの実施例の方が小さいものとなり、高速動作が
可能になる。また第５．第６のＭＯＳトランジスタが隣
接する基本セル間で素子分離領域を設けていないため、
高密度化も図られる。
第５図は、第１図の実施例のマスターチップを用い、そ
のｎチャネルＭＯＳトランジスタのみを用い°（ＲＯＭ
を構成した例である。図の実線は第２層Ａ２配線、破線
は第２層Ａｆｆｉ配線であり、Ｘ印は第１層へβ配線と
拡散層あるいはゲート電極との接続位置を示し、Ｏ印は
第２層Ａ２配線と第２層Ａ２配線の接続位置を示す。ま
た、二重丸印が第２層Ａ２配線と拡散層とのプログラマ
ブルな接続位置であり、この接続位置での接続の有無に
よって所望の情報を書込んだＲＯＭが得られる。
以上のようにこの実施例によれば、ＲＡＭやＲＯＭを高
密度に実現することができる。また第５、第６のＭＯＳ
トランジスタの部分を除けば、従来の基本セルと同様の
構成であるから、ＮＡＮＤやＮＯＲなどの論理ゲートを
容易に構成することができる。
本発明における基本セルを、配線領域を設けることなく
チップ上に敷きつめることも有用である。
そのような実施例を次に説明する。
第６図（ａ）は基本セルを敷きつめた実施例のマスター
スライス型ＬＳＩチップの配線前の様子であり、同図（
ｂ）は配線後の様子である。第６図（ａ）の６１が一つ
の基本セルであって、チップの周辺領域６２を除いて基
本セルが敷きつめられている。第６図（ｂ）の６３は例
えば第２図の実施例で説明したような構成のＲＡＭブロ
ックであり、このＲＡＭブロック６３に隣接して従来と
同様の構成のマクロセル列６４が配列形成されている。
即ちマクロセル列６４は、第１図の第１〜第４のＭＯＳ
トランジスタＱＮ　ｔ　ｈ　ＱＮ　２１Ｑｐ　１．Ｑｐ
　２の部分を用いて構成され、マクロセル列６４の間の
配線領域６５としては、第１図の第５．第６のＭＯＳト
ランジスタＱＮ３゜ＯＮ４が配列形成された領域を利用
している。
こうしてこの実施例によれば、大規模の論理回路装置を
高密度に実現することができる。
本発明の他の実施例を説明する。
第７図は、第２図〜第４図で説明したＲＡＭの変形例の
等価回路である。第４図から明らかなように先のＲＡＭ
セルでは、二つのトランスミッションゲートは共通のワ
ード線により駆動される。
これに対し、第７図ではこの二つのトランスミッション
ゲートを別々のワード線ＷＷｉとＷＲｉにより駆動する
ように構成している。この様に構成すれば、トランスミ
ッションゲートを情報書込みと読み出しに応じて最適制
御を行なうことができる。
第８図は、第１図のゲート電極１３２をＭＯＳトランジ
スタＱＮ２とＱＰ２とで別々のゲート電ｔ１１３ｚ１．
１３２１として分離形成したものである。この様にゲー
ト電極１３２を二つに分割することにより、論理回路構
成の自由度を増すことができる。ゲート電極１３１側を
同様に二つに分割してもよい。但し、ゲート電極１３１
．１３２の両方共二つ、に分割することは、実際の論理
回路装置当たって配線設計を難しくするので、本発明で
は除かれる。
第９図は、第１図における構成に更に、第５゜第６のＭ
ＯＳトランジスタＱＮ　３　、　ＯＮ　４に隣接してｐ
チャネルの第７．第８のＭＯＳトランジスタＱｐ　ｉ　
＋　Ｑｐ　４を付加して基本セルを構成したものである
。
第９図の構成を用いれば、先に説明したようなＲＡＭの
トランスミッションゲートをｎチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタの並列接続構成と
することができる。その場合の等価回路を、第７図に対
応させて第１０図に示す。
また第９図の構成を利用すれば、先の実施例とは異なる
ＲＡＭセルを構成することができる。第１１図はそのＲ
ＡＭセルの構成を示す配線図であり、第１２図はその等
価回路である。第１１図において、第７．第８のｐチャ
ネルＭＯＳトランジスタＱｐ　ｓ　＋　Ｑｐ　４が１基
本セルの右端にあるが、セル配列の繰返しパターンを考
えれば、これは第９図と等価である。第１１図において
、実線は第１層へ℃配線、破線は第２層Ａ２配線であり
、Ｘ印が第１層へ℃配線の拡散層やゲート電極との接続
位置、Ｏ印が第１層、ｌ配線と第２層Ａ２配線の接続位
置である。こうしてこの実施例によっても１基本セルで
一つのＲＡＭセルを構成することができる。
その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
［発明の効果］ 以上述べたように本発明によれば、容量を低減して高速
動作を可能としたＲＡＭ、ＲＯＭなどを高密度に実現す
ることができ、またＮＡＮＯやＮＯＲなどの論理セルは
従来と同様に簡単に構成することが可能なマースタース
ライス型半導体装置を得ることができる。
【図面の簡単な説明】
第１図°は本発明の一実施例の基本セル配置を示す図、
第２図はその基本セル配置を用いて構成したＲＡＭの配
線パターン図、第３図は同じく接続関係を示す図、第４
図は同じく等価回路図、第５図は第１図の基本セル配置
を用いたＲＯＭの配線パターン図、第６図（ａ）（ｂ）
は上記実施例の基本セルをチップ上に敷きつめた様子と
これを用いた論理回路構成例を示す図、第７図は他の実
施例のＲＡＭセルの等価回路図、第８図および第９図は
他の実施例の基本セルパターンを示す図、第１０図は第
９図の基本セルを用いて構成したＲＡＭセルの等価回路
図、第１１図は同じく第９図の基本セルを用いて構成し
た他のＲＡＭの配線パターンを示す図、第１２図はその
ＲＡＭセルの等価回路図、第１３図（ａ）（ｂ）は従来
の一般的な基本セルとこれをチップ上の配置した様子を
示す図、第１４図および第１５図は同じ〈従来の他の基
本セル構成例を示す図である。 ＱＮＩ・・・第１のＭＯＳトランジスタ（ｎチャネル）
、ＱＮ２・・・第２のＭＯＳトランジスタ（ｎチャネル
）、ＱＰＩ・・・第３のＭＯＳ　トランジスタ（ｎチャ
ネル）、ＱＰ２・・・第４のＭＯＳトランジスタ（ｎチ
ャネル）、ＱＮＩ・・・第５のＭＯＳトランジスタ（ｎ
チャネル）、ＱＮ４・・・第６のＭＯＳトランジスタ（
ｎチャネル）１．１１１〜１１７・・・ｎ０型層、１２
１〜１２３・・・ｐ＋型層、１３１〜１３４・・・ゲー
ト電極、１４．１５・・・ガードリング層。 出願人代理人　弁理士　鈴江武彦 第７図 第３図 ｆ５４図 （ａ） 第６図 第１０図 第１２図

Claims (3)

    【特許請求の範囲】
  1. （１）ソース領域またはドレイン領域を共有するｎチャ
    ネルの第１および第２のＭＯＳトランジスタと、このト
    ランジスタ領域のゲート幅方向に隣接して配置された、
    ソース領域またはドレイン領域を共有するｐチャネルの
    第３および第４のＭＯＳトランジスタを有し、第１、第
    ２のＭＯＳトランジスタの２個のゲート電極とこれらに
    隣接する第３、第４のＭＯＳトランジスタの２個のゲー
    ト電極のうち少なくとも一方の組が共通に配設され、且
    つこれらＭＯＳトランジスタ領域のゲート幅方向の一方
    に隣接して配置され、ゲート幅方向を前記第１〜第４の
    ＭＯＳトランジスタのそれと揃えたゲート電極がそれぞ
    れ独立に設けられたｎチャネルの第５および第６のＭＯ
    Ｓトランジスタを有する基本セルを備え、且つ前記第５
    および第６のＭＯＳトランジスタはそのゲート長方向に
    隣接する基本セルのそれぞれ第６および第５のＭＯＳト
    ランジスタとの間でソースまたはドレイン領域を共用さ
    せたことを特徴とするマスタースライス型半導体集積回
    路装置。
  2. （２）前記基本セルは半導体チップ上に敷きつめられて
    いる特許請求の範囲第１項記載のマスタースライス型半
    導体集積回路装置。
  3. （３）前記基本セルは、第１〜第４のＭＯＳトランジス
    タが逆並列接続されて２個のＣＭＯＳインバータを構成
    し、これら２個のＣＭＯＳインバータの二つのノードと
    ２本のデータ線の間にそれぞれ第５および第６のＭＯＳ
    トランジスタを接続してトランスファゲートを構成して
    、ＲＡＭセルを構成する特許請求の範囲第１項記載のマ
    スタースライス型半導体集積回路装置。
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